CN116594953B - 一种基于pcie互联的多核异构芯片、启动方法和系统 - Google Patents

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Abstract

一种基于PCIE互联的多核异构芯片、启动方法和系统，多核异构芯片被配置有第一存储介质、PCIE互联的第一子芯片和第二子芯片；第一存储介质存储有一个启动软件包，其中包括第一子芯片的第一启动镜像和第二子芯片的第二启动镜像；第一子芯片被配置有第二存储介质。该方法包括：第一子芯片读取第一启动镜像和第二启动镜像，并分别加载至第二存储介质的第一运行地址和第二运行地址；第一子芯片向第二子芯片发送第一加载完成通知，并基于第一启动镜像启动第一子芯片的系统；第二子芯片通过PCIE，基于第二启动镜像启动第二子芯片的系统。由此，能够降低电路布局的复杂程度，降低启动软件包的管理难度，并减少了应用存储介质的数量。

Description

一种基于PCIE互联的多核异构芯片、启动方法和系统
技术领域
本申请涉及芯片启动技术领域，特别是涉及一种基于PCIE互联的多核异构芯片、启动方法和系统。
背景技术
随着自动驾驶、人工智能等技术的不断发展，对计算能力的需求也越来越高。在一些高算力需求的场景下，单个芯片的计算能力无法满足需求。
例如，在自动驾驶领域，需要对车辆周围的环境进行实时感知和处理，这就需要匹配高效的传感器和计算平台。又如，在人工智能领域，需要进行大规模的数据处理和模型训练，也需要高性能的计算平台。因此，在一些具有高性能计算需求的场景中，可以通过多个子芯片构成的多核异构芯片进行联合计算，提高整个系统的计算能力，完成计算任务。
相关技术中，如图1所示，多核异构芯片中的每个子芯片（子芯片-1、子芯片-2、……、子芯片-N），分别独立地加载相应的启动镜像并运行，这需要在电路板上为每个子芯片预留独立的存储介质，来存储相应的启动软件包和启动镜像。因此，采用这种方法，电路布局的复杂程度大，多个启动软件包（启动软件包-1、启动软件包-2、……、启动软件包-N）的管理难度大，并且，由于需要多个存储介质（第二存储介质-1、第二存储介质-2、……、第二存储介质-N，以及第一存储介质-1、第一存储介质-2、……、第一存储介质-N），导致成本高。
发明内容
为了解决现有技术中存在的至少一个问题，本申请的目的在于提供一种基于PCIE互联的多核异构芯片、启动方法和系统，不仅能够降低电路布局的复杂程度，减少芯片管脚的使用，提高芯片的适用性，而且实现了仅用一个启动软件包的多子芯片联合计算，有效降低了启动软件包的管理难度，此外还减少了存储介质的数量，有助于降低成本。
为实现上述目的，本申请提供了一种基于PCIE互联的多核异构芯片启动方法，多核异构芯片包括通过PCIE互联的第一子芯片和第二子芯片；所述多核异构芯片被配置有第一存储介质，所述第一存储介质存储有一个启动软件包，所述启动软件包中包括所述第一子芯片的第一启动镜像和所述第二子芯片的第二启动镜像；所述第一子芯片被配置有第二存储介质；
所述方法，包括，
所述第一子芯片从所述第一存储介质读取所述第一启动镜像，并加载至所述第二存储介质上的第一运行地址；
所述第一子芯片从所述第一存储介质读取所述第二启动镜像，并加载至所述第二存储介质上的第二运行地址；
所述第一子芯片向所述第二子芯片发送第一加载完成通知，并基于被加载至所述第一运行地址的第一启动镜像，启动所述第一子芯片的系统；
所述第二子芯片获取到所述第一加载完成通知后，基于被加载至所述第二运行地址的第二启动镜像，通过PCIE，启动所述第二子芯片的系统。
进一步地，所述第一子芯片从所述第一存储介质读取所述第一启动镜像的步骤前，所述方法还包括，
所述第一子芯片初始化所述第二存储介质；
所述第一子芯片在所述第二存储介质中配置出第一存储空间和第二存储空间；并在所述第一存储空间中配置所述第一运行地址，在所述第二存储空间中配置所述第二运行地址。
更进一步地，所述第一子芯片向所述第二子芯片发送第一加载完成通知的步骤前，所述方法还包括，
所述第一子芯片将对应的PCIE端配置为终端模式；
所述第二子芯片将对应的PCIE端配置为根复合体模式；
所述第一子芯片将所述第二存储介质的第二存储空间，通过相应的基地址寄存器空间，映射至所述第二子芯片的PCIE端。
进一步地，所述第一子芯片向所述第二子芯片发送第一加载完成通知的步骤，包括，
响应于所述第二启动镜像加载完成后，所述第一子芯片将所述第一子芯片上的第一寄存器的标志位置位；
所述第二子芯片通过PCIE读取所述第一寄存器；
响应于读取到所述第一寄存器的标志位处于复位状态，所述第二子芯片处于等待模式；在所述等待模式中，所述第二子芯片循环读取所述第一寄存器；
响应于读取到所述第一寄存器的标志位处于置位状态，所述第二子芯片退出所述等待模式，并获取所述第二运行地址。
进一步地，所述第二子芯片启动所述第二子芯片的系统的步骤前，所述方法包括，
所述第二子芯片对相应的基地址寄存器空间配置PCIE映射区域，并配置系统运行参数。
进一步地，所述多核异构芯片还包括，与所述第二子芯片PCIE互联的第三子芯片；所述启动软件包中还包括所述第三子芯片的第三启动镜像；所述方法还包括，
所述第一子芯片从所述第一存储介质读取所述第三启动镜像，并加载至所述第二存储介质上的第三运行地址；
所述第一子芯片通过PCIE，将第二加载完成通知发送至所述第二子芯片；
所述第二子芯片通过PCIE，将接收到的第二加载完成通知，发送至所述第三子芯片；
第三子芯片接收到第二加载完成通知，基于被加载至所述第三运行地址的第三启动镜像，通过PCIE，启动所述第三子芯片的系统。
更进一步地，所述第一子芯片从所述第一存储介质读取所述第三启动镜像的步骤前，所述方法还包括，
所述第一子芯片在所述第二存储介质中配置出第三存储空间，并在所述第三存储空间中配置所述第三运行地址。
更进一步地，所述第一子芯片在所述第二存储介质中配置出第三存储空间的步骤后，所述方法还包括，
所述第一子芯片将所述第二存储介质的第三存储空间，通过相应的基地址寄存器空间，映射至所述第二子芯片的PCIE端；
所述第二子芯片将相应的基地址寄存器空间中映射的第三存储空间，映射至所述第三子芯片的PCIE端。
为实现上述目的，本申请还提供的一种基于PCIE互联的多核异构芯片，包括通过PCIE互联的第一子芯片和第二子芯片；所述多核异构芯片被配置有第一存储介质，所述第一存储介质存储有一个启动软件包，所述启动软件包中包括所述第一子芯片的第一启动镜像和所述第二子芯片的第二启动镜像；所述第一子芯片被配置有第二存储介质；其中，
所述第一子芯片用于，从所述第一存储介质读取所述第一启动镜像，并加载至所述第二存储介质上的第一运行地址，以及从所述第一存储介质读取所述第二启动镜像，并加载至所述第二存储介质上的第二运行地址；
所述第一子芯片还用于，所述第二启动镜像加载完成后，向所述第二子芯片发送第一加载完成通知，并基于被加载至所述第一运行地址的第一启动镜像，启动所述第一子芯片的系统；
所述第二子芯片用于，获取到所述第一加载完成通知后，基于被加载至所述第二运行地址的第二启动镜像，通过PCIE，启动所述第二子芯片的系统。
为实现上述目的，本申请还提供的一种基于PCIE互联的多核异构芯片启动系统，包括，
第一存储介质，与多核异构芯片相配置，存储有一个启动软件包，所述启动软件包中包括第一子芯片的第一启动镜像和第二子芯片的第二启动镜像；
第二存储介质，与所述第一子芯片相配置；
多核异构芯片，包括通过PCIE互联的第一子芯片和第二子芯片；其中，
所述第一子芯片用于，从所述第一存储介质读取所述第一启动镜像，并加载至所述第二存储介质上的第一运行地址，以及从所述第一存储介质读取所述第二启动镜像，并加载至所述第二存储介质上的第二运行地址；
所述第一子芯片还用于，所述第二启动镜像加载完成后，向所述第二子芯片发送第一加载完成通知，并基于被加载至所述第一运行地址的第一启动镜像，启动所述第一子芯片的系统；
所述第二子芯片用于，获取到所述第一加载完成通知后，基于被加载至所述第二运行地址的第二启动镜像，通过PCIE，启动所述第二子芯片的系统。
为实现上述目的，本申请还提供的一种电子设备，包括存储器和处理器，所述存储器中存储有计算机指令，所述处理器被配置为运行所述指令以执行如上所述的基于PCIE互联的多核异构芯片启动方法。
为实现上述目的，本申请还提供的一种计算机可读存储介质，其上存储有计算机指令，当计算机指令运行时执行如上所述的基于PCIE互联的多核异构芯片启动方法的步骤。
本申请的一种基于PCIE互联的多核异构芯片、启动方法和系统，通过多核异构芯片被配置有第一存储介质、PCIE互联的第一子芯片和第二子芯片，第一存储介质存储有一个启动软件包，启动软件包中包括第一子芯片的第一启动镜像和第二子芯片的第二启动镜像，第一子芯片被配置有第二存储介质；并通过第一子芯片从第一存储介质分别读取第一启动镜像和第二启动镜像，分别对应加载至第二存储介质上的第一运行地址和第二运行地址；以及通过第一子芯片向第二子芯片发送第一加载完成通知，基于被加载至第一运行地址的第一启动镜像，启动第一子芯片的系统；并通过第二子芯片获取到第一加载完成通知后，基于被加载至第二运行地址的第二启动镜像，通过PCIE启动第二子芯片的系统。由此，不仅能够降低电路布局的复杂程度，减少芯片管脚的使用，提高芯片的适用性，而且实现了仅用一个启动软件包的多子芯片联合计算，有效降低了启动软件包的管理难度，此外还减少了存储介质的数量，有助于降低成本。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。
附图说明
附图用来提供对本申请的进一步理解，并且构成说明书的一部分，并与本申请的实施例一起，用于解释本申请，并不构成对本申请的限制。在附图中：
图1为相关技术中的多核异构芯片启动系统结构框图；
图2为根据本申请实施例的基于PCIE互联的多核异构芯片启动系统结构框图；
图3为根据本申请实施例的基于PCIE互联的多核异构芯片启动方法流程图；
图4为根据本申请另一实施例的基于PCIE互联的多核异构芯片启动方法流程图；
图5为根据本申请另一实施例的基于PCIE互联的多核异构芯片启动系统结构框图；
图6为根据本申请实施例的第三子芯片启动方法流程图；
图7为根据本申请实施例的电子设备结构框图。
具体实施方式
下面将参照附图更详细地描述本申请的实施例。虽然附图中显示了本申请的某些实施例，然而应当理解的是，本申请可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本申请。应当理解的是，本申请的附图及实施例仅用于示例性作用，并非用于限制本申请的保护范围。
应当理解，本申请的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本申请的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本申请中提及的“第一”、“第二”等概念仅用于对不同的装置、模块、单元或数据进行区分，并非用于限定这些装置、模块、单元或数据所执行的功能的顺序或者相互依存关系。
需要注意，本申请中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。
下面，将参考附图详细地说明本申请的实施例。
首先需要说明的是，如图2所示，基于PCIE互联的多核异构芯片10，包括通过PCIE（Peripheral Component Interconnect Express，外围组件快速互联）互联的第一子芯片11和第二子芯片12。其中，多核异构芯片10，为多核异构的多子芯片结构，具体由两个裸晶（die）统一封装，形成包括第一子芯片11和第二子芯片12的多核异构芯片10。相比于常规的单芯片的多核异构结构，该多子芯片的多核异构结构的隔离效果更好、安全性更高，且资源配置更充裕，适用性佳。
多核异构芯片10被配置有第一存储介质13。在第一存储介质13中，存储有一个启动软件包131，该启动软件包131中包括第一子芯片11的第一启动镜像1311和第二子芯片12的第二启动镜像1312。
第一子芯片11被配置有第二存储介质14。
可以理解的是，第一存储介质13，可以是EMMC（Embedded Multimedia Card，嵌入式多媒体卡），也可以是FLASH（闪存），如UFS（Universal Flash Storage，通用闪存存储器），还可以是其他适用的存储介质。第二存储介质14，可以是SDRAM（SynchronousDynamicRandom Access Memory，同步动态随机存储器），也可以是DDR（Double Data RateSDRAM，双倍速率同步动态随机存储器），还可以是其他适用的存储介质。第一子芯片11和第二子芯片12中的至少一个，可以是多核异构芯片，也可以是其他类型的芯片。本申请对此不作具体限制。
图3为根据本申请一个实施例的基于PCIE互联的多核异构芯片启动方法流程图，该方法应用于多核异构芯片。下面将参考图3，对本申请的基于PCIE互联的多核异构芯片启动方法进行详细描述。
在步骤201，第一子芯片从第一存储介质读取第一启动镜像，并加载至第二存储介质上的第一运行地址。
本申请实施例中，第一子芯片从第一存储介质读取第一启动镜像的步骤前，该方法还包括：第一子芯片初始化第二存储介质；第一子芯片在第二存储介质中配置出第一存储空间和第二存储空间；并在第一存储空间中配置第一运行地址，在第二存储空间中配置第二运行地址。
具体地，结合图2所示，第一子芯片11可以先对第二存储介质14进行初始化，并从第二存储介质14中配置出供第一子芯片11启动运行的第一存储空间1411和供第二子芯片12启动运行的第二存储空间1412。其中，第一存储空间1411中包括第一运行地址，第一运行地址用作后续加载第一启动镜像1311的地址；第二存储空间1412中包括第二运行地址，用作后续加载第二子芯片12的第二启动镜像1312的地址。
在步骤202，第一子芯片从第一存储介质读取第二启动镜像，并加载至第二存储介质上的第二运行地址。
可以理解的是，可以先执行步骤201，后执行步骤202，也可以先执行步骤202，后执行步骤201。本申请对此不作具体限制。
在步骤203，第一子芯片向第二子芯片发送第一加载完成通知，并基于被加载至第一运行地址的第一启动镜像，启动第一子芯片的系统。
其中，第一加载完成通知中可以包括，第二启动镜像加载完成信息和第二运行地址信息。以使第二子芯片在接收到第一加载完成通知后，在确认第二启动镜像加载完成的情况下，通过PCIE基于第二运行地址处的第二启动镜像，启动第二子芯片的系统。
进一步地，第一子芯片向第二子芯片发送第一加载完成通知的步骤前，该方法还包括：第一子芯片将对应的PCIE端配置为终端（Endpoint，EP）模式；第二子芯片将对应的PCIE端配置为根复合体（Root Complex，RC）模式；第一子芯片将第二存储介质的第二存储空间，通过相应的基地址寄存器空间（Base Address Register，BAR），映射至第二子芯片的PCIE端。
本申请实施例中，第一子芯片向第二子芯片发送第一加载完成通知的步骤，包括：响应于第二启动镜像加载完成后，第一子芯片将第一子芯片上的第一寄存器的标志位置位；第二子芯片通过PCIE读取第一寄存器；响应于读取到第一寄存器的标志位处于复位状态，第二子芯片处于等待模式；在等待模式中，第二子芯片循环读取第一寄存器；响应于读取到第一寄存器的标志位处于置位状态，第二子芯片退出等待模式，并获取第二运行地址。
也就是说，第一子芯片在第二启动镜像加载完成后，将第一寄存器的标志位置1，作为第二启动镜像加载完成信息，用来供第二子芯片通过PCIE读取。第二子芯片启动并将其PCIE端配置为RC模式后，通过PCIE读取第一子芯片的第一寄存器。若读取到第一寄存器的标志位置0，即，第二启动镜像还未加载至第二存储介质上的第二运行地址，则第二子芯片仍处于等待模式。该等待模式是指，第二子芯片循环读取第一寄存器。在等待模式中，若读取到第一寄存器的标志位置1，即，第二启动镜像已加载至第二运行地址，第二子芯片退出等待模式，并获取第二启动镜像的加载地址。
在具体示例中，第一寄存器可以是GPR（General Purpose Register，通用寄存器）。
在步骤204，第二子芯片获取到第一加载完成通知后，基于被加载至第二运行地址的第二启动镜像，通过PCIE，启动第二子芯片的系统。
即，第一子芯片被配置为存储介质启动，第二子芯片被配置为PCIE启动。
本申请实施例中，第二子芯片启动第二子芯片的系统的步骤前，该方法包括：第二子芯片对相应的基地址寄存器空间配置PCIE映射区域，并配置系统运行参数。
具体来说，在启动第二子芯片的系统前，第二子芯片对其BAR空间配置第二存储空间的PCIE映射区域，并配置相关系统运行参数，如时钟总线等。使得第二存储空间中的第二启动镜像，映射至第一子芯片的BAR空间，而后从第一子芯片的BAR空间映射至第二子芯片的BAR空间，采用配置好的系统运行参数，实现PCIE模式启动第二子芯片的系统。
下面通过一个具体的实施例，对本申请提供的基于PCIE互联的多核异构芯片启动方法作进一步解释和说明。
参考图4所示，该方法包括以下步骤：
在步骤301，第一子芯片初始化第二存储介质，并对第二存储介质配置出第一存储空间和第二存储空间，分别供第一子芯片和第二子芯片使用。
在步骤302，第二子芯片启动，并将其PCIE端设为RC模式。
在步骤303，第一子芯片初始化其PCIE端为EP模式，并将第二存储空间通过BAR空间映射给处于RC模式的第二子芯片的PCIE端。
在步骤304，第一子芯片初始化第二存储介质，并将第一子芯片的第一启动镜像加载至相应的第一运行地址，将第二子芯片的第二启动镜像加载至相应的第二运行地址。
在步骤305，第一子芯片设置GPR寄存器的标志位，以通知第二子芯片。
在步骤306，第一子芯片基于第一运行地址的第一启动镜像，启动第一子芯片的系统。
在步骤307，第二子芯片读取到GPR寄存器的标志位为置位，退出等待模式，获取第二运行地址。
在步骤308，第二子芯片对其BAR空间配置PCIE映射区域，并配置系统运行参数。
在步骤309，第二子芯片基于第二运行地址的第二启动镜像，通过PCIE启动第二子芯片的系统。
根据本申请实施例的基于PCIE互联的多核异构芯片启动方法，通过多核异构芯片被配置有第一存储介质、PCIE互联的第一子芯片和第二子芯片，第一存储介质存储有一个启动软件包，启动软件包中包括第一子芯片的第一启动镜像和第二子芯片的第二启动镜像，第一子芯片被配置有第二存储介质；并通过第一子芯片从第一存储介质分别读取第一启动镜像和第二启动镜像，分别对应加载至第二存储介质上的第一运行地址和第二运行地址；以及通过第一子芯片向第二子芯片发送第一加载完成通知，基于被加载至第一运行地址的第一启动镜像，启动第一子芯片的系统；并通过第二子芯片获取到第一加载完成通知后，基于被加载至第二运行地址的第二启动镜像，通过PCIE启动第二子芯片的系统。由此，不仅能够降低电路布局的复杂程度，减少芯片管脚的使用，提高芯片的适用性，而且实现了仅用一个启动软件包的多子芯片联合计算，有效降低了启动软件包的管理难度，此外还减少了存储介质的数量，有助于降低成本。
本申请实施例中，如图5所示，多核异构芯片10，相比于图2所示的实施例，还包括与第二子芯片12通过PCIE互联的第三子芯片15；启动软件包131中还包括第三子芯片15的第三启动镜像1313。
图6为根据本申请实施例的第三子芯片启动方法流程图。如图6所示，第三子芯片启动方法包括以下步骤：
在步骤401，第一子芯片从第一存储介质读取第三启动镜像，并加载至第二存储介质上的第三运行地址。
在步骤402，第一子芯片通过PCIE，将第二加载完成通知发送至第二子芯片。
在步骤403，第二子芯片通过PCIE，将接收到的第二加载完成通知，发送至第三子芯片。
在步骤404，第三子芯片接收到第二加载完成通知，基于被加载至第三运行地址的第三启动镜像，通过PCIE，启动第三子芯片的系统。
也就是说，第一子芯片从第一存储介质读取第三启动镜像，将第三启动镜像加载至第二存储介质中的第三运行地址。而后，通过PCIE向第二子芯片发送第二加载完成通知，在具体示例中，第二加载完成通知中可以包括，第三启动镜像加载完成信息和第三运行地址信息。对于第二子芯片，其具有两路PCIE，其中一路PCIE被配置为RC模式，连接第一子芯片，接收该第二加载完成通知，另一路PCIE被配置为EP模式，连接第三子芯片。而第三子芯片的PCIE端被配置为RC模式，使得第三子芯片通过PCIE从第二子芯片获取到映射的第二加载完成通知，以便通过PCIE基于第三运行地址处的第三启动镜像，启动第三子芯片的系统。
进一步地，在第一子芯片从第一存储介质读取第三启动镜像前，结合图5所示，第一子芯片11在第二存储介质14中配置出第三存储空间1413，并在第三存储空间1413中配置第三运行地址。
更进一步地，第一子芯片在第二存储介质中配置出第三存储空间的步骤后，该方法还包括：第一子芯片将第二存储介质中的第三存储空间，通过相应的BAR空间，映射至第二子芯片的PCIE端；第二子芯片将相应的BAR空间中映射的第三存储空间，映射至第三子芯片的PCIE端。
本申请实施例中，步骤404包括：响应于第二子芯片的系统已启动完成，且第二子芯片接收到第二加载完成通知，第二子芯片将其连接第三子芯片的PCIE端配置为终端模式，第三子芯片将对应的PCIE端配置为根复合体模式，以便第三子芯片通过对应的基地址寄存器空间映射到第三启动镜像，启动第三子芯片的系统。
也就是说，在满足第二子芯片的系统完成启动和第二子芯片接收到第二加载完成通知的情况下，第二子芯片将其连接第三子芯片的PCIE端配置为EP模式，第三子芯片将其PCIE端配置为RC模式，以便第三子芯片通过其BAR空间映射到第三启动镜像，进行系统启动。
综上所述，根据本申请实施例的基于PCIE互联的多核异构芯片启动方法，通过多核异构芯片被配置有第一存储介质、PCIE互联的第一子芯片和第二子芯片，第一存储介质存储有一个启动软件包，启动软件包中包括第一子芯片的第一启动镜像和第二子芯片的第二启动镜像，第一子芯片被配置有第二存储介质；并通过第一子芯片从第一存储介质分别读取第一启动镜像和第二启动镜像，分别对应加载至第二存储介质上的第一运行地址和第二运行地址；以及通过第一子芯片向第二子芯片发送第一加载完成通知，基于被加载至第一运行地址的第一启动镜像，启动第一子芯片的系统；并通过第二子芯片获取到第一加载完成通知后，基于被加载至第二运行地址的第二启动镜像，通过PCIE启动第二子芯片的系统。由此，不仅能够降低电路布局的复杂程度，减少芯片管脚的使用，提高芯片的适用性，而且实现了仅用一个启动软件包的多子芯片联合计算，有效降低了启动软件包的管理难度，此外还减少了存储介质的数量，有助于降低成本。
本申请提供了一种基于PCIE互联的多核异构芯片，参考图2所示，基于PCIE互联的多核异构芯片10，包括通过PCIE互联的第一子芯片11和第二子芯片12。
多核异构芯片10被配置有第一存储介质13，第一存储介质13存储有一个启动软件包131，启动软件包131中包括第一子芯片11的第一启动镜像1311和第二子芯片12的第二启动镜像1312。第一子芯片11被配置有第二存储介质14。
第一子芯片11用于，从第一存储介质13读取第一启动镜像1311，并加载至第二存储介质14上的第一运行地址，以及从第一存储介质13读取第二启动镜像1312，并加载至第二存储介质14上的第二运行地址。
第一子芯片11还用于，第二启动镜像1312加载完成后，向第二子芯片12发送第一加载完成通知，并基于被加载至第一运行地址的第一启动镜像1311，启动第一子芯片11的系统。
第二子芯片12用于，获取到第一加载完成通知后，基于被加载至第二运行地址的第二启动镜像1312，通过PCIE，启动第二子芯片12的系统。
本申请实施例中，第一子芯片11还用于：从第一存储介质13读取第一启动镜像1311的步骤前，初始化第二存储介质14；在第二存储介质14中配置出第一存储空间和第二存储空间；并在第一存储空间中配置第一运行地址，在第二存储空间中配置第二运行地址。
进一步地，第一子芯片11还用于：向第二子芯片12发送第一加载完成通知前，将对应的PCIE端配置为终端模式。
第二子芯片12还用于：将对应的PCIE端配置为根复合体模式。
第一子芯片11还用于：将第二存储介质14的第二存储空间，通过相应的基地址寄存器空间，映射至第二子芯片12的PCIE端。
本申请实施例中，第一子芯片11具体用于：响应于第二启动镜像1312加载完成后，将第一子芯片11上的第一寄存器的标志位置位。
第二子芯片12具体用于：通过PCIE读取第一寄存器；响应于读取到第一寄存器的标志位处于复位状态，第二子芯片12处于等待模式；在等待模式中，第二子芯片12循环读取第一寄存器；响应于读取到第一寄存器的标志位处于置位状态，第二子芯片12退出等待模式，并获取第二运行地址。
本申请实施例中，第二子芯片12还用于：在启动第二子芯片12的系统的步骤前，对相应的基地址寄存器空间配置PCIE映射区域，并配置系统运行参数。
本申请实施例中，多核异构芯片10还包括，与第二子芯片12PCIE互联的第三子芯片15；启动软件包131中还包括第三子芯片15的第三启动镜像1313。
第一子芯片11还用于：从第一存储介质13读取第三启动镜像1313，并加载至第二存储介质14上的第三运行地址；通过PCIE，将第二加载完成通知发送至第二子芯片12。
第二子芯片12还用于：通过PCIE，将接收到的第二加载完成通知，发送至第三子芯片15。
第三子芯片15用于：接收到第二加载完成通知，基于被加载至第三运行地址的第三启动镜像1313，通过PCIE，启动第三子芯片15的系统。
进一步地，第一子芯片11还用于：从第一存储介质13读取第三启动镜像1313的步骤前，在第二存储介质14中配置出第三存储空间1413，并在第三存储空间1413中配置第三运行地址。
进一步地，第一子芯片11还用于：在第二存储介质14中配置出第三存储空间1413的步骤后，将第二存储介质14的第三存储空间1413，通过相应的基地址寄存器空间，映射至第二子芯片12的PCIE端。
第二子芯片12还用于：将相应的基地址寄存器空间中映射的第三存储空间1413，映射至第三子芯片15的PCIE端。
本申请实施例中，响应于第二子芯片12的系统已启动完成，且第二子芯片12接收到第二加载完成通知，第二子芯片12具体用于将其连接第三子芯片15的PCIE端配置为终端模式，第三子芯片15具体用于将对应的PCIE端配置为根复合体模式，以便第三子芯片15通过对应的基地址寄存器空间映射到第三启动镜像1313，启动第三子芯片15的系统。
需要说明的是，上述实施例中的基于PCIE互联的多核异构芯片10自身为多核异构的系统芯片，第一子芯片11、第二子芯片12和第三子芯片15中的至少一个，也可以是多核异构的系统芯片。
多核异构的系统芯片上包含多种硬件资源，硬件资源包括计算类型的硬件资源，例如CPU核心、GPU核心等，存储类型的硬件资源，比如内存等，控制类型的硬件资源，比如电源控制器、时钟控制器、中断控制器等，通信类型的硬件资源，比如总线等。多种硬件资源被配置为多个硬件集合，每个硬件集合被配置为运行不同的操作系统，每个硬件集合不响应其他硬件集合的数据访问请求，也不响应除配置在本硬件集合上的操作系统之外，其他操作系统的调度。该多核异构系统芯片上还设置有支持不同硬件集合之间通信的硬件资源，即核间通信通道，该硬件资源被配置为支持不同硬件集合中硬件的数据传输或者读取请求，以支持在不同操作系统之间建立数据通信链路，实现跨硬件资源的数据传输，以及跨操作系统的信息通信。
本申请提供了一种基于PCIE互联的多核异构芯片启动系统，如图2所示，基于PCIE互联的多核异构芯片启动系统100，包括第一子芯片11、第二子芯片12、多核异构芯片10。
其中，第一存储介质13，与多核异构芯片10相配置，存储有一个启动软件包131，启动软件包131中包括第一子芯片11的第一启动镜像1311和第二子芯片12的第二启动镜像1312。第二存储介质14，与第一子芯片11相配置。多核异构芯片10，包括通过PCIE互联的第一子芯片11和第二子芯片12。
其中，第一子芯片11用于，从第一存储介质13读取第一启动镜像1311，并加载至第二存储介质14上的第一运行地址，以及从第一存储介质13读取第二启动镜像1312，并加载至第二存储介质14上的第二运行地址。
第一子芯片11还用于，第二启动镜像1312加载完成后，向第二子芯片12发送第一加载完成通知，并基于被加载至第一运行地址的第一启动镜像1311，启动第一子芯片11的系统。
第二子芯片12用于，获取到第一加载完成通知后，基于被加载至第二运行地址的第二启动镜像1312，通过PCIE，启动第二子芯片12的系统。
图7为根据本申请实施例的电子设备结构框图。如图7所示，电子设备60，包括存储器61和处理器62，存储器61中存储有计算机指令，处理器62被配置为运行该指令以执行上述实施例中的基于PCIE互联的多核异构芯片启动方法。在具体示例中，电子设备60可以是车机设备，适用于自动驾驶领域，在确保高算力的同时，不仅能够降低电路布局的复杂程度，减少芯片管脚的使用，提高芯片的适用性，而且实现了仅用一个启动软件包的多子芯片联合计算，有效降低了启动软件包的管理难度，此外还减少了存储介质的数量，有助于降低成本。
本申请实施例提供了一种计算机可读存储介质，其上存储有计算机指令，当计算机指令运行时执行上述实施例中的基于PCIE互联的多核异构芯片启动方法的步骤。
本申请的实施例，计算机可读存储介质可以是非易失性的计算机可读存储介质，例如可以包括但不限于：便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本申请中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
本领域普通技术人员可以理解：以上仅为本申请的优选实施例而已，并不用于限制本申请，尽管参照前述实施例对本申请进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种基于PCIE互联的多核异构芯片启动方法，其特征在于，多核异构芯片包括通过PCIE互联的第一子芯片和第二子芯片；所述多核异构芯片被配置有第一存储介质，所述第一存储介质存储有一个启动软件包，所述启动软件包中包括所述第一子芯片的第一启动镜像和所述第二子芯片的第二启动镜像；所述第一子芯片被配置有第二存储介质；
所述方法，包括，
所述第一子芯片从所述第一存储介质读取所述第一启动镜像，并加载至所述第二存储介质上的第一运行地址；
所述第一子芯片从所述第一存储介质读取所述第二启动镜像，并加载至所述第二存储介质上的第二运行地址；
所述第一子芯片向所述第二子芯片发送第一加载完成通知，并基于被加载至所述第一运行地址的第一启动镜像，启动所述第一子芯片的系统；
所述第二子芯片获取到所述第一加载完成通知后，基于被加载至所述第二运行地址的第二启动镜像，通过PCIE，启动所述第二子芯片的系统；
所述第二子芯片启动所述第二子芯片的系统的步骤前，所述方法还包括，所述第二子芯片对相应的基地址寄存器空间配置PCIE映射区域，并配置系统运行参数。
2.根据权利要求1所述的基于PCIE互联的多核异构芯片启动方法，其特征在于，所述第一子芯片从所述第一存储介质读取所述第一启动镜像的步骤前，所述方法还包括，
所述第一子芯片初始化所述第二存储介质；
所述第一子芯片在所述第二存储介质中配置出第一存储空间和第二存储空间；并在所述第一存储空间中配置所述第一运行地址，在所述第二存储空间中配置所述第二运行地址。
3.根据权利要求2所述的基于PCIE互联的多核异构芯片启动方法，其特征在于，所述第一子芯片向所述第二子芯片发送第一加载完成通知的步骤前，所述方法还包括，
所述第一子芯片将对应的PCIE端配置为终端模式；
所述第二子芯片将对应的PCIE端配置为根复合体模式；
所述第一子芯片将所述第二存储介质的第二存储空间，通过相应的基地址寄存器空间，映射至所述第二子芯片的PCIE端。
4.根据权利要求1所述的基于PCIE互联的多核异构芯片启动方法，其特征在于，所述第一子芯片向所述第二子芯片发送第一加载完成通知的步骤，包括，
响应于所述第二启动镜像加载完成后，所述第一子芯片将所述第一子芯片上的第一寄存器的标志位置位；
所述第二子芯片通过PCIE读取所述第一寄存器；
响应于读取到所述第一寄存器的标志位处于复位状态，所述第二子芯片处于等待模式；在所述等待模式中，所述第二子芯片循环读取所述第一寄存器；
响应于读取到所述第一寄存器的标志位处于置位状态，所述第二子芯片退出所述等待模式，并获取所述第二运行地址。
5.根据权利要求2所述的基于PCIE互联的多核异构芯片启动方法，其特征在于，所述多核异构芯片还包括，与所述第二子芯片PCIE互联的第三子芯片；所述启动软件包中还包括所述第三子芯片的第三启动镜像；所述方法还包括，
所述第一子芯片从所述第一存储介质读取所述第三启动镜像，并加载至所述第二存储介质上的第三运行地址；
所述第一子芯片通过PCIE，将第二加载完成通知发送至所述第二子芯片；
所述第二子芯片通过PCIE，将接收到的第二加载完成通知，发送至所述第三子芯片；
第三子芯片接收到第二加载完成通知，基于被加载至所述第三运行地址的第三启动镜像，通过PCIE，启动所述第三子芯片的系统。
6.根据权利要求5所述的基于PCIE互联的多核异构芯片启动方法，其特征在于，所述第一子芯片从所述第一存储介质读取所述第三启动镜像的步骤前，所述方法还包括，
所述第一子芯片在所述第二存储介质中配置出第三存储空间，并在所述第三存储空间中配置所述第三运行地址。
7.根据权利要求6所述的基于PCIE互联的多核异构芯片启动方法，其特征在于，所述第一子芯片在所述第二存储介质中配置出第三存储空间的步骤后，所述方法还包括，
所述第一子芯片将所述第二存储介质的第三存储空间，通过相应的基地址寄存器空间，映射至所述第二子芯片的PCIE端；
所述第二子芯片将相应的基地址寄存器空间中映射的第三存储空间，映射至所述第三子芯片的PCIE端。
8.一种基于PCIE互联的多核异构芯片，其特征在于，所述多核异构芯片，包括通过PCIE互联的第一子芯片和第二子芯片；所述多核异构芯片被配置有第一存储介质，所述第一存储介质存储有一个启动软件包，所述启动软件包中包括所述第一子芯片的第一启动镜像和所述第二子芯片的第二启动镜像；所述第一子芯片被配置有第二存储介质；其中，
所述第一子芯片用于，从所述第一存储介质读取所述第一启动镜像，并加载至所述第二存储介质上的第一运行地址，以及从所述第一存储介质读取所述第二启动镜像，并加载至所述第二存储介质上的第二运行地址；
所述第一子芯片还用于，所述第二启动镜像加载完成后，向所述第二子芯片发送第一加载完成通知，并基于被加载至所述第一运行地址的第一启动镜像，启动所述第一子芯片的系统；
所述第二子芯片用于，获取到所述第一加载完成通知后，基于被加载至所述第二运行地址的第二启动镜像，通过PCIE，启动所述第二子芯片的系统；
所述第二子芯片还用于，在启动所述第二子芯片的系统前，对相应的基地址寄存器空间配置PCIE映射区域，并配置系统运行参数。
9.一种基于PCIE互联的多核异构芯片启动系统，其特征在于，所述系统包括，
第一存储介质，与多核异构芯片相配置，存储有一个启动软件包，所述启动软件包中包括第一子芯片的第一启动镜像和第二子芯片的第二启动镜像；
第二存储介质，与所述第一子芯片相配置；
多核异构芯片，包括通过PCIE互联的第一子芯片和第二子芯片；其中，
所述第一子芯片用于，从所述第一存储介质读取所述第一启动镜像，并加载至所述第二存储介质上的第一运行地址，以及从所述第一存储介质读取所述第二启动镜像，并加载至所述第二存储介质上的第二运行地址；
所述第一子芯片还用于，在所述第二启动镜像加载完成后，向所述第二子芯片发送第一加载完成通知，并基于被加载至所述第一运行地址的第一启动镜像，启动所述第一子芯片的系统；
所述第二子芯片用于，获取到所述第一加载完成通知后，基于被加载至所述第二运行地址的第二启动镜像，通过PCIE，启动所述第二子芯片的系统；
所述第二子芯片还用于，在启动所述第二子芯片的系统前，对相应的基地址寄存器空间配置PCIE映射区域，并配置系统运行参数。
10.一种电子设备，其特征在于，包括存储器和处理器，所述存储器中存储有计算机指令，所述处理器被配置为运行所述指令以执行权利要求1-7任一项所述的基于PCIE互联的多核异构芯片启动方法。
11.一种计算机可读存储介质，其特征在于，其上存储有计算机指令，当计算机指令运行时执行权利要求1-7中任一项所述的基于PCIE互联的多核异构芯片启动方法的步骤。
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