CN116578352B - 芯片初始化系统 - Google Patents
芯片初始化系统 Download PDFInfo
- Publication number
- CN116578352B CN116578352B CN202310844457.XA CN202310844457A CN116578352B CN 116578352 B CN116578352 B CN 116578352B CN 202310844457 A CN202310844457 A CN 202310844457A CN 116578352 B CN116578352 B CN 116578352B
- Authority
- CN
- China
- Prior art keywords
- configuration information
- target
- data segment
- code
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 abstract description 12
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4403—Processor initialisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
Abstract
本发明涉及芯片初始化技术领域，尤其涉及一种芯片初始化系统，包括启动代码和存储器，存储器包括第一存储区域和第二存储区域；第一存储区存储一级配置信息，包括头标识信息、有效标识信息、起始地址、配置信息数量；第二存储区域存储设置为有效标识的一级配置信息对应的二级配置信息；启动代码包括触发代码，触发代码包括目标头标识，当芯片执行至启动代码中的触发代码时，访问存储器，判断对应的有效标识信息是否为有效标识，若是，则根据目标头标识对应的一级配置信息在第二存储区域获取对应的二级配置信息进行执行，否则，继续执行启动代码中的下一条代码。本发明能够满足芯片初始化过程中的复杂逻辑需求。
Description
技术领域
本发明涉及芯片初始化技术领域，尤其涉及一种芯片初始化系统。
背景技术
芯片在流片之后，需要基于预先编写好的启动代码（Boot Code）对芯片进行初始化。启动代码固化在只读存储器（ROM）中，主要用于芯片启动时做初始化配置。启动代码固化好之后，在初始化配置的过程中是无法更改的，但是，根据不同应用需求，一些参数是需要改变的，因此，现有技术中，通过设置一个启动代码可以访问的存储器，在存储器中设置地址信息和对应的值，来通过启动代码读取存储器中的配置信息来配置一些可变参数。但是，现有技术只能进行简单的读操作，即读取地址信息对应的参数应用在初始化配置过程中。而由于芯片规模巨大，结构复杂，很多情况下，芯片的初始化还需要满足顺序处理等复杂逻辑需求，现有的芯片初始化操作无法直接满足复杂逻辑需求，导致芯片初始化效率低。由此可知，如何提供一种能够满足芯片初始化过程中的复杂逻辑需求的芯片初始化技术，提高芯片初始化效率，成为亟待解决的技术问题。
发明内容
本发明目的在于，提供一种芯片初始化系统，能够满足芯片初始化过程中的复杂逻辑需求，提高了芯片初始化效率。
根据本发明一方面，提供了一种芯片初始化系统，包括启动代码和存储器，其中，所述存储器包括第一存储区域和第二存储区域；
所述第一存储区域用于存储M个一级配置信息{P1,P2,…,Pm,…,PM},Pm为第m个一级配置信息，m的取值范围为1到M，Pm=（P1m,P2m,P3m,P4m），P1m为Pm的头标识信息，P2m为Pm的有效标识信息，有效标识信息设置为有效标识或无效标识，P3m为Pm对应的二级配置信息Qm在第二存储区域中对应的起始地址，P4m为Pm对应的二级配置信息Qm在第二存储区域中对应的配置信息数量；
所述第二存储区域用于存储P2m设置为有效标识的Pm所对应的二级配置信息Qm，二级配置信息包括读配置信息和写配置信息，所述二级配置信息按照预设的初始化执行顺序排序；
所述启动代码包括至少一条触发代码，所述触发代码包括目标头标识，当芯片执行至所述启动代码中的触发代码时，基于所述触发代码访问所述存储器，根据目标头标识判断对应的有效标识信息是否为有效标识，若是，则根据目标头标识对应的一级配置信息在所述第二存储区域获取对应的二级配置信息进行执行，否则，继续执行所述启动代码中的下一条代码。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种芯片初始化系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：
本发明通过在存储器中设置第一存储区域和第二存储区域实现芯片初始化过程中的读操作和写操作的灵活配置，满足顺序处理等复杂逻辑需求，提高了芯片初始化效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的芯片初始化系统示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种芯片初始化系统，如图1所示，包括启动代码和存储器，其中，所述存储器为芯片外接存储器或芯片内置存储器，所述存储器包括第一存储区域和第二存储区域。
所述第一存储区域用于存储M个一级配置信息{P1,P2,…,Pm,…,PM},Pm为第m个一级配置信息，m的取值范围为1到M，Pm=（P1m,P2m,P3m,P4m），P1m为Pm的头标识信息，P2m为Pm的有效标识信息，有效标识信息设置为有效标识或无效标识，P3m为Pm对应的二级配置信息Qm在第二存储区域中对应的起始地址，P4m为Pm对应的二级配置信息Qm在第二存储区域中对应的配置信息数量。需要说明的是，启动代码固化好以后无法更改，例如，启动代码已经对应的M个一级配置信息，但是对于不同的应用场景，有些一级配置信息对应的二级配置信息可能并不需要，如果也编写会浪费存储空间，通过设置P2m使得在不更改启动代码的基础上，所述系统对不同的应用场景具有通用性。
基于起始地址P3m和配置信息数量P4m即可确定Pm所对应的二级配置信息，基于Pm所对应的二级配置信息对芯片进行初始化配置。
所述第二存储区域用于存储P2m设置为有效标识的Pm所对应的二级配置信息Qm，二级配置信息包括读配置信息和写配置信息，所述二级配置信息按照预设的初始化执行顺序排序，以满足顺序处理等复杂逻辑需求。
所述启动代码包括至少一条触发代码，所述触发代码包括目标头标识，当芯片执行至所述启动代码中的触发代码时，基于所述触发代码访问所述存储器，根据目标头标识判断对应的有效标识信息是否为有效标识，若是，则根据目标头标识对应的一级配置信息在所述第二存储区域获取对应的二级配置信息进行执行，否则，继续执行所述启动代码中的下一条代码。
需要说明的是，所述存储器为非易失可编程存储器，能够实现掉电保存，以及可以进行一次或多次编程，所述存储器具体可以为fuse存储器、SPI flash存储器、一次可编程存储器（one time programmable，简称OTP）。fuse存储器、SPI flash存储器以及一次可编程存储器均为现有的存储器，在此不再赘述。
作为一种实施例，所述根据目标头标识对应的一级配置信息在所述第二存储区域获取对应的二级配置信息进行执行，包括：将目标头标识对应的二级配置信息在第二存储区域中对应的起始地址确定为目标起始地址，将目标头标识对应的二级配置信息在第二存储区域中对应的配置信息数量确定为目标数量，所述启动代码从目标起始地址开始依次读取目标数量个二级配置信息进行执行。
作为一种实施例，所述启动代码包括至少一个用于存储读数据的变量或者至少一个数组，所述读配置信息基于预设的读配置数据结构生成，所述预设的读配置数据结构包括读操作码数据段、读地址数据段、读起始位数据段、读终止位数据段和目标存放位置数据段，所述目标存放位置为目标变量或目标数组。可以理解的是，读操作码数据段用于存储读操作码，读地址数据段用于存储芯片内部寄存器需要读取的地址信息，读起始位数据段、读终止位数据段用于存储寄存器需要读取的地址中的读起始位和读终止位，即本申请不仅可以在芯片初始化过程中实现读操作，还可以对寄存器中的部分位进行读操作，且不同配置信息可以选择不同长度的位，极大增加了配置的灵活性。
当所述启动代码获取读配置信息执行时，根据读地址数据段确定芯片内部寄存器中对应的待读取地址，根据读起始位数据段、读终止位数据段确定所述待读取地址对应的目标读取区域，读取目标读取区域中的数据，确定读取序号。若目标存放位置数据段为目标变量，则根据目标变量将读取的数据和对应的读取序号存储至所述启动代码对应的变量中。若目标存放位置数据段为目标数组，则根据读取序号和目标数组中数据位的对应关系，将读取的数据存储至目标数组对应的数据位中。将所读取的数据按序号存储至启动代码对应的变量或目标数组中，供后续写入操作使用，提高了读配置的灵活性。
作为上述示例的变形，所述预设的读配置数据结构可以不设置目标存放位置数据段，预先在启动代码中定义一个数组，然后根据读操作的顺序依次将读取的数据存放在数组中，供后续写操作使用。
作为一种实施例，所述写配置信息基于第一写配置数据结构生成，所述第一写配置数据结构包括第一写操作码数据段、写地址数据段、写起始位数据段、写终止位数据段、数据序号。其中，第一写操作码数据段用于存储第一写操作码，写地址数据段用于存储芯片内部寄存器需要写入的地址信息，写起始位数据段、写终止位数据段用于存储寄存器需要写入的地址中的写起始位和写终止位，即可以寄存器某一地址仅对寄存器某一地址的中的部分位进行写入操作，且不同配置信息可以选择不同长度的位，极大增加了写配置的灵活性。数据序号用于存储需要写入数据对应的序号。需要说明的是，需要写入数据的位数和写起始位数至写终止位之间的位数相等。需要说明的是，写配置信息中的数据序号不一定按照读取序号的顺序设置，可以是乱序的，对于同一个读取序号也可以多次使用。
当所述启动代码获取写配置信息执行时，根据写地址数据段确定芯片内部寄存器中对应的待写入地址，根据写起始位数据段、写终止位数据段确定所述待写入地址对应的目标写入区域，根据数据序号从所述启动代码的变量中获取对应的数据，作为目标写入数据，将所述目标写入数据写入所述目标写入区域中。需要说明的是，现有技术中，在芯片初始化过程中，只能在存储器中配置好需要写入的数据，无法通过读取芯片内部寄存器中的数据，再写入其他芯片内部寄存器中，本发明能够先将芯片内部寄存器中的数据读取出来，再将读取出的数据写入其他芯片内部寄存器中，能够满足芯片初始化过程中的复杂逻辑需求。
作为一种示例，所述写配置信息基于第二写配置数据结构生成，所述第二写配置数据结构包括第二写操作码数据段、写地址数据段、写起始位数据段、写终止位数据段，目标数据数据段。其中，第二写操作码数据段用于存储第二写操作码，写地址数据段用于存储芯片内部寄存器需要写入的地址信息，写起始位数据段、写终止位数据段用于存储寄存器需要写入的地址中的写起始位和写终止位，即可以寄存器某一地址仅对寄存器某一地址的中的部分位进行写入操作，且不同配置信息可以选择不同长度的位，极大增加了写配置的灵活性。目标数据数据段用于存储预先设置好的需要写入的数据。
当所述启动代码获取写配置信息执行时，根据写地址数据段确定芯片内部寄存器中对应的待写入地址，根据写起始位数据段、写终止位数据段确定所述待写入地址对应的目标写入区域，将所述目标数据写入所述目标写入区域中。
从上述两个实施例可知，所述系统既支持从芯片内部寄存器中读取数据写入芯片内部寄存器中，也支持设置数据写入芯片内部寄存器中，且可以对寄存器某一地址的中的部分位进行写入操作，也可以寄存器某一地址的中的整体位进行写入操作，极大提高了芯片初始化的灵活性。
作为示例，所述二级配置信息还可以包括轮询（Poll）配置信息、延时(Delay)配置信息、跳转配置信息和连续写配置信息，在芯片初始化过程中，实现轮询、延时、跳转以及连续写配置等复杂流程。
作为一种实施例，所述轮询配置信息基于轮询配置数据结构生成，所述轮询配置数据结构包括轮询操作码数据段、轮询地址数据段、轮询起始位数据段、轮询终止位数据段、轮询结束条件数据段。需要说明的是，轮询操作码数据段用于存储轮询操作码，轮询地址数据段用于存储芯片内部寄存器需要轮询的地址信息，轮询起始位数据段、轮询终止位数据段用于存储寄存器需要读取的地址中的轮询起始位和轮询终止位，即可以寄存器某一地址仅对寄存器某一地址的中的部分位进行轮询操作，且不同配置信息可以选择不同长度的位，极大增加了配置的灵活性。当所述启动代码获取轮询配置信息执行时，根据轮询地址数据段确定芯片内部寄存器中对应的待轮询地址，根据轮询起始位数据段、轮询终止位数据段确定待轮询地址对应的目标轮询区域，读取目标轮询区域中的数据，判断读取的数据是否满足对应的轮询结束条件，若满足，则继续执行所述启动代码，否则，继续读取目标轮询区域中的数据，直至读取的数据满足对应的轮询结束条件，从而实现了芯片初始过程中的轮询操作，以及满足芯片初始化的复杂逻辑需求。
作为一种实施例，所述延时配置信息基于延时配置数据结构生成，所述延时配置数据结构包括延时操作码数据段、延时时间数据段，延时操作码数据段用于存储延时操作码，所述延时时间数据段用于根据具体延时需求设置需要延时的时间。当所述启动代码获取延时配置信息执行时，暂停执行对应的延时时间，然后继续执行所述启动代码，实现对应的延时需求。作为一种实施例，所述跳转配置信息基于跳转配置数据结构生成，跳转配置数据结构包括跳转操作码数据段、读地址数据段、读起始位数据段、读终止位数据段跳转条件数据段和跳转配置信息数量数据段。跳转操作码数据段用于存储跳转操作码，读地址数据段用于存储芯片内部寄存器需要读取的地址信息，读起始位数据段、读终止位数据段用于存储寄存器需要读取的地址中的读起始位和读终止位，跳转配置信息数量数据段用于配置跳转信息，实现配置信息跳转操作。当所述启动代码获取跳转配置信息执行时，根据读地址数据段确定芯片内部寄存器中对应的待读取地址，根据读起始位数据段、读终止位数据段确定所述待读取地址对应的目标读取区域，读取目标读取区域中的数据，判断读取的数据是否满足跳转条件数据段，若满足，则根据跳转配置信息数量跳转至对应的配置信息继续执行，否则，继续执行下一条配置信息。
作为一种实施例，所述连续写配置信息基于连续写配置信息数据结构生成，所述连续写配置信息数据结构包括连续写操作码数据段、写地址数据段、写起始位数据段、写中止位数据段、连续写入数据序列。连续写操作码数据段用于存储连续写操作码，写地址数据段用于存储芯片内部寄存器需要写入的地址信息，写起始位数据段、写终止位数据段用于存储寄存器需要写入的地址中的写起始位和写终止位，即可以仅对寄存器某一地址的中的部分位进行连续写入操作，且不同配置信息可以选择不同长度的位，极大增加了写配置的灵活性。当所述启动代码获取连续写配置信息执行时，根据写地址数据段确定芯片内部寄存器中对应的待写入地址，根据写起始位数据段、写中止位数据段确定所述待写入地址对应的目标写入区域，依次将连续写入数据序列的数据逐个写入所述目标写入区域中，需要说明的是，连续写入数据序列中包含了多个需要写入的数据，因此启动代码需要按照数据序列中的顺序执行数据序列中对应写入数据的数量的写入操作。作为上述实施例的变形，连续写配置信息还可以设置为支持地址自增的形式，即将数据序列中的数据写到不同的寄存器中，例如addr, addr+4, addr+8。相应地，也可以通过设置连续读配置信息实现连续读操作，地址可以设置为自增或不自增。连续写也可以设置为按照读取序号连续写，根据每一具体应用场景，设置对应的配置信息即可，不再一一展开描述。
本发明实施例通过在存储器中设置第一存储区域和第二存储区域实现芯片初始化过程中的读操作和写操作的灵活配置，满足顺序处理等复杂逻辑需求，提高了芯片初始化效率。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (7)
1.一种芯片初始化系统，其特征在于，
包括启动代码和存储器，其中，所述存储器包括第一存储区域和第二存储区域；
所述第一存储区域用于存储M个一级配置信息{P1,P2,…,Pm,…,PM},Pm为第m个一级配置信息，m的取值范围为1到M，Pm=（P1m,P2m,P3m,P4m），P1m为Pm的头标识信息，P2m为Pm的有效标识信息，有效标识信息设置为有效标识或无效标识，P3m为Pm对应的二级配置信息Qm在第二存储区域中对应的起始地址，P4m为Pm对应的二级配置信息Qm在第二存储区域中对应的配置信息数量；
所述第二存储区域用于存储P2m设置为有效标识的Pm所对应的二级配置信息Qm，二级配置信息包括读配置信息和写配置信息，所述二级配置信息按照预设的初始化执行顺序排序；
所述启动代码包括至少一条触发代码，所述触发代码包括目标头标识，当芯片执行至所述启动代码中的触发代码时，基于所述触发代码访问所述存储器，根据目标头标识判断对应的有效标识信息是否为有效标识，若是，则根据目标头标识对应的一级配置信息在所述第二存储区域获取对应的二级配置信息进行执行，否则，继续执行所述启动代码中的下一条代码；
所述根据目标头标识对应的一级配置信息在所述第二存储区域获取对应的二级配置信息进行执行，包括：
将目标头标识对应的二级配置信息在第二存储区域中对应的起始地址确定为目标起始地址，将目标头标识对应的二级配置信息在第二存储区域中对应的配置信息数量确定为目标数量，所述启动代码从目标起始地址开始依次读取目标数量个二级配置信息进行执行。
2.根据权利要求1所述的系统，其特征在于，
所述启动代码包括至少一个用于存储读数据的变量，所述读配置信息基于预设的读配置数据结构生成，所述预设的读配置数据结构包括读操作码数据段、读地址数据段、读起始位数据段、读终止位数据段和目标存放位置数据段，所述目标存放位置为目标变量或目标数组。
3.根据权利要求2所述的系统，其特征在于，
当所述启动代码获取读配置信息执行时，根据读地址数据段确定芯片内部寄存器中对应的待读取地址，根据读起始位数据段、读终止位数据段确定所述待读取地址对应的目标读取区域，读取目标读取区域中的数据，确定读取序号，根据目标变量将读取的数据和对应的读取序号存储至所述启动代码对应的变量中，或者，根据读取序号和目标数组中数据位的对应关系，将读取的数据存储至目标数组对应的数据位中。
4.根据权利要求1所述的系统，其特征在于，
所述写配置信息基于第一写配置数据结构生成，所述第一写配置数据结构包括第一写操作码数据段、写地址数据段、写起始位数据段、写终止位数据段、数据序号。
5.根据权利要求4所述的系统，其特征在于，
当所述启动代码获取写配置信息执行时，根据写地址数据段确定芯片内部寄存器中对应的待写入地址，根据写起始位数据段、写终止位数据段确定所述待写入地址对应的目标写入区域，根据数据序号从所述启动代码的变量中获取对应的数据，作为目标写入数据，将所述目标写入数据写入所述目标写入区域中。
6.根据权利要求1所述的系统，其特征在于，
所述写配置信息基于第二写配置数据结构生成，所述第二写配置数据结构包括第二写操作码数据段、写地址数据段、写起始位数据段、写终止位数据段，目标数据数据段。
7.根据权利要求6所述的系统，其特征在于，
当所述启动代码获取写配置信息执行时，根据写地址数据段确定芯片内部寄存器中对应的待写入地址，根据写起始位数据段、写终止位数据段确定所述待写入地址对应的目标写入区域，将目标数据写入所述目标写入区域中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310844457.XA CN116578352B (zh) | 2023-07-11 | 2023-07-11 | 芯片初始化系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310844457.XA CN116578352B (zh) | 2023-07-11 | 2023-07-11 | 芯片初始化系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116578352A CN116578352A (zh) | 2023-08-11 |
| CN116578352B true CN116578352B (zh) | 2023-09-22 |
Family
ID=87536231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310844457.XA Active CN116578352B (zh) | 2023-07-11 | 2023-07-11 | 芯片初始化系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116578352B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117056897B (zh) * | 2023-10-13 | 2023-12-26 | 沐曦集成电路(上海)有限公司 | 用于芯片验证的配置信息处理方法、电子设备和介质 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1533499A (zh) * | 2001-07-18 | 2004-09-29 | �����ɷ� | 控制中央处理单元进行关于内存寻址之方法及控制器 |
| CN104461657A (zh) * | 2014-12-29 | 2015-03-25 | 迈普通信技术股份有限公司 | 一种主备嵌入式引导程序的启动方法及装置 |
| WO2016083532A2 (de) * | 2014-11-27 | 2016-06-02 | Bundesdruckerei Gmbh | Verfahren zum nachladen von software auf eine chipkarte durch einen nachladeautomaten |
| CN110928499A (zh) * | 2019-11-18 | 2020-03-27 | 珠海泰芯半导体有限公司 | 一种芯片内嵌的flash存储器、芯片以及芯片的启动方法 |
| CN112131172A (zh) * | 2020-08-28 | 2020-12-25 | 中国船舶重工集团公司第七0九研究所 | 一种减少延时的PCIe设备芯片初始化方法 |
| CN113741971A (zh) * | 2021-08-31 | 2021-12-03 | 深圳市航顺芯片技术研发有限公司 | 微控制芯片上的程序运行方法、装置及存储介质 |
| CN113835767A (zh) * | 2021-11-24 | 2021-12-24 | 惠州大亚湾华北工控实业有限公司 | 一种电子设备的启动方法、装置、电子设备及存储介质 |
| WO2022155798A1 (en) * | 2021-01-19 | 2022-07-28 | Alibaba Group Holding Limited | Memory priming and initialization systems and methods |
| CN114817935A (zh) * | 2022-05-26 | 2022-07-29 | 无锡华大国奇科技有限公司 | 一种芯片安全启动方法 |
| DE102022105069A1 (de) * | 2021-03-05 | 2022-09-08 | Infineon Technologies LLC | Systeme, verfahren und vorrichtungen für gesicherte nichtflüchtige speicher |
| CN116185299A (zh) * | 2023-03-01 | 2023-05-30 | 联芸科技(杭州)股份有限公司 | 闪存控制器及相关装置和方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5871589B2 (ja) * | 2011-11-30 | 2016-03-01 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 情報処理装置、配列の初期サイズ調整プログラム及び方法 |
-
2023
- 2023-07-11 CN CN202310844457.XA patent/CN116578352B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1533499A (zh) * | 2001-07-18 | 2004-09-29 | �����ɷ� | 控制中央处理单元进行关于内存寻址之方法及控制器 |
| WO2016083532A2 (de) * | 2014-11-27 | 2016-06-02 | Bundesdruckerei Gmbh | Verfahren zum nachladen von software auf eine chipkarte durch einen nachladeautomaten |
| CN104461657A (zh) * | 2014-12-29 | 2015-03-25 | 迈普通信技术股份有限公司 | 一种主备嵌入式引导程序的启动方法及装置 |
| CN110928499A (zh) * | 2019-11-18 | 2020-03-27 | 珠海泰芯半导体有限公司 | 一种芯片内嵌的flash存储器、芯片以及芯片的启动方法 |
| CN112131172A (zh) * | 2020-08-28 | 2020-12-25 | 中国船舶重工集团公司第七0九研究所 | 一种减少延时的PCIe设备芯片初始化方法 |
| WO2022155798A1 (en) * | 2021-01-19 | 2022-07-28 | Alibaba Group Holding Limited | Memory priming and initialization systems and methods |
| DE102022105069A1 (de) * | 2021-03-05 | 2022-09-08 | Infineon Technologies LLC | Systeme, verfahren und vorrichtungen für gesicherte nichtflüchtige speicher |
| CN113741971A (zh) * | 2021-08-31 | 2021-12-03 | 深圳市航顺芯片技术研发有限公司 | 微控制芯片上的程序运行方法、装置及存储介质 |
| CN113835767A (zh) * | 2021-11-24 | 2021-12-24 | 惠州大亚湾华北工控实业有限公司 | 一种电子设备的启动方法、装置、电子设备及存储介质 |
| CN114817935A (zh) * | 2022-05-26 | 2022-07-29 | 无锡华大国奇科技有限公司 | 一种芯片安全启动方法 |
| CN116185299A (zh) * | 2023-03-01 | 2023-05-30 | 联芸科技(杭州)股份有限公司 | 闪存控制器及相关装置和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116578352A (zh) | 2023-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN116578352B (zh) | 芯片初始化系统 | |
| US7929356B2 (en) | Method and system to access memory | |
| US8041880B2 (en) | Flash memory, memory control circuit, microcomputer and memory control method | |
| US8543874B2 (en) | Macro and command execution from memory array | |
| US9785382B2 (en) | Method and apparatus for read retry sequence for boot ROM | |
| JP2010165165A (ja) | メモリ装置及びメモリアクセス方法 | |
| TWI534809B (zh) | 由外部來源設定控制資訊之非揮發性記憶體裝置 | |
| CN116719581B (zh) | 芯片多实例模块初始化系统 | |
| US7916526B2 (en) | Protection register for a phase-change memory | |
| US20070283139A1 (en) | Information processing apparatus and control method used thereby | |
| CN107315691B (zh) | 执行存取操作的方法及裝置 | |
| CN108228095B (zh) | 一种基于Flash进行实时信息记录的方法 | |
| JP4350431B2 (ja) | 半導体メモリ装置 | |
| JP4623669B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| US6442058B2 (en) | Control circuit and semiconductor device including same | |
| KR100470822B1 (ko) | 마이크로 컨트롤러의 메모리 어드레싱 방법 및 페이지매핑장치 | |
| JP2010108436A (ja) | フラッシュメモリを備えた制御装置及びフラッシュメモリへのデータ書込み方法 | |
| CN115202570A (zh) | 用于写入和读取非易失性电子存储器的方法、设备和计算机程序以及存储设备和半导体构件 | |
| JP2013161505A (ja) | 半導体記憶装置及び半導体記憶装置の制御方法 | |
| US8806107B2 (en) | Semiconductor integrated circuit and method of controlling memory | |
| JP2004234129A (ja) | 半導体集積回路における記憶装置識別回路 | |
| CN114664353A (zh) | 非易失存储介质的低成本实现结构、控制方法、芯片及电子设备 | |
| CN115841838A (zh) | 非易失性存储器及其数据读取方法、计算机系统 | |
| US7751276B2 (en) | Semiconductor memory device capable of performing page mode operation | |
| JP2004272870A (ja) | シーケンシャルメモリの読出しデバイスとその方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |