CN115841838A - 非易失性存储器及其数据读取方法、计算机系统 - Google Patents

Abstract

本公开提供了非易失性存储器及其数据读取方法、计算机系统。其中用于非易失性存储器的数据读取方法包括：仅基于第一操作信号中的第一命令子序列，将非易失性存储器配置成连续读模式，其中连续读模式用于允许非易失性存储器连续执行多个数据读取周期。该方法还包括在非易失性存储器被配置成连续读模式之后，执行一个或多个数据读取周期，直到接收到第二命令子序列，其中第二命令子序列不同于所述第一命令子序列。本公开提供的数据读取方法提高NOR闪存的读取操作效率。

Description

非易失性存储器及其数据读取方法、计算机系统

技术领域

本申请涉及半导体存储器领域，具体地，涉及一种非易失性存储器的数据读取技术。

背景技术

半导体存储器设备一般可以被分类为易失性(volatile)存储器和非易失性(NV：Non-Volatile)存储器。易失性存储器(诸如DRAM、SRAM等)在缺乏所施加的电力的情况下会丢失存储的数据。相反，非易失性存储器(诸如EEPROM、EAROM、PROM、EPROM、NAND闪存、NOR闪存等)能够在缺乏所施加的电力的情况下保持存储的数据。随着可携带电子产品(例如个人计算机、智能手机、数码相机、多媒体播放设备等等)的发展，对非易失性存储器的需求越来越大，对其性能的要求也越来越高。

在非易失性存储器中，有读取/编程/擦除三种基本操作。闪存(诸如，NAND闪存或NOR闪存)作为非易失性存储器被广泛使用。传统的NOR闪存提供了连续读模式，以便提高读取操作的效率。

以下以图1为例，示意性地描述现有的数据读取方法。

图1例示了在现有的数据读取方法的执行期间NOR闪存的各引脚的信号输入和输出。如图1所示，CS#(chip select)引脚是芯片选择引脚。当向CS#引脚输入低电压时，选中当前的NOR闪存，这时对NOR闪存的其它引脚(例如，SCLK引脚、IO引脚等)的输入是有效的。换句话说，当在CS#引脚处接收到低电压时，激活NOR闪存。而当向CS#引脚输入高电压时，不选中当前的NOR闪存，这时对NOR闪存的其它引脚的输入是完全无效的。换句话说，当在CS#引脚处接收到高电压时，禁用NOR闪存，这时在NOR闪存的其它引脚处接收到的信号是无效信号。参见图1，SCLK(Serial Clock)引脚是串行时钟引脚，该引脚可用于接收时钟信号。IO(Input Output)引脚是输入输出引脚(也可称为传输引脚)，传输引脚可以用于以下项中的至少一项：接收信号(例如，读信号、写信号、编程信号、擦除信号等操作信号，其中读信号可以包括例如以下结合图1所述的命令子序列、地址子序列、模式子序列、冗余子序列等)，以及输出信号(例如，以下结合图1所述的在NOR闪存的存储单元中存储的数据)。在图1中，示出了4个IO引脚，包括IO0、IO1、IO2和IO3。

如图1所示，在NOR闪存执行数据读取方法期间，当在CS#引脚处接收到低电压时，选中(即激活)当前的NOR闪存，这时在SCLK引脚处接收到的时钟信号是有效的。如图1所示，当在8个SCLK信号(即SCLK信号0-7)时段内在IO0引脚处接收到命令子序列(例如，EBH)时，可以开始NOR闪存的第一个数据读取周期。如图1所示，在NOR闪存的第一个数据读取周期内，NOR闪存在SCLK信号8-13时段内在IO0引脚、IO1引脚、IO2引脚和IO3引脚处接收到地址子序列A23-0，并且在接下来的SCLK信号14-19时段内在IO0引脚、IO1引脚、IO2引脚和IO3引脚处接收到冗余子序列，其中如图1所示，该冗余子序列可以包括模式子序列M7-0。在冗余子序列结束之后，在SCLK信号20-21时段内，可从IO0引脚、IO1引脚、IO2引脚和IO3引脚输出地址子序列A23-0所指示的NOR闪存存储单元中存储的数据D1。至此，可以完成NOR闪存的第一个数据读取周期。其中，在SCLK信号14-15时段内在IO0引脚、IO1引脚、IO2引脚和IO3引脚处接收到的模式子序列M7-0中，M5-4被配置为(1，0)。具有被配置为(1，0)的M5-4的模式子序列M7-0中可用于启动NOR闪存的连续读模式。当NOR闪存处于连续读模式中时，在第二个数据读取周期期间，只要NOR闪存接收到地址子序列A23-0，就可输出地址子序列A23-0所指示的NOR闪存存储单元中存储的数据，而不再要求接收到命令子序列(例如，EBH)。在第二个数据读取周期中，如果在地址子序列A23-0之后接收到其中M5-4被配置为(1，0)的模式子序列M7-0，则可以将NOR闪存维持在连续读模式中；但如果在地址子序列A23-0之后接收到M5-4不被配置为(1，0)的模式子序列M7-0，则可以将NOR闪存退出连续读模式，以执行其他操作，例如编程操作、擦除操作等。在一些其他情况下，当NOR闪存正处于连续读模式中时，如果在IO引脚处接收到指示退出连续读模式的信号(例如，软件重置(Soft Reset)信号)，则可以将NOR闪存退出连续读模式，以执行其他操作，例如编程操作、擦除操作。

当退出连续读模式后希望再次启动NOR闪存的连续读模式时，要求如上所述地再次接收到命令子序列(例如，EBH)、地址子序列A23-0、以及其中M5-4被配置为(1，0)的模式子序列M7-0。可见，无论是将NOR闪存维持在连续读模式中，还是退出后希望再次启动NOR闪存的连续读模式，都需要花费时间接收其中M5-4被配置为(1，0)的模式子序列M7-0。这降低了NOR闪存的读取操作效率。

因此，期望提出一种技术方案，用以提高NOR闪存的读取操作效率。

发明内容

本发明所提出的技术方案旨在解决以上所述的对NOR闪存的读取操作效率较低的问题。

在本发明的一个方面，提供了一种用于非易失性存储器的数据读取方法，包括：仅基于第一操作信号中的第一命令子序列，将所述非易失性存储器配置成连续读模式，其中所述连续读模式用于允许所述非易失性存储器连续执行多个数据读取周期；和在所述非易失性存储器被配置成所述连续读模式之后，执行一个或多个数据读取周期，直到接收到第二命令子序列，其中所述第二命令子序列不同于所述第一命令子序列。

在本发明的一个方面的至少一实施例中，所述数据读取方法还包括：接收所述第一操作信号，所述第一操作信号至少包括第一命令子序列；响应于接收到所述第一命令子序列，判断所述第一命令子序列是否指示进入所述连续读模式；和响应于确定所述第一命令子序列指示进入所述连续读模式，而将所述非易失性存储器配置成所述连续读模式。

在本发明的一个方面的至少一实施例中，所述数据读取方法还包括：接收第二操作信号，所述第二操作信号至少包括所述第二命令子序列；响应于接收到所述第二命令子序列，判断所述第二命令子序列是否指示退出所述连续读模式；响应于确定接收到的第二命令子序列指示退出所述连续读模式，而判断所述第二命令子序列是否是在连续读模式期间接收到的；以及响应于确定所述第二命令子序列是在连续读模式期间接收到的，使所述非易失性存储器退出所述连续读模式。

在本发明的一个方面的至少一实施例中，所述非易失性存储器包括一个或多个存储单元，每一个存储单元具有对应的存储地址，并且接收所述第一操作信号包括：在每个数据读取周期期间，接收第一地址子序列，所述第一地址子序列指示与其相对应的第一存储地址；并且所述数据读取方法还包括：在每个数据读取周期期间，输出所述非易失性存储器的第一存储单元中的数据，其中所述第一存储单元具有所述第一存储地址；以及在至少一个数据读取周期期间，输出所述非易失性存储器的第二存储单元中的数据，其中所述第二存储单元是紧接在所述第一存储单元之后的存储单元。

在本发明的一个方面的至少一实施例中，所述非易失性存储器包括芯片选择引脚、串行时钟引脚、以及一个或多个传输引脚，每一个传输引脚用于以下项中的至少一项：接收所述第一命令子序列、接收所述第二命令子序列、接收地址子序列、和输出所述非易失性存储器内存储的数据，所述数据读取方法还包括：经由所述芯片选择引脚接收低电压，以激活所述非易失性存储器；经由所述串行时钟引脚接收时钟信号。

在本发明的一个方面的至少一实施例中，所述数据读取方法还包括：在每个数据读取周期期间，经由所述芯片选择引脚接收高电压，以结束所述数据读取周期。

在本发明的一个方面的至少一实施例中，所述非易失性存储器是NOR闪存。

在本发明的另一方面，提供了一种用于非易失性存储器的数据读取方法，所述非易失性存储器包括一个或多个存储单元，每一个存储单元具有对应的存储地址，所述数据读取方法包括：向所述非易失性存储器输入第一操作信号，以便所述非易失性存储器仅基于所述第一操作信号中的第一命令子序列而被配置成连续读模式，其中所述连续读模式用于允许所述非易失性存储器连续执行多个数据读取周期；在数据读取周期期间：向所述非易失性存储器输入地址子序列，所述地址子序列指示与其相对应的存储地址；和从所述非易失性存储器接收存储单元中的数据，所述存储单元具有输入的地址子序列所指示的存储地址；和向所述非易失性存储器输入包括第二命令子序列的第二操作信号，以便所述非易失性存储器退出所述连续读模式，其中所述第二命令子序列不同于所述第一命令子序列。

在本发明的另一方面，提供了一种非易失性存储器，存储有计算机指令，当所述计算机指令被处理部执行时，所述处理部对所述非易失性存储器执行在前述段落中任一段落中所述的数据读取方法。

在本发明的另一方面，提供了一种计算机系统，包括：存储有计算机指令的计算机存储介质；非易失性存储器；以及处理部，所述处理部在执行所述计算机指令时，对所述非易失性存储器执行在前述段落中任一段落中所述的数据读取方法。

本发明所提出的技术方案可以提高NOR闪存的读取操作效率，简化对NOR闪存的读取操作。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。

附图不意在按比例绘制。在附图中，在各个图中示出的每个相同或近似相同的组成部分可以用相同的标号表示。为了清晰起见，在每个图中，并非每个组成部分均被标记。现在，将通过例子并参考附图来描述本发明的各个方面的实施例，其中：

图1例示了在现有的数据读取方法的执行期间NOR闪存的各引脚的信号输入和输出。

图2例示了在根据本发明的实施例的数据读取方法的执行期间NOR闪存的各引脚的信号输入和输出。

图3示出了在根据本发明的实施例的数据读取方法。

图4示出了根据本发明的实施例的非易失性存储器的框图。

图5示出了根据本发明的实施例的计算机系统的框图。

附图标记：

400 非易失性存储器

401 存储区域

403 处理部

500 计算机系统

501 非易失性存储器

502 计算机存储介质

503 处理部

具体实施方式

为了更了解本发明的技术内容，特举具体实施例并配合所附附图说明如下。

在本公开中参照附图来描述本发明的各方面，附图中示出了许多说明的实施例。本公开的实施例不必定意在包括本发明的所有方面。应当理解，上面介绍的多种构思和实施例，以及下面更加详细地描述的那些构思和实施方式可以以很多方式中任意一种来实施，这是因为本发明所公开的构思和实施例并不限于任何实施方式。另外，本发明公开的一些方面可以单独使用，或者与本发明公开的其他方面的任何适当组合来使用。

本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、操作或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、操作和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

参见图2和图3，图2例示了在根据本发明的实施例的数据读取方法300的执行期间NOR闪存的各引脚的信号输入和输出，图3示出了在根据本发明的实施例的数据读取方法300。与以上结合图1所描述的引脚相类似的，CS#(chip select)引脚是芯片选择引脚。当向CS#引脚输入低电压时，选中当前的NOR闪存，这时对NOR闪存的其它引脚(例如，SCLK引脚、IO引脚)的输入是有效的。换句话说，当CS#引脚处接收到低电压时，激活NOR闪存。而当向CS#引脚输入高电压时，不选中当前的NOR闪存，这时对NOR闪存的其它引脚的输入是完全无效的。换句话说，当在CS#引脚处接收到高电压时，禁用NOR闪存，这时在NOR闪存的其它引脚处接收到的信号是无效信号。参见图2，SCLK(Serial Clock)引脚是串行时钟引脚，该引脚可以用于接收时钟信号。IO(Input Output)引脚是输入输出引脚(也可称为传输引脚)，传输引脚可以用于以下项中的至少一项：接收第一操作信号(例如，用于执行连续读模式的读信号，该读信号可以包括以下结合图2和图3所述的第一命令子序列、第一地址子序列、第二地址子序列等)，接收第二操作信号(例如，退出信号，该退出信号可以包括第二命令子序列，以指示退出连续读模式)，以及输出信号(例如，如以下结合图2和图3所述的在NOR闪存的存储单元中存储的数据)。在图2所示的实施例中，示出了4个IO引脚，即IO0、IO1、IO2和IO3。在其他实施例中，NOR闪存可具有其他数量的IO引脚，例如，1个、2个或8个。本领域技术人员应理解，在经由IO引脚接收和/或输出信号时，所使用的IO引脚数量可影响接收和/或输出信号所占用的SCLK信号时段。例如，在接收或输出8位的信号时，若使用1个IO引脚则需要占用8个SCLK信号时段，若使用2个IO引脚则可占用4个SCLK信号时段，若使用4个IO引脚则可占用2个SCLK信号时段，若使用8个IO引脚则可占用1个SCLK信号时段。

以下结合图2和图3描述在本发明的一些实施例中NOR闪存如何执行数据读取方法300。

在图3的步骤301处，经由CS#引脚接收低电压。在一些实施例中，当NOR闪存的处理部(例如，如以下结合图4所述的处理部403或以下结合图5所述的处理部503)经由NOR闪存的CS#引脚接收到低电压时，可激活NOR闪存。这时经由该NOR闪存的SCLK引脚接收到的时钟信号是有效的。方法300可行进到步骤302。

在步骤302处，经由IO引脚接收第一命令子序列。在一些实施例中，处理部可以在8个SCLK信号(例如，如图2所示的第一个SCLK信号0-7)时段内经由IO0引脚接收第一命令子序列CMD1。方法300可行进到步骤303。

在步骤303处，判断第一命令子序列是否指示进入连续读模式。在一些实施例中，如图2所示，第一命令子序列CMD1可以是包括8位数据的预定子序列。在其他实施例中，第一命令子序列CMD1可以根据需要或要求被设置为其他位数的预定子序列。当处理部确定第一命令子序列CMD1指示进入连续读模式时，方法300行进到步骤304，否则，方法行进到步骤317。

在步骤304处，将NOR闪存配置为连续读模式。在一些实施例中，处理部可以在判断出第一命令子序列CMD1指示进入连续读模式时将NOR闪存配置为连续读模式。在连续读模式下，NOR闪存可以连续地执行多个数据读取周期。在一些实施例中，当处理部将NOR闪存配置为连续读模式时，可以将模式状态值设置为1。方法300可行进到步骤305，以开始NOR闪存的第一个数据读取周期。

在步骤305处，经由IO引脚接收第一地址子序列。在一些实施例中，处理部可以在如图2所示的SCLK信号8-13时段内经由IO0引脚、IO1引脚、IO2引脚和IO3引脚接收第一地址子序列A23-0。第一地址子序列A23-0可以指示NOR闪存中的第一预定存储单元的存储地址(例如，地址100)。方法300可行进到步骤306。

在步骤306处，经由IO引脚输出数据。在一些实施例中，处理部可以在如图2所示的SCLK信号14-15时段内经由IO0引脚、IO1引脚、IO2引脚和IO3引脚输出第一地址序列A23-0所指示的第一预定存储单元中存储的数据D1，以供其他器件(例如，以下所述的处理部403或503使用。方法300可行进到步骤307。

在步骤307处，经由CS#引脚接收高电压。在一些实施例中，当处理部在如图2所示的SCLK信号14-15时段之后经由CS#引脚接收到高电压时，可以结束NOR闪存的第一个数据读取周期。

在其他实施例中，当处理部在SCLK信号14-15时段后经由CS#引脚接收到低电压并且经由SCLK引脚接收到时钟信号时，可以在此后的SCKL信号时段(例如，SCLK信号16-17时段，图2中未示出)中经由IO0引脚、IO1引脚、IO2引脚和IO3引脚输出紧接在第一预定存储单元(例如，其地址为100)之后的一个或多个第一附加存储单元(例如，其地址为101、102、……)中存储的数据。所述一个或多个第一附加存储单元的数量取决于经由CS#引脚接收到的低电压所持续的SCKL信号时段。例如，当经由CS#引脚接收到的低电压持续2个SCKL信号时段时，可经由IO0引脚、IO1引脚、IO2引脚和IO3引脚输出紧接在第一预定存储单元(例如，其地址为100)之后的1个第一附加存储单元(例如，其地址为101)中存储的数据，即1个字节的数据。当经由CS#引脚接收到的低电压持续4个SCKL信号时段时，IO0引脚、IO1引脚、IO2引脚和IO3引脚可输出紧接在第一预定存储单元(例如，其地址为100)之后的2个第一附加存储单元(例如，其地址为101和102)中存储的数据，即2个字节的数据。当处理部后续经由CS#引脚接收到高电压时，可停止经由IO0引脚、IO1引脚、IO2引脚和IO3引脚输出数据，从而结束NOR闪存的第一个数据读取周期。

方法300可行进到步骤308。

在步骤308处，经由CS#引脚接收低电压。在一些实施例中，如图2所示的，当处理部再次经由CS#引脚接收到低电压时，可再次激活当前的NOR闪存，这时经由SCLK引脚接收到的时钟信号是有效的。方法300可行进到步骤309，以开始NOR闪存的第二个数据读取周期。

在步骤309处，经由IO引脚接收第二地址子序列。在一些实施例中，处理部可以在如图2所示的第二个SCLK信号0-5时段内经由IO0引脚、IO1引脚、IO2引脚和IO3引脚接收第二地址子序列A23-0。第二地址子序列A23-0可以指示NOR闪存中的第二预定存储单元的存储地址。方法300可行进到步骤310。

在步骤310处，经由IO引脚输出数据。在一些实施例中，处理部可以在如图2所示的第二个SCLK信号6-7时段内经由IO0引脚、IO1引脚、IO2引脚和IO3引脚输出第二地址子序列A23-0所指示的第二预定存储单元中存储的数据D2，以供其他器件(例如，以下所述的处理部403或503)使用。方法300可行进到步骤311。

在步骤311处，经由CS#引脚接收高电压。在一些实施例中，如图2所示，当处理部在第二个SCLK信号6-7时段之后经由CS#引脚接收到高电压时，可以结束NOR闪存的第二个数据读取周期。

在其他实施例中，当处理部在第二个SCLK信号6-7时段后经由CS#引脚接收到低电压并且经由SCLK引脚接收到时钟信号时，可以在此后的SCKL信号时段(例如，SCLK信号8-9时段，图2中未示出)中经由IO0引脚、IO1引脚、IO2引脚和IO3引脚输出紧接在第二预定存储单元(例如，其地址为200)之后的一个或多个第二附加存储单元(例如，其地址为201、202、……)中存储的数据。与以上针对第一附加存储单元所描述相类似的，所述一个或多个第二附加存储单元的数量取决于经由CS#引脚接收到的低电压所持续的SCKL信号。当处理部后续经由CS#引脚接收到高电压时，可停止经由IO0引脚、IO1引脚、IO2引脚和IO3引脚输出数据，从而结束NOR闪存的第二个数据读取周期。

当NOR闪存处于连续读模式中时，可以与在第二个数据读取周期相类似地执行NOR闪存的第三个数据读取周期、第四个数据读取周期、……、第N个数据读取周期。例如，可以通过重复步骤308-步骤311来执行NOR闪存的第三个数据读取周期、第四个数据读取周期、……、第N个数据读取周期。在其他实施例中，处于连续读模式中的NOR闪存可以仅执行一个数据读取周期。

方法300可行进到步骤312。

在步骤312处，经由CS#引脚接收低电压。在一些实施例中，如图2所示，当处理部经由CS#引脚接收到低电压时，可以激活当前的NOR闪存，这时经由SCLK引脚接收到的时钟信号是有效的。方法300可行进到步骤313。

在步骤313处，经由IO引脚接收第二命令子序列。在一些实施例中，处理部可以在8个SCLK信号(例如，如图2所示的第三个SCLK信号0-7)时段内经由IO0引脚接收第二命令子序列CMD2。方法300可行进到步骤314。

在步骤314处，判断第二命令子序列是否指示退出连续读模式。指示退出连续读模式的第二命令子序列CMD2可以与指示进入连续读模式的第一命令子序列CMD1不同。本领域技术人员可以根据需要来预先确定专用于NOR闪存的连续读模式的第一命令子序列CMD1和第二命令子序列CMD2。

当处理部确定第二命令子序列CMD2指示退出连续读模式时，方法300可行进到步骤315，否则，方法行进到步骤318。

在步骤315处，判断第二命令子序列是否是在连续读模式期间接收到的。在一些实施例中，处理部可以判断在接收到第二命令子序列CMD2时的模式状态值是否为1。当确定接收到第二命令子序列CMD2时的模式状态值为1时，处理部可以确定第二命令子序列CMD2是在连续读模式期间接收到的。

当处理部确定第二命令子序列是在连续读模式期间接收到的时，方法300可行进到步骤316，否则，方法行进到步骤319。

在步骤316处，使NOR闪存退出连续读模式。在一些实施例中，当处理部确定第二命令子序列CMD2指示退出连续读模式并且确定第二命令子序列CMD2是在连续读模式期间接收到的时，可以使NOR闪存退出连续读模式。在一些实施例中，当NOR闪存退出连续读模式时，处理部可以将模式状态值设置为0。

在步骤317处，执行第一命令子序列所指示的操作。在一些实施例中，当处理部在步骤303处确定第一命令子序列不指示连续读模式时，可以执行第一命令子序列所指示的其他操作。例如，如果确定该第一命令子序列指示进入读模式时，则可以将NOR闪存配置为读模式。再例如，如果确定该第一命令子序列指示进入擦除模式时，则可以将NOR闪存配置为擦除模式。

在步骤318处，执行第一预定操作。在一些实施例中，当处理部在步骤314处确定第二命令子序列不指示退出连续读模式时，可以执行第一预定操作，例如，执行报错操作，以指示当前操作有误。

在步骤319处，执行第二预定操作。在一些实施例中，当处理部在步骤315处确定第二命令子序列不是在连续读模式期间接收到的时，可以执行第二预定操作，例如，执行报错操作，以指示当前操作有误。

以上步骤均是示例性的，并不旨在构成限定。本领域技术人员可根据其需要增加一个或多个步骤、或删减上述步骤中的一个或多个、或将上述步骤中的一个或多个进行合并或替换、或将上述步骤中的一个或多个的顺序进行调整。

以上仅出于例示性目的描述了经由特定的IO引脚接收信号或输出信号，例如经由IO0引脚接收第一命令子序列CMD1和第二命令子序列CMD2，经由IO0引脚—IO3引脚输出数据。在其他实施例中，本领域技术人员可以根据需要来设置用于输入或输出信号的IO引脚。例如，可以利用IO0引脚—IO3引脚中的任意一个或多个IO引脚执行以下各项中的至少一项：接收第一命令子序列、接收第二命令子序列、接收地址子序列、以及输出NOR内存中存储的数据。

根据本发明的数据读取方法，可以仅基于第一命令子序列CMD1来将NOR闪存配置成允许连续地执行多个数据读取周期的连续读模式。在连续读模式下的每个数据读取周期中，只要经由IO引脚接收到包括指示预定存储单元的存储地址的地址子序列，就可经由IO引脚向外输出至少该预定存储单元内的数据。以此方式，本发明可以提高NOR闪存的读取操作效率，并且还可以简化NOR闪存的读取操作。

以上以NOR闪存为例，对非易失性存储器的数据读取方法以及在该数据读取方法的执行期间NOR闪存的各引脚的信号输入和输出进行了描述。但应理解，本申请可应用于其他的非易失性存储器。

可以看到，上述用于非易失性存储器的数据读取方法是从如下的第一角度进行描述的：经由CS#引脚接收信号(例如，低电压和/或高电压)，经由SCLK引脚接收时钟信号，经由IO引脚接收信号(例如，第一命令子序列、第二命令子序列、第一地址子序列和/或第二地址子序列)，和/或经由IO引脚输出信号(例如，存储单元内的数据)。本领域技术人员应当理解，本发明还应涵盖从与第一角度相对应的如下的第二角度描述的用于非易失性存储器的数据读取方法：向非易失性存储器的CS#引脚输入信号(例如，低电压和/或高电压)，向非易失性存储器的SCLK引脚输入时钟信号，向非易失性存储器的IO引脚输入信号(例如，第一命令子序列、第二命令子序列、第一地址子序列和/或第二地址子序列)，和/或从非易失性存储器的IO引脚接收信号(例如，存储单元内的数据)。例如，一种用于非易失性存储器的数据读取方法可以包括：向非易失性存储器输入第一操作信号，以便非易失性存储器仅基于第一操作信号中的第一命令子序列而被配置成允许非易失性存储器连续执行多个数据读取周期的连续读模式。该数据读取方法还可以包括：在数据读取周期期间，向非易失性存储器输入地址子序列并从非易失性存储器接收存储单元中的数据，其中该存储单元具有输入的地址子序列所指示的存储地址。此外，该数据读取方法还可以包括：向非易失性存储器输入包括不同于第一命令子序列的第二命令子序列的第二操作信号，以便非易失性存储器退出所述连续读模式。

以下，参照图4对本发明的实施例的非易失性存储器进行说明。图4示出了根据本发明的实施例的非易失性存储器400的框图。

在一些实施例中，非易失性存储器400可以是NAND闪存、NOR闪存等非易失性存储器。如图4所示出的，非易失性存储器400可包括存储区域401和处理部403。存储区域401可用于存储计算机指令。处理部403可以自动地或在从外部计算设备(例如，计算机或通信终端等)接收到信号的情况下执行存储区域401中所存储的计算机指令，以便对非易失性存储器400执行如上所述的数据读取方法300中的一个或多个步骤。在一些实施例中，处理部403可以是例如在非易失性存储器400内的半导体芯片。

以下，参照图5对于本发明的实施例的计算机系统进行说明。图5示出了根据本发明的实施例的计算机系统500的框图。

如图5所示，计算机系统500可以包括非易失性存储器501、计算机存储介质502和处理部503。非易失性存储器501可以是NAND闪存、NOR闪存等。计算机存储介质502可用于存储计算机指令。处理部503可以自动地对非易失性存储器501进行控制，或在从外部(例如，通过无线传输)或者从内部(例如，从计算机系统500内的其他电路或元器件)接收到信号的情况下对非易失性存储器501进行控制。例如，处理部503可以执行计算机存储介质502中所存储的计算机指令，以便针对非易失性存储器501实现如上所述的数据读取方法300中的一个或多个步骤。作为示例，处理部503可以包括ASIC(Application Specific IntegratedCircuit：专用集成电路)、IC(Integrated Circuit：集成电路)、DSP(Digital SignalProcessor：数字信号处理器)、FPGA(Field Programmable Gate Array：现场可编程门阵列)、各种逻辑电路、以及各种信号处理电路等。

尽管已经根据本发明的优选实施例描述了本发明，然而并不旨在受限于此，而是仅受所附权利要求书中所阐述的范围限制。

Claims (10)

1.一种用于非易失性存储器的数据读取方法，包括：

仅基于第一操作信号中的第一命令子序列，将所述非易失性存储器配置成连续读模式，其中所述连续读模式用于允许所述非易失性存储器连续执行多个数据读取周期；和

在所述非易失性存储器被配置成所述连续读模式之后，执行一个或多个数据读取周期，直到接收到第二命令子序列，其中所述第二命令子序列不同于所述第一命令子序列。

2.如权利要求1所述的数据读取方法，其特征在于，还包括：

接收所述第一操作信号，所述第一操作信号至少包括第一命令子序列；

响应于接收到所述第一命令子序列，判断所述第一命令子序列是否指示进入所述连续读模式；和

响应于确定所述第一命令子序列指示进入所述连续读模式，而将所述非易失性存储器配置成所述连续读模式。

3.如权利要求2所述的数据读取方法，其特征在于，还包括：

接收第二操作信号，所述第二操作信号至少包括所述第二命令子序列；

响应于接收到所述第二命令子序列，判断所述第二命令子序列是否指示退出所述连续读模式；

响应于确定接收到的第二命令子序列指示退出所述连续读模式，而判断所述第二命令子序列是否是在连续读模式期间接收到的；以及

响应于确定所述第二命令子序列是在连续读模式期间接收到的，使所述非易失性存储器退出所述连续读模式。

4.如权利要求2所述的数据读取方法，其特征在于，所述非易失性存储器包括一个或多个存储单元，每一个存储单元具有对应的存储地址，并且

接收所述第一操作信号包括：在每个数据读取周期期间，接收第一地址子序列，所述第一地址子序列指示与其相对应的第一存储地址；并且

所述数据读取方法还包括：

在每个数据读取周期期间，输出所述非易失性存储器的第一存储单元中的数据，其中所述第一存储单元具有所述第一存储地址；以及

在至少一个数据读取周期期间，输出所述非易失性存储器的第二存储单元中的数据，其中所述第二存储单元是紧接在所述第一存储单元之后的存储单元。

5.如权利要求1-4中任一项所述的数据读取方法，其特征在于，所述非易失性存储器包括芯片选择引脚、串行时钟引脚、以及一个或多个传输引脚，每一个传输引脚用于以下项中的至少一项：接收所述第一命令子序列、接收所述第二命令子序列、接收地址子序列、和输出所述非易失性存储器内存储的数据，

所述数据读取方法还包括：

经由所述芯片选择引脚接收低电压，以激活所述非易失性存储器；

经由所述串行时钟引脚接收时钟信号。

6.如权利要求5所述的数据读取方法，其特征在于，还包括：

在每个数据读取周期期间，经由所述芯片选择引脚接收高电压，以结束所述数据读取周期。

7.如权利要求1-4中任一项所述的数据读取方法，其特征在于，所述非易失性存储器是NOR闪存。

8.一种用于非易失性存储器的数据读取方法，所述非易失性存储器包括一个或多个存储单元，每一个存储单元具有对应的存储地址，所述数据读取方法包括：

向所述非易失性存储器输入第一操作信号，以便所述非易失性存储器仅基于所述第一操作信号中的第一命令子序列而被配置成连续读模式，其中所述连续读模式用于允许所述非易失性存储器连续执行多个数据读取周期；

在数据读取周期期间：

向所述非易失性存储器输入地址子序列，所述地址子序列指示与其相对应的存储地址；和

从所述非易失性存储器接收存储单元中的数据，所述存储单元具有输入的地址子序列所指示的存储地址；和

向所述非易失性存储器输入包括第二命令子序列的第二操作信号，以便所述非易失性存储器退出所述连续读模式，其中所述第二命令子序列不同于所述第一命令子序列。

9.一种非易失性存储器，其特征在于，存储有计算机指令，当所述计算机指令被处理部执行时，所述处理部对所述非易失性存储器执行如权利要求1至8中任一项所述的数据读取方法。

10.一种计算机系统，其特征在于，包括：

存储有计算机指令的计算机存储介质；

非易失性存储器；以及

处理部，所述处理部在执行所述计算机指令时，对所述非易失性存储器执行如权利要求1至8中任一项所述的数据读取方法。

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