CN116547809A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN116547809A
CN116547809A CN202280007792.8A CN202280007792A CN116547809A CN 116547809 A CN116547809 A CN 116547809A CN 202280007792 A CN202280007792 A CN 202280007792A CN 116547809 A CN116547809 A CN 116547809A
Authority
CN
China
Prior art keywords
semiconductor element
conductive pattern
semiconductor
resistance
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280007792.8A
Other languages
English (en)
Inventor
山野彰生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN116547809A publication Critical patent/CN116547809A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

半导体装置具备：设置于绝缘基板的主面的第一导电图案和第二导电图案；以及各自配置在第一导电图案上的第一半导体元件和第二半导体元件。第一导电图案包括与第一半导体元件重叠的第一输入区以及与第二半导体元件重叠的第二输入区。第一半导体元件的输出电极与第二半导体元件的输出电极通过第一布线构件相互连接。第二半导体元件的输出电极与第二导电图案通过第二布线构件相互连接。从第二输入区经由第二半导体元件流过第二导电图案的电流相对于从第一输入区经由第一半导体元件流过第二导电图案的电流之比为0.90以上且1.10以下。

Description

半导体装置
技术领域
本公开涉及一种半导体装置。
背景技术
以往，为了半导体装置的小型化和大电流化，开发有一种在导电图案上面积高效地配置多个半导体元件的技术。例如，在下述专利文献1中公开有绝缘基板上的导电图案与多个半导体元件沿一个方向排列的配置。在半导体元件的与绝缘基板相向的背面形成有第一主电极，在半导体元件的表面形成有第二主电极。多个半导体元件的第二主电极间通过使线进行针脚式键合来连接。通过使将多个半导体元件的第二主电极间连接的线进一步地与导电图案进行针脚式接合，多个半导体元件的第二主电极与导电图案之间连接。
现有技术文献
专利文献
专利文献1：国际公开第2019/044748号
发明内容
发明要解决的问题
在上述的现有技术中，可以不对多个半导体元件个别地设置将第二主电极与导电图案连接的线，因此半导体元件的可安装面积变大，能够实现半导体装置的大容量化。另一方面，从各半导体元件的第二主电极到导电图案的路径中的电阻值变得不均衡，流过多个半导体元件的各个半导体元件的电流变得不均衡。由此，在电流相对大的半导体元件中，线接合部分的温度相对变高，半导体元件的功率循环耐受量(由规定电流的接通/断开的重复而引起的破坏循环数)、短路耐受量以及I2t耐受量等降低，有可能无法保持半导体装置的长期可靠性。
用于解决问题的方案
为了解决上述问题，本公开的半导体装置具备：具有第一导电图案和第二导电图案的导电图案；以及各自配置在所述第一导电图案上的第一半导体元件和第二半导体元件，其中，所述第一导电图案包括与所述第一半导体元件重叠的第一输入区以及与所述第二半导体元件重叠的第二输入区，所述第一半导体元件和所述第二半导体元件分别具备：第一主电极，其设置于与所述第一导电图案相向的第一主面，且与所述第一导电图案电连接；以及第二主电极，其设置于与所述第一主面相反的一侧的第二主面，所述第一半导体元件的所述第二主电极与所述第二半导体元件的所述第二主电极通过作为线或带的第一布线构件相互连接，所述第二半导体元件的所述第二主电极与所述第二导电图案通过作为所述线或所述带的第二布线构件相互连接，从所述第二输入区经由所述第二半导体元件流过所述第二导电图案的电流(i2)相对于从所述第一输入区经由所述第一半导体元件流过所述第二导电图案的电流(i1)之比(i2/i1)为0.90以上且1.10以下。
另外，本公开的半导体装置具备：具有第一导电图案和第二导电图案的导电图案；以及各自配置在所述第一导电图案上的第一半导体元件和第二半导体元件，其中，所述第一导电图案包括与所述第一半导体元件重叠的第一输入区以及与所述第二半导体元件重叠的第二输入区，所述第一半导体元件和所述第二半导体元件分别具备：第一主电极，其设置于与所述第一导电图案相向的第一主面，且与所述第一导电图案电连接；以及第二主电极，其设置于与所述第一主面相反的一侧的第二主面，所述第一半导体元件的所述第二主电极与所述第二半导体元件的所述第二主电极通过作为线或带的第一布线构件相互连接，所述第二半导体元件的所述第二主电极与所述第二导电图案通过作为所述线或所述带的第二布线构件相互连接，第一路径中的电阻(R1)相对于第二路径中的电阻(R2)之比(R1/R2)为0.90以上且1.10以下，其中，所述第一路径是从所述第一输入区经由所述第一半导体元件和第一布线构件到达所述第二半导体元件的所述第二主电极与所述第二布线构件的连接点的路径，所述第二路径是从所述第二输入区经由所述第二半导体元件到达所述连接点的路径。
附图说明
图1是实施方式所涉及的半导体装置10的俯视图。
图2是实施方式所涉及的半导体单元20的俯视图。
图3是实施方式所涉及的半导体单元20的截面图。
图4是实施方式所涉及的半导体单元20中构成的电路结构图。
图5是对图3所示的半导体单元的截面图的区域Z进行了放大的截面图。
图6是对图3所示的半导体单元的截面图的区域Z进行了放大的截面图。
图7是对图3所示的半导体单元的截面图的区域Z进行了放大的截面图。
图8是图5所示的结构的等效电路图。
图9是设置有沟槽T的半导体装置10的俯视图。
图10是示出室温下的半导体元件的I-V曲线的一例的曲线图。
图11是示出175℃下的半导体元件的I-V曲线的一例的曲线图。
图12是示出电阻Rwire1和r+Rp2的范围的曲线图。
具体实施方式
下面，参照附图来说明本公开所涉及的实施方式。此外，在附图中，各部的尺寸和比例尺与实际适当不同。另外，以下所记载的实施方式是本公开的优选的具体例。因此，以下的实施方式被施加了在技术上优选的各种限定。但是，除非在以下的说明中有特别地限定本公开的意思的记载，否则本公开的范围并不限于这些方式。
图1是实施方式所涉及的半导体装置10的俯视图。半导体装置10具有散热基板11、以及通过接合线12a～12e而电连接的半导体单元20a～20f。散热基板11由热传导性优良的例如铝、铁、银、铜、或者包含它们中的至少一种的合金构成。另外，也可以利用例如镍等材料对散热基板11的表面实施镀覆处理等，以提高耐腐蚀性。作为用于镀覆处理等的材料，除了镍以外，也可以使用镍-磷合金、镍-硼合金等。在散热基板11适当地形成有在对外部设备进行安装时使用的安装孔、用于对半导体单元20a～20f输入输出电流的接触区等。
半导体单元20a～20f例如借助焊料或者银钎料等而呈一列地配置于散热基板11的表面。在半导体单元20a～20f中，配置有半导体元件(例如后述的半导体元件25～28)，来实现所需的功能。此外，图1所示的半导体单元20a～20f的个数是一例，能够设置与所需相应的个数。另外，以下，将半导体单元20a～20f的统称设为半导体单元20，在后文叙述其详情。此外，接合线12a～12e由导电性优良的铝、铜等金属、或者包含它们中的至少一种的合金等形成。
接着，使用图2～图4来说明半导体单元20的结构。图2是实施方式所涉及的半导体单元20的俯视图，图3是实施方式所涉及的半导体单元20的截面图。此外，图3表现了图2的点划线C-C处的截面。但是，在图3中省略了接合线29的图示。另外，图4是实施方式所涉及的半导体单元20中构成的电路图。
在本实施方式中，半导体单元20在俯视时呈矩形。更详细地说，构成半导体单元20的绝缘基板22在俯视时呈具有彼此相向的一对长边和彼此相向的一对短边的矩形，在绝缘基板22的主面(表面和背面)配置半导体单元20的其它结构构件。在本实施方式中，沿着俯视时的半导体单元20的短边取X轴，沿着长边取Y轴。Y轴是第一轴的一例。此外，在本实施方式中，俯视与从垂直于绝缘基板22的表面的方向观察对象物同义。
半导体单元20具备第一臂部(上臂部)A和第二臂部(下臂部)B，从而形成有上下臂部。如图4所示，第一臂部A连接与未图示的外部电源的正极连接的外部连接端子P(输入P)，构成从外部电源的正极(高电位端子)向负载提供电流的电路。此外，负载与外部连接端子U(输出U)连接。第二臂部B连接与外部电源的负极连接的外部连接端子N(输入N)，构成从负载向外部电源的负极(低电位端子)引入电流的电路。如图2和图3所示，半导体单元20具有电路基板21、以及设置于电路基板21的表面的半导体元件25～28。半导体元件26和27是“第一半导体元件”的一例，半导体元件25和28是“第二半导体元件”的一例。半导体单元20通过借助焊料或者银钎料等(省略图示)将电路基板21的背面接合于散热基板11，而配置在散热基板11上(参照图1)。
在本实施方式中，半导体元件25～28构成为包括硅或碳化硅，是在1个芯片内构成IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)和FWD(Free WheelingDiode：续流二极管)的RC-IGBT(Reverse Conducting Insulated Gate BipolarTransistor：反向导通绝缘栅型双极晶体管)开关元件。RC-IGBT具有IGBT与FWD反向并联连接的电路。
在本实施方式中，半导体元件25～28在俯视时呈矩形。更详细地说，半导体元件25～28的表面和背面在俯视时呈具有彼此相向的一对长边和彼此相向的一对短边的矩形。各半导体元件25～28配置为其长边沿着X轴延伸，其短边沿着Y轴延伸。
半导体元件25～28例如在作为第一主面的背面具备作为第一主电极的输入电极(集电极电极，例如在图5中示出半导体元件25的输入电极25d、半导体元件26的输入电极26d)。另外，半导体元件25～28在作为第二主面的表面具备控制电极(栅极电极25a～28a)和作为第二主电极的输出电极(发射极电极)25b～28b。栅极电极25a～28a位于半导体元件25～28的表面的一条长边的近旁、且该长边的中央附近。另外，输出电极25b～28b形成于半导体元件25～28的表面的栅极电极25a～28a以外的部分。另外，在半导体元件25～28的表面设置有与栅极电极25a～28a电连接的栅极流道25c～28c。栅极流道25c～28c是为了将向栅极电极25a～28a提供的栅极控制信号无延迟地传递到全部半导体元件25～28而设置的。在本实施方式中，栅极流道25c～28c与半导体元件25～28的长边平行地配置在半导体元件25～28的短边的中央附近。
电路基板21具有绝缘基板22、以及与绝缘基板22的背面接合的金属板23。绝缘基板22由热传导性优良的氧化铝、氮化铝或者氮化硅等高热传导性的陶瓷形成。金属板23由热传导性优良的铝、铁、银、铜、或者包含它们中的至少一种的合金等金属形成。并且，电路基板21分别具有形成于绝缘基板22的表面的导电图案24a～24e。导电图案24a～24e由导电性优良的铜或铜合金等金属形成。也可以对导电图案24a～24e的表面实施例如使用了镍等材料的镀覆处理等，以提高耐腐蚀性。作为用于镀覆处理等的材料，除了镍以外，例如也可以使用镍-磷合金或者镍-硼合金等。另外，导电图案24a～24e的厚度例如为0.1mm以上且1mm以下。作为具有这样的结构的电路基板21，例如能够使用DCB(Direct Copper Bonding：直接铜键合)基板、AMB(Active Metal Brazed：活性金属钎焊)基板。电路基板21能够使在半导体元件25～28中产生的热经由导电图案24a、24c、绝缘基板22以及金属板23传导到散热基板11。此外，电路基板21也可以例如是金属基底基板、形成有芯片焊盘的引线框架。
导电图案24a构成第一臂部A的集电极图案。导电图案24a是第一臂部A中的“第一导电图案”的一例。集电极图案是用于连接半导体元件(在第一臂部A中为半导体元件25、26)的输入电极(集电极电极)的导电图案。导电图案24a呈大致矩形形状，包括接触区24a1的部分向图2中下侧突出。如图4等所示，在接触区24a1连接与外部电源的正极连接的外部连接端子P。在导电图案24a上，半导体元件25、26沿着Y轴隔开间隔地配置。更详细地说，半导体元件25、26具有第一长边和第二长边。第一长边与栅极电极25a、26a接近地配置，并且与后述的导电图案24b的连接区24b1接近地配置。第二长边配置在与栅极电极25a、26a远离的位置，并且与后述的导电图案24c的连接区24c3接近地配置。因而，栅极电极25a、26a朝向绝缘基板22的短边(图2中下侧)。导电图案24a与半导体元件25、26经由焊料层30(30A、30B)而接合，形成于半导体元件25、26的背面的集电极电极与导电图案24a电连接。
此外，配置于第一臂部A的半导体元件也可以是三个以上。在该情况下，半导体元件也配置为栅极电极朝向用于连接栅极电极的导电图案24b的连接区24b1地排列成一列。
导电图案24b构成第一臂部A的控制图案。控制图案是用于连接半导体元件(在第一臂部A中为半导体元件25、26)的控制电极(栅极电极)的导电图案。导电图案24b具有位于沿着Y轴排列的半导体元件25、26的栅极电极25a、26a的延长线上的连接区24b1。在连接区24b1连接有与半导体元件25、26的栅极电极25a、26a连接的接合线29a。另外，导电图案24b具有用于连接栅极用的外部连接端子G1的接触区24b2。在图2中，导电图案24b从包括连接区24b1的部分起沿着绝缘基板22的下侧的短边(X轴)而与半导体元件25、26的排列垂直地延伸。
导电图案24c构成第一臂部A的发射极图案和第二臂部B的集电极图案。导电图案24c是第一臂部A中的“第二导电图案”的一例。另外，导电图案24c是第二臂部B中的“第一导电图案”的一例。发射极图案是用于连接半导体元件(在第一臂部A中为半导体元件25、26)的输出电极(发射极电极)的导电图案。导电图案24c具有沿着绝缘基板22的右侧的长边延伸的大致矩形的第一区24c1和沿着绝缘基板22的上侧的短边延伸的大致矩形的第二区24c2，作为整体呈大致L字形状。
第二区24c2构成第一臂部A的发射极图案。在第二区24c2中的从半导体元件25、26沿着Y轴的延长线上设置有用于连接从半导体元件25、26的输出电极25b、26b延伸的接合线29c和从半导体元件25的输出电极25b延伸的单接合线29cx的连接区24c3。在第二区24c2设置有用于连接与负载连接的外部连接端子U的接触区24c4。
第一区24c1构成第二臂部B的集电极图案。在第一区24c1，半导体元件27、28沿着Y轴隔开间隔地配置。更详细地说，半导体元件27、28具有第三长边和第四长边。第三长边与栅极电极27a、28a接近地配置。第四长边配置在与后述的导电图案24d的连接区24d1接近且与栅极电极27a、28a远离的位置。因而，栅极电极27a、28a朝向绝缘基板22的短边(图2中上侧)。导电图案24c的第一区24c1与半导体元件27、28经由未图示的焊料层而接合，形成于半导体元件27、28的背面的集电极电极与导电图案24c电连接。
此外，配置于第二臂部B的半导体元件也可以是三个以上。在该情况下，半导体元件也配置为栅极电极朝向用于连接栅极电极的导电图案24e的连接区24e1地排列成一列。
导电图案24d构成第二臂部B的控制图案。导电图案24d具有位于沿着Y轴排列的半导体元件27、28的栅极电极27a、28a的延长线上的连接区24d1。在连接区24d1连接有与半导体元件27、28的栅极电极27a、28a连接的接合线29b。另外，导电图案24d具有用于连接栅极用的外部连接端子G2的接触区24d2。在图2中，导电图案24d从包括连接区24d1的部分起沿着绝缘基板22的上侧的短边(X轴)而与半导体元件27、28的排列垂直地延伸。
导电图案24e构成第二臂部B的发射极图案。导电图案24e是第二臂部B中的“第二导电图案”的一例。在导电图案24e中的从半导体元件27、28沿着Y轴的延长线上设置有用于连接从半导体元件27、28的输出电极27b、28b延伸的接合线29d和从半导体元件28的输出电极28b延伸的单接合线29dx的连接区24e1。在导电图案24e设置有用于连接外部连接端子(省略图示)的接触区24e2。如图4等所示，在接触区24e2连接与外部电源的负极连接的外部连接端子N。
接合线29a～29d(包括单接合线29cx、29dx)是将半导体元件25～28与导电图案24连接的布线构件的一例。接合线29a～29d由导电性优良的铝、铜等金属、或者包含它们中的至少一种的合金等构成。另外，接合线29a～29d的直径优选为100μm以上且1mm以下。
在本实施方式中，将线用作布线构件，但也可以将带(ribbon wire)用作布线构件。线是线状的构件，在线内，电流一维地流动。与此相对，带是具有规定的宽度的带状的构件，在带内，电流二维地流动。此外，除此以外，作为半导体装置中的布线构件，已知有引线框架。引线框架是板状的构件，在引线框架内，电流三维地流动。引线框架相较于线、带，具有电阻小等优点，但在进行针对半导体元件25～28、导电图案24的连接时工序复杂等，难以应用于本实施方式，因此本实施方式中的布线构件设为线或者带。
接合线29a是与半导体元件25的栅极电极25a、半导体元件26的栅极电极26a以及连接区24b1进行针脚式接合的单一的线。此外，针脚式接合是指在3处以上的接合中通过单一的线从最初的接合经由一个以上的中间点的接合来连续地连接到最后的接合的接合。接合线29a与栅极电极25a、栅极电极26a以及连接区24b1连续地接合，来将它们电连接。接合线29a作为供去向栅极电极25a、26a的控制电流流动的栅极线发挥功能。如图2所示，栅极电极25a、栅极电极26a以及连接区24b1沿着Y轴配置成一列。因此，接合线29a也沿着Y轴延伸。
接合线29b是与半导体元件28的栅极电极28a、半导体元件27的栅极电极27a以及连接区24d1进行针脚式接合的单一的线。接合线29b与栅极电极28a、栅极电极27a以及连接区24d1连续地接合，来将它们电连接。接合线29b作为供去向栅极电极27a、28a的控制电流流动的栅极线发挥功能。如图2所示，栅极电极28a、栅极电极27a以及连接区24d1沿着Y轴配置成一列。因此，接合线29b也沿着Y轴延伸。
接合线29c将半导体元件25的输出电极25b、半导体元件26的输出电极26b以及导电图案24c电连接。接合线29c作为供来自输出电极(发射极电极)25b、26b的输出电流流动的发射极线发挥功能。更详细地说，一条线在输出电极26b上的2处、输出电极25b上的2处以及连接区24c3上的1处的共计5处进行针脚式接合，由此形成了接合线29c。由于针脚式接合而被形成针脚的地方(下面称为“针脚处”)沿着半导体元件25、26的短边即Y轴排列，因此，接合线29c与接合线29a同样地沿着Y轴延伸。各输出电极25b、26b中的针脚处隔着栅极流道25c、26c位于相反侧。
图5是对图3所示的半导体单元的截面图的区域Z进行了放大的截面图。例如，如图5所示，一条接合线29c有五个接合处，以其中的三个针脚处为边界而划分为四个局部线29c1～29c4。局部线29c1是接合线29c中的、半导体元件26的输出电极26b上的接合处P1与输出电极26b上的从接合处P1沿着Y轴远离的针脚处P2之间的部分。局部线29c2是接合线29c中的、半导体元件26的输出电极26b上的针脚处P2与半导体元件25的输出电极25b上的针脚处P3之间的部分。局部线29c2是“第一布线构件”的一例。局部线29c3是接合线29c中的、半导体元件25的输出电极25b上的针脚处P3与输出电极25b上的从针脚处P3沿着Y轴远离的针脚处P4之间的部分。局部线29c4是接合线29c中的、半导体元件25的输出电极25b上的针脚处P4与导电图案24c的连接区24c3上的接合处P5之间的部分。局部线29c4是“第二布线构件”的一例。此外，在图2中，示出了接合线29c为四条的情况，但接合线29c的条数是任意的。
另外，在图2、图5中，通过一条线(接合线29c)将输出电极26b上的2处、输出电极25b上的2处以及连接区24c3上的1处的共计5处进行了针脚式接合，但不限于此。只要至少将输出电极26b上的1处以上、输出电极25b上的1处以上以及连接区24c3上的1处以上进行针脚式接合即可。在该情况下也是，“第一布线构件”可以是输出电极26b上的距输出电极25b最近的接合处与输出电极25b上的距输出电极26b最近的接合处之间的局部线。另外，“第二布线构件”可以是输出电极25b上的距导电图案24c(连接区24c3)最近的接合处与连接区24c3上的距输出电极25b最近的接合处之间的局部线。
接合线29d将半导体元件27的输出电极27b、输出电极28b以及导电图案24e电连接。接合线29d作为供来自输出电极(发射极电极)27b、28b的输出电流流动的发射极线发挥功能。更详细地说，一条线在输出电极27b上的2处、输出电极28b上的2处以及连接区24e1上的1处的共计5处进行针脚式接合，由此形成了接合线29d。针脚处沿着半导体元件27、28的短边即Y轴排列，因此，接合线29d与接合线29b同样地沿着Y轴延伸。各输出电极27b、28b中的针脚处隔着栅极流道27c、28c位于相反侧。
单接合线29cx与半导体元件25的输出电极25b上的1处及导电图案24c的连接区24c3上的1处接合，将输出电极25b与导电图案24c电连接。单接合线29cx是“第三布线构件”的一例。单接合线29cx作为供来自输出电极(发射极电极)25b的输出电流流动的发射极线发挥功能。单接合线29cx在输出电极25b中的与栅极电极25a隔着栅极流道25c处于相反的一侧的位置、以及连接区24c3处接合。接合处沿着半导体元件25的短边即Y轴配置，因此，单接合线29cx与接合线29c同样地沿着Y轴延伸。在图2中，示出了单接合线29cx为一条的情况，但单接合线29cx也可以设置有两条以上。
单接合线29dx与半导体元件28的输出电极28b上的1处及导电图案24e的连接区24e1上的1处接合，将输出电极28b与导电图案24e电连接。单接合线29dx作为供来自输出电极(发射极电极)28b的输出电流流动的发射极线发挥功能。单接合线29dx在输出电极28b中的与栅极电极25a隔着栅极流道25c处于相反的一侧的位置、以及连接区24e1处接合。接合处沿着半导体元件28的短边即Y轴配置，因此，单接合线29cx与接合线29d同样地沿着Y轴延伸。在图2中，示出了单接合线29dx为一条的情况，但单接合线29dx也可以设置有两条以上。
由半导体元件25～28、导电图案24a～24e、接合线29a、29b、29c、29d以及单接合线29cx、29dx构成图4所示的逆变器电路。由半导体元件25、26、导电图案24a、24b、24c以及接合线29a、29c(包括单接合线29cx)构成第一臂部(上臂部)A。另外，由半导体元件27、28、导电图案24c、24d、24e以及接合线29b、29d(包括单接合线29dx)构成第二臂部(下臂部)B。而且，在半导体单元20中，与外部电源的正极连接的外部连接端子P同接触区24a1连接，与外部电源的负极连接的外部连接端子N同接触区24e2连接。另外，在半导体单元20中，与半导体装置10的外部的负载连接的外部连接端子U同接触区24c4连接。由此，半导体单元20作为逆变器发挥功能。半导体单元20也可以例如在各接触区24a1、24c4、24e2接合外部连接端子(省略图示)，并用密封构件将电路基板21上的半导体元件25～28和接合线29a～29d密封。该情况下的密封构件例如能够使用马来酰亚胺改性环氧树脂、马来酰亚胺改性酚醛树脂以及马来酰亚胺树脂等热固化性树脂。
像这样，在本实施方式所涉及的半导体单元20中，构成第一臂部A的多个半导体元件25、26的输出电极25b、26b与导电图案24c的连接区24c3排成一列地配置。它们通过在输出电极26b、输出电极25b以及导电图案24c的连接区24c3处进行了针脚式接合的接合线29c而连接。即，在半导体装置10中，半导体元件25与导电图案24c沿着Y轴隔开间隔地配置，半导体元件26与半导体元件25沿着Y轴隔开间隔地配置，局部线29c2和局部线29c4沿着Y轴延伸。因此，接合线29c兼作半导体元件25的发射极线和半导体元件26的发射极线。由此，相较于通过不同的线来分别将半导体元件25的输出电极25b与导电图案24c、以及半导体元件26的输出电极26b与导电图案24c连接而言，能够减小连接区24c3，相应地，能够增大半导体元件25、26的安装面积。
另外，在本实施方式中，半导体元件25、26的输出电极25b、26b与导电图案24c的连接区24c3通过一条接合线29c的针脚式接合而连接。即，在半导体装置10中，局部线29c2和局部线29c4是与半导体元件26的输出电极26b、半导体元件25的输出电极25b以及导电图案24c进行针脚式接合的单一的线(接合线29c)。由此，能够将多个半导体元件25、26简单地进行连接，从而能够提高半导体装置10的制造效率。
另外，在本实施方式中，除了接合线29c外，还设置有仅将半导体元件25的输出电极25b与导电图案24c连接的单接合线29cx。即，在半导体装置10中，除了包括局部线29c2和局部线29c4的接合线29c以外，还设置有作为将半导体元件25的输出电极25b与导电图案24c连接的线的单接合线29cx。由此，能够使经由半导体元件25流过导电图案24c的电流的一部分流过单接合线29cx，从而能够抑制局部线29c4与半导体元件25的接合部处的温度上升。
另外，在本实施方式中，各半导体元件25、26在俯视时呈矩形，半导体元件25和26沿着矩形的短边配置。即，在半导体装置10中，半导体元件26和半导体元件25分别在俯视时呈具有彼此相向的一对长边和彼此相向的一对短边的矩形，半导体元件26和半导体元件25分别以短边沿着Y轴的方式配置在导电图案24a上。如上所述，半导体元件25、26的输出电极25b、26b与导电图案24c的连接区24c3排成一列地配置，接合线29c也沿此配置。因此，接合线29c与半导体元件25、26的短边平行地延伸。因此，能够将多个接合线29c以沿着半导体元件25、26的长边排列的方式配置，相较于将多个接合线29c以沿着短边排列的方式配置的情况而言，能够增加接合线29c的布线条数。
另外，在本实施方式中，在各半导体元件25、26的表面设置有栅极流道25c、26c，栅极流道25c、26c与半导体元件25、26的长边平行地配置。即，在半导体装置10中，在半导体元件26的输出电极26b和半导体元件25的输出电极25b设置有栅极电极26a、25a、以及与栅极电极26a、25a电连接的栅极流道26c、25c，栅极流道26c、25c与表面的长边平行地配置。通过将栅极流道25c、26c与半导体元件25、26的长边平行地配置，能够抑制向半导体元件25、26的各部传递控制电流的传递延迟。另外，通过将栅极流道25c、26c与半导体元件25、26的长边平行地配置，在将多个接合线29c以沿着半导体元件25、26的长边排列的方式配置时，能够高效地配置线。此外，在上述中以第一臂部A为例进行了说明，但第二臂部B也是同样的。
接着，使用图6～图8来说明半导体单元20中的电流的流动。在以下的说明中，以第一臂部A中的电流的流动为例进行说明，但第二臂部B中的电流的流动也是同样的。
图6是示意性地示出图5的截面图中的电流的流动的图。在图5和图6中示出了绝缘基板22、形成于绝缘基板22上的导电图案24a和24c、配置于导电图案24a上的半导体元件25和26、用于将半导体元件25与导电图案24a接合的焊料层30A、用于将半导体元件26与导电图案24a接合的焊料层30B、以及接合线29c。焊料层30A和30B是“连接层”的一例。
从外部连接端子P输入到导电图案24a的接触区24a1的电流I流过导电图案24a，首先到达输入区24a2。输入区24a2是导电图案24a中的、与处于距接触区24a1相对近的位置(距导电图案24c相对远的位置)的半导体元件26重叠的区。输入区24a2是“第一输入区”的一例。到达了输入区24a2的电流I的一部分即电流i1经由焊料层30B流过半导体元件26的输入电极26d，并流过半导体元件26的输出电极26b。电流i1进一步流过将输出电极26b与半导体元件25的输出电极25b连接的局部线29c2。此外，电流i1也可以流过将输出电极26b内连接的局部线29c1来从半导体元件26流到局部线29c2的连接点(针脚处P2，后述的点ζ)。之后，电流i1经由将输出电极25b的多处连接的局部线29c3而到达输出电极25b上的距导电图案24c(连接区24c3)最近的连接点(针脚处P4，后述的点θ)。此外，电流i1的一部分也可以在输出电极25b内流过来代替在局部线29c3流过。然后，在输出电极25b中与后述的电流i2合流，合流后的电流I经由将输出电极25b与导电图案24c的连接区24c3连接的局部线29c4来流过导电图案24c，到达与外部连接端子U连接的接触区24c4。在此，将分流出的电流i1的流路称为路径L1。即，路径L1可以从输入区24a2经由半导体元件26至半导体元件25的输出电极25b为止。更具体地说，路径L1可以从输入区24a2经由焊料层30B、半导体元件26的电极间(输入电极26d与输出电极26b之间)、将半导体元件26的输出电极26b与半导体元件25的输出电极25b连接的局部线29c2至输出电极25b上的与局部线29c4的连接点即针脚处P4为止。
另一方面，到达了输入区24a2的电流I中的、除向半导体元件26提供的电流i1以外的电流i2经由中间区24a3到达输入区24a4。输入区24a4是“第二输入区”的一例。输入区24a4是导电图案24a中的、与处于距接触区24a1相对远的位置(距导电图案24c相对近的位置)的半导体元件25重叠的区。中间区24a3是导电图案24a的输入区24a2与输入区24a4之间的区。到达了输入区24a4的电流i2经由焊料层30A流过半导体元件25的输入电极25d，并流过半导体元件25的输出电极25b，到达输出电极25b上的距导电图案24c(连接区24c3)最近的连接点(针脚处P4，后述的点θ)。此外，也可以流过将输出电极25b内连接的局部线29c3来从半导体元件25到针脚处P4(后述的点θ)。然后，电流i2在输出电极25b中与电流i1合流。合流后的电流I经由将输出电极25b与导电图案24c的连接区24c3连接的局部线29c4流过导电图案24c，到达与外部连接端子U连接的接触区24c4。在此，将分流出的电流i2的流路称为路径L2。即，路径L2可以从输入区24a2经由半导体元件25到半导体元件25的输出电极25b为止。更具体地说，路径L2可以从输入区24a2经由中间区24a3、输入区24a4、焊料层30A、半导体元件25的电极间(输入电极25d与输出电极25b之间)到输出电极25b上的与局部线29c4的连接点即针脚处P4为止。
在图6中，点α是输入区24a2内的与接触区24a1接近处，可以近似地说是接合处P1的正下方。点β是输入区24a2内的与中间区24a3接近处，可以近似地说是针脚处P2的正下方。点γ是输入区24a4内的与中间区24a3接近处，可以近似地说是针脚处P3的正下方。点δ是输入区24a4内的与导电图案24c接近处，可以近似地说是针脚处P4的正下方。
在图6中，点ε是局部线29c1的起点，在本实施方式中为接合处P1。点ζ是局部线29c1的终点且作为第一布线构件的局部线29c2的起点，在本实施方式中为针脚处P2。点η是局部线29c2的终点且局部线29c3的起点，在本实施方式中为针脚处P3。点θ是局部线29c3的终点且作为第二布线构件的局部线29c4的起点，在本实施方式中为针脚处P4。
上述点α～点θ是忽略了半导体元件25、26的输入电极25d、26d内和输出电极25b、26b内的电阻的、各处的概念性的点。
将接触区24a1与点α之间的电阻设为电阻Rp1。将点α与点β之间的电阻设为电阻Rp2。将点β与点γ之间的电阻设为电阻Rp3。将点γ与点δ之间的电阻设为电阻Rp4。因而，电阻Rp1～Rp4可以是导电图案24a中的电阻。将点α与点ε之间的电阻设为电阻Rc1a。将点β与点ζ之间的电阻设为电阻Rc1b。因而，电阻Rc1a、Rc1b可以是半导体元件26的电极间电阻(输入电极26d与输出电极26b之间的电阻)、以及半导体元件26与导电图案24a之间的焊料层30B的电阻。将点γ与点η之间的电阻设为电阻Rc2a。将点δ与点θ之间的电阻设为电阻Rc2b。因而，电阻Rc2a、Rc2b可以是半导体元件25的电极间电阻(输入电极25d与输出电极25b之间的电阻)、以及半导体元件25与导电图案24a之间的焊料层30A的电阻。将点ε与点ζ之间的电阻设为电阻Rw1。将点ζ与点η之间的电阻设为电阻Rw2。将点η与点θ之间的电阻设为电阻Rw3。将点θ与点P5之间的电阻设为电阻Rw4。因而，电阻Rw1～Rw4可以是局部线29c1～29c4中的电阻。
在此，在对流过半导体元件25和26的电流的不均衡进行研讨时，能够忽略与同一半导体元件内的布线有关的电阻，具体地说，能够忽略电阻Rw1、Rp2、Rw3、Rp4。这是因为与同一半导体元件内的布线有关的电阻对半导体元件间的电流的不均衡几乎没有贡献。另外，同一半导体元件25的电极间电阻和焊料层30A的电阻即电阻Rc1a与Rc1b能够视为相同。因此，将电阻Rc1a和Rc1b设为电阻Rc1。另外，同一半导体元件26的电极间电阻和焊料层30B的电阻即电阻Rc2a与Rc2b能够视为相同。因此，将电阻Rc2a和Rc2b设为电阻Rc2。
图7是从图6去除与同一半导体元件内的布线有关的电阻后的图。另外，图8是图7的等效电路图。如上所述，在第一臂部A中流动电流i1和电流i2，电流i1是在从输入区24a2经由半导体元件26到达针脚处P4的路径L1中流动的电流，电流i2是在从输入区24a4经由半导体元件25到达针脚处P4的路径L2中流动的电流。参照图7和图8，在路径L1上，作为对半导体元件25、26的电流的不均衡有贡献的电阻，存在电阻Rc1和电阻Rw2。另外，在路径L2上，作为对半导体元件25、26的电流的不均衡有贡献的电阻，存在电阻Rp3和电阻Rc2。因此，根据欧姆定律等，在路径L2中流动的电流i2相对于在路径L1中流动的电流i1之比i2/i1能够用下述式(1)来表达。
【数1】
在上述式(1)中，电阻Rc1包括半导体元件26的电极间电阻(输入电极26d与输出电极26b之间的电阻)和焊料层30B的电阻。电阻Rw2包括作为第一布线构件的局部线29c2的电阻。电阻Rc2包括半导体元件25的电极间电阻(输入电极25d与输出电极25b之间的电阻)和焊料层30A的电阻。电阻Rp3包括中间区24a3的电阻。
一般来说，相较于导电图案24a的电阻率而言，接合线29c的电阻率大。另外，当将半导体元件25、26设为材料或者构造等特性共同的同型要素时，电阻Rc1与电阻Rc2相等。因此，在一般的设计中，相较于在路径L1中流动的电流i1而言，在路径L2中流动的电流i2大(电流i1＜电流i2)。当产生这样的电流的不均衡时，在流动的电流相对大的半导体元件(在本实施方式中为半导体元件25)中，半导体元件与线接合的部分(以下称为“线接合部分”)的温度相对变高，从而半导体元件25的功率循环耐受量、短路耐受量、I2t耐受量等降低，进而有可能无法保持半导体装置10的长期可靠性。
在此，对能够抑制半导体元件25、26的各种耐受量的降低的电流的范围进行研讨。如上所述，半导体元件25、26的各种耐受量的降低是由线接合部分的温度上升引起的。半导体元件25、26中的线接合部分的温度差优选在20℃以内。即，当将并联连接的半导体元件25、26中的、流动的电流大的一方的半导体元件中的线接合部的温度上升设为T2、将电流小的一方的半导体元件的温度上升设为T1时，优选设为T2-T1＝ΔT≤20℃。在该情况下，当例如设为T1＝100℃时，需要将T2抑制在120℃以内(也就是说，T2≤T1×1.20)。线的温度上升与电流的平方成比例。上述1.20的平方根大约为1.10。因此，需要将电流大的一方的半导体元件中的电流i2相对于电流小的一方的半导体元件中的电流i1抑制在110％以内(i2≤i1×1.10)。因此，在本实施方式中，将在路径L2中流动的电流i2相对于在路径L1中流动的电流i1之比i2/i1设为0.90以上且1.10以下。例如，在第一臂部A中，从输入区24a4经由半导体元件25流过导电图案24c的电流i2相对于从输入区24a2经由半导体元件26流过导电图案24c的电流i1之比i2/i1为0.90以上且1.10以下。
更优选的是，半导体元件25、26中的线接合部分的温度差优选在15℃以内。即，优选设为T2-T1＝ΔT≤15℃。在该情况下，当例如设为T1＝100℃时，需要将T2抑制在115℃以内(也就是说，T2≤T1×1.15)。上述1.15的平方根大约为1.07。因此，在该情况下，需要将电流大的一方的半导体元件中的电流i2相对于电流小的一方的半导体元件中的电流i1抑制在107％以内(i2≤i1×1.07)。即，更优选的是，将在路径L2中流动的电流i2相对于在路径L1中流动的电流i1之比i2/i1设为0.93以上且1.07以下。
进一步优选的是，半导体元件25、26中的线接合部分的温度差优选在10℃以内。即，优选设为T2-T1＝ΔT≤10℃。在该情况下，当例如设为T1＝100℃时，需要将T2抑制在110℃以内(也就是说，T2≤T1×1.10)。上述1.10的平方根大约为1.05。因此，在该情况下，需要将电流大的一方的半导体元件中的电流i2相对于电流小的一方的半导体元件中的电流i1抑制在105％以内(i2≤i1×1.05)。即，进一步优选的是，将在路径L2中流动的电流i2相对于在路径L1中流动的电流i1之比i2/i1设为0.95以上且1.05以下。
另外，如上所述，当将路径L1中的电阻设为R1时，为R1＝Rc1+Rw2。另外，当将路径L2中的电阻设为R2时，为R2＝Rc2+Rp3。因此，也可以说上述式(1)示出路径L1中的电阻R1相对于路径L2中的电阻R2之比R1/R2。即，在本实施方式中，路径L1中的电阻R1相对于路径L2中的电阻R2之比R1/R2为0.90以上且1.10以下也能够得到同样的效果。
在该情况下也是，更优选的是，电阻R1相对于电阻R2之比i2/i1最好为0.93以上且1.07以下。进一步优选的是，电阻R1相对于电阻R2之比R1/R2最好为0.95以上且1.05以下。
在本实施方式中，调整上述式(1)中包含的参数的值，以在路径L2和路径L1中大致均等地流通电流。具体地说，设定上述式(1)中包含的参数的值，以使在路径L2中流动的电流i2相对于在路径L1中流动的电流i1之比i2/i1成为0.90以上且1.10以下。此外，如上所述，更优选的比i2/i1为0.93以上且1.07以下，进一步优选的比i2/i1为0.95以上且1.05以下。
下面，具体地对上述式(1)中包含的参数的值的调整方法进行说明。如上所述，相较于导电图案24a的电阻率而言，接合线29c的电阻率大，因此在一般的设计中，相较于在路径L1中流动的电流i1而言，在路径L2中流动的电流i2大(电流i1＜电流i2)。因此，为了消除电流的不均衡，只要进行[方法A]增大电流i1、[方法B]减少电流i2中的至少任一方即可。此外，也可以同时采用方法A和方法B。即，也可以增大电流i1且减小电流i2。
[方法A]増大电流i1
为了増大电流i1，只要减小路径L1上的电阻即可。具体地说，只要进行[方法A-1]减小电阻Rc1、[方法A-2]减小电阻Rw2中的至少任一方即可。
[方法A-1]减小电阻Rc1
电阻Rc1包括焊料层30B的电阻与半导体元件26的电阻(更详细地说，半导体元件26的电极间电阻)之和。因此，为了减小电阻Rc1，例如能够考虑使半导体元件26的电阻比半导体元件25的电阻小的结构、或者使焊料层30B的电阻比焊料层30A的电阻小的结构。
作为减小电阻Rc1的方法的一例，能够列举以下例子。
(例1)作为半导体元件26，使用相较于半导体元件25而言导通损耗小的低速类型的RC-IGBT。
(例2)作为半导体元件26，使用相较于半导体元件25而言饱和电流密度大的RC-IGBT。
(例3)作为半导体元件26，使用相较于半导体元件25而言阈值电圧Vth小的RC-IGBT。
(例4)使焊料层30B的厚度比焊料层30A的厚度薄。
[方法A-2]减小电阻Rw2
电阻Rw2包括作为第一布线构件的局部线29c2的电阻。为了减小电阻Rw2，例如只要增大多个接合线29c的各个接合线的截面面积之和即总截面面积即可。此时，如果电阻Rw2与包括中间区24a3的电阻的电阻Rp3相同，则比i2/i1为1，电流i2与电流i1相等。此外，由于温度等原因，电阻的值会发生变化。因此，该情况下的相同除了电阻完全一致的情况以外，还包括电阻实质上一致的情况。电阻实质上一致的情况例如是被预测在规定的条件下相同的情况等。
作为减小电阻Rw2的方法的一例，能够列举以下例子。
(例1)增加接合线29c的条数。
(例2)加粗接合线29c的直径。
(例3)使用由铜等形成的带来代替线作为布线构件。
[方法B]减小电流i2
为了减小电流i2，只要增大路径L2上的电阻即可。具体地说，只要进行[方法B-1]増大电阻Rp3、[方法B-2]増大电阻Rc2中的至少任一方即可。
[方法B-1]増大电阻Rp3
电阻Rp3包括中间区24a3的电阻。为了増大电阻Rp3，例如，只要使中间区24a3的截面面积相较于处于中间区24a3的上游的输入区24a2而言减小即可。
具体地说，例如，如图9所示，也可以设置将中间区24a3的导电图案24c的一部分去除而成的沟槽T。即，在方法B-1中，也可以在中间区设置有将第一导电图案的一部分去除而成的沟槽。图9所示的沟槽T在相邻的半导体元件25、26的长边之间沿着该长边形成。在半导体元件25、26中，其中央部容易发热，因此沟槽T优选形成于半导体元件25、26的长边的中央部附近。沟槽T也可以例如在导电图案24a～24e形成时一同形成。即，导电图案24a～24e通过形成于绝缘基板22上的金属层的选择性的去除(例如蚀刻)来形成。具体地说，例如在金属层中的作为导电图案24a～24e的部分被掩蔽的状态下进行蚀刻。在该工序中，不对与沟槽T对应的区域进行掩蔽，而是通过蚀刻将金属层去除，由此能够形成沟槽T。在沟槽T中，既可以将金属层完全去除而露出绝缘基板22，也可以将金属层去除到相较于导电图案24c的其它区域(例如输入区24a2)而言厚度薄的程度。
[方法B-2]増大电阻Rc2
电阻Rc2包括焊料层30A的电阻和半导体元件25的电阻。为了増大电阻Rc2，例如能够考虑使半导体元件25的电阻比半导体元件26的电阻大的结构、或者使焊料层30A的电阻相较于焊料层30B的电阻而言増大的结构。
作为増大电阻Rc2的方法的一例，能够列举以下例子。
(例1)作为半导体元件25，使用相较于半导体元件26而言导通损耗大的高速类型的RC-IGBT。
(例2)作为半导体元件25，使用相较于半导体元件26而言饱和电流密度小的RC-IGBT。
(例3)作为半导体元件25，使用相较于半导体元件26而言阈值电圧Vth大的RC-IGBT。
(例4)使焊料层30A的厚度比焊料层30B的厚度厚。
接着，对上述式(1)的各参数的范围进行研讨。首先，对电阻Rc1、Rc2进行研讨。电阻Rc1包括半导体元件26的电极间电阻Re1和焊料层30B的电阻Rs1。电阻Rc2包括半导体元件25的电极间电阻Re2和焊料层30A的电阻Rs2。
图10和图11是示出半导体元件的I-V曲线的一例的曲线图。图10是元件温度为室温(25℃)的状况下的I-V曲线，图11是元件温度为175℃下的I-V曲线。在各曲线图中，横轴是施加电圧，横轴是在半导体元件中流动的电流。用于I-V曲线的测定的半导体元件是在额定电圧为1700V、额定电流为2200A的半导体装置中使用的RC-IGBT，额定电流为183A，芯片尺寸为13.9mm×13.5mm。根据施加电圧1V以上的I-V曲线，该半导体元件的室温下的电阻为3.9mΩ，175℃下的电阻为7.5mΩ。因此，该半导体元件的每平方厘米的电阻在室温下为2mΩ/cm2，在175℃下为4mΩ/cm2。
使用该半导体元件的半导体装置的电流密度约为150A/cm2。另外，一般来说，额定电圧为650V～3.3kV的IGBT和FWD的电流密度为75A/cm2到450A/cm2。因此，在半导体装置10中使用的半导体元件25～28的每平方厘米的电阻优选在室温下处于1mΩ/cm2～6mΩ/cm2的范围内，在175℃下处于2mΩ/cm2～12mΩ/cm2的范围内。
接着，对电阻Rw2和电阻Rp3进行研讨。当对上述式(1)应用上述比i2/i1的范围(0.90以上且1.10以下)时，成为下述式(2)。
【数2】
在上述式(2)中，当设为半导体元件25和26为同型，焊料层30A和30B的厚度也相同时，能够设为Rc1＝Rc2＝R。当设为Rw2＝y，Rp3＝x时，上述式(2)成为下述式(3)。
0.90x-0.10R≤y≤1.10x+0.10R···(3)
图12是上述式(3)的曲线图。由于电阻取正值，因此如果将Rw2和Rp3设为图12的阴影的范围内，则电流i2相对于电流i1之比i2/i1为0.90以上且1.10以下。
此外，如上所述，更优选的比i2/i1为0.93以上且1.07以下。因此，当设为Rc1＝Rc2＝R、Rw2＝y、Rp3+Rp4＝x时，更优选的范围为下述式(4)。
0.93x-0.07R≤y≤1.07x+0.07R···(4)
另外，进一步优选的比i2/i1为0.95以上且1.05以下。因此，当设为Rc1＝Rc2＝R、Rw2＝y、Rp3＝x时，进一步优选的范围为下述式(5)。
0.95x-0.05R≤y≤1.05x+0.05R···(5)
如以上说明的那样，实施方式所涉及的半导体装置10构成为，关于并联连接的多个半导体元件25、26和27、28，流过各个半导体元件的电流之比在固定范围内。即，以第一臂部A为例，半导体装置10具备：绝缘基板22；导电图案，其设置于绝缘基板22的主面，所述导电图案具有导电图案24a和导电图案24c；以及各自配置在导电图案24a上的半导体元件26和半导体元件25。导电图案24a包括与半导体元件26重叠的输入区24a2、以及与半导体元件25重叠的输入区24a4。半导体元件26和半导体元件25分别具备：输入电极26d、25d，其设置于与导电图案24a相向的背面，且与导电图案24a电连接；以及输出电极26b、25b，其设置于与背面相反的一侧的表面。半导体元件26的输出电极26b与半导体元件25的输出电极25b通过局部线29c2相互连接。半导体元件25的输出电极25b与导电图案24c通过局部线29c4相互连接。从输入区24a4经由半导体元件25流过导电图案24c的电流i2相对于从输入区24a2经由半导体元件26流过导电图案24c的电流i1之比i2/i1为0.90以上且1.10以下。由此，半导体装置10能够抑制由流过半导体元件25、26的电流的不均衡引起的线接合部分的劣化，能够提高半导体元件25、26的功率循环耐受量、短路耐受量以及I2t耐受量等。另外，半导体装置10能够维持长期可靠性。
更优选的电流i2相对于电流i1之比i2/i1为0.93以上且1.07以下，进一步优选的电流i2相对于电流i1之比2/i1为0.95以上且1.05以下。由此，半导体装置10能够使流过半导体元件25、26的电流更均等，从而能够更可靠地防止由电流的不均衡引起的劣化。
另外，在实施方式所涉及的半导体装置中，也可以是，路径L1中的电阻R1相对于路径L2中的电阻R2之比R1/R2为0.90以上且1.10以下，路径L1是从输入区24a2经由半导体元件26和局部线29c2到达半导体元件25的输出电极25b与局部线29c4的连接点即针脚处P4的路径，路径L2是从输入区24a4经由半导体元件25到达针脚处P4的路径。由此，半导体装置10能够抑制由流过半导体元件25、26的电流的不均衡引起的线接合部分的劣化，能够提高半导体元件25、26的功率循环耐受量、短路耐受量和I2t耐受量等。另外，半导体装置10能够维持长期可靠性。
更优选的电阻R1相对于电阻R2之比R1/R2为0.93以上且1.07以下，进一步优选的电阻R1相对于电阻R2之比R1/R2为0.95以上且1.05以下。由此，半导体装置10能够使流过半导体元件25、26的电流更均等，能够更可靠地防止由电流的不均衡引起的劣化。
为了将比i2/i1或者比R1/R2设为上述范围，也可以例如减小焊料层30B的电阻与半导体元件26的电阻之和即电阻Rc1。即，在半导体装置10中，可以使半导体元件26中的输入电极26d与输出电极26b之间的电阻同将半导体元件26与导电图案24a连接的焊料层30B的电阻之和小于半导体元件25中的输入电极25d与输出电极25b之间的电阻同将半导体元件25与导电图案24a连接的焊料层30A的电阻之和。由此，电阻Rc1所在的路径L1的电阻变小，能够使在路径L1中流动的电流i1増大。
另外，为了将比i2/i1或者比R1/R2设为上述范围，也可以例如减小包括局部线29c2的电阻的电阻Rw2，该局部线29c2是将半导体元件26的输出电极26b与半导体元件25的输出电极26b连接的第一布线构件。此时，优选的是使电阻R2与包括中间区24a3的电阻的电阻Rp3相同。即，在半导体装置10中，局部线29c2的电阻Rw2可以与导电图案24a中的输入区24a2同输入区24a4之间的区即中间区24a3的电阻Rp3相同。由此，电阻Rw2所在的路径L1的电阻变小，能够使在路径L1中流动的电流i1增大。
另外，为了将比i2/i1或者比R1/R2设为上述范围，也可以例如增大中间区24a3的电阻即电阻Rp3。具体地说，例如图9所示，也可以设置将中间区24a3的导电图案24c的一部分去除而成的沟槽T。即，在半导体装置10中，也可以使导电图案24a中的输入区24a2与输入区24a4之间的区即中间区24a3的截面面积小于输入区24a2的截面面积。另外，也可以在中间区24a3设置有将导电图案24a的一部分去除而成的沟槽T。由此，电阻Rp3所在的路径L2的电阻变大，能够使在路径L2中流通的电流i2减小。
另外，为了将比i2/i1或者比R1/R2设为上述范围，也可以例如增大焊料层30A的电阻与半导体元件25的电阻之和即电阻Rc2。即，在半导体装置10中，可以是，半导体元件25中的输入电极25d与输出电极25b之间的电阻同将半导体元件25与导电图案24a连接的焊料层30A的电阻之和大于半导体元件26中的输入电极26d与输出电极26b之间的电阻同将半导体元件26与导电图案24a连接的焊料层30B的电阻之和。由此，电阻Rc2所在的路径L2的电阻变大，能够使在路径L2中流动的电流i2减小。
另外，在本实施方式中，半导体元件25～28为RC-IGBT，因此无需使用FWD，能够使半导体装置10中可安装的半导体元件面积増大，能够实现半导体装置10的大容量化。
此外，在本实施方式中，设为半导体元件25～28是RC-IGBT，但不限于此，半导体元件25～28也可以是IGBT、功率MOSFET等其它开关元件。另外，作为半导体元件25～28，根据需要，也可以包括SBD(Schottky Barrier Diode：肖特基势垒二极管)、FWD等二极管。
另外，半导体单元20的半导体元件25～28的个数是一例，不限于在各臂部各配置两个半导体元件且由两个臂部构成的情况。例如，也可以在各臂部配置有三个以上的半导体元件。在该情况下，经由各半导体元件流动的电流之比也设为0.90以上且1.10以下。另外，例如，也可以在各臂部同时配置有IGBT芯片和FWD芯片来作为半导体元件。在该情况下，多个IGBT芯片也配置为栅极电极朝向与IGBT芯片的排列平行的一边，栅极电极排列成一列。多个FWD芯片可以与IGBT芯片的列平行地配置为其它列，另外也可以配置于与IGBT芯片相同的列。另外，例如，半导体单元20也可以由三个以上的臂部构成。在该情况下，与半导体元件的排列垂直地排列三个以上的臂部来配置。
附图标记说明
10：半导体装置；20(20a～20f)：半导体单元；22：绝缘基板；24(24a～24e)：导电图案；24a1：接触区；24a2：输入区；24a3：中间区；24a4：输入区；24b1：连接区；24c1：第一区；24c2：第二区；24c3：连接区；24c4：接触区；24d1：连接区；24e1：连接区；24e2：接触区；25～28：半导体元件；25a～28a：栅极电极；25b～28b：输出电极(发射极电极)；25c～28c：栅极流道；26d、25d：输入电极(集电极电极)；29(29a～29d)：接合线；29cx、29dx：单接合线；30(30A、30B)：焊料层；A：第一臂部；B：第二臂部。

Claims (16)

1.一种半导体装置，具备：
具有第一导电图案和第二导电图案的导电图案；以及
各自配置在所述第一导电图案上的第一半导体元件和第二半导体元件，
其中，所述第一导电图案包括与所述第一半导体元件重叠的第一输入区以及与所述第二半导体元件重叠的第二输入区，
所述第一半导体元件和所述第二半导体元件分别具备：
第一主电极，其设置于与所述第一导电图案相向的第一主面，且与所述第一导电图案电连接；以及
第二主电极，其设置于与所述第一主面相反的一侧的第二主面，
所述第一半导体元件的所述第二主电极与所述第二半导体元件的所述第二主电极通过作为线或带的第一布线构件相互连接，
所述第二半导体元件的所述第二主电极与所述第二导电图案通过作为所述线或所述带的第二布线构件相互连接，
从所述第二输入区经由所述第二半导体元件流过所述第二导电图案的电流i2相对于从所述第一输入区经由所述第一半导体元件流过所述第二导电图案的电流i1之比i2/i1为0.90以上且1.10以下。
2.根据权利要求1所述的半导体装置，其中，
所述电流i2相对于所述电流i1之比i2/i1为0.93以上且1.07以下。
3.根据权利要求1或2所述的半导体装置，其中，
所述电流i2相对于所述电流i1之比i2/i1为0.95以上且1.05以下。
4.一种半导体装置，具备：
具有第一导电图案和第二导电图案的导电图案；以及
各自配置在所述第一导电图案上的第一半导体元件和第二半导体元件，
其中，所述第一导电图案包括与所述第一半导体元件重叠的第一输入区以及与所述第二半导体元件重叠的第二输入区，
所述第一半导体元件和所述第二半导体元件分别具备：
第一主电极，其设置于与所述第一导电图案相向的第一主面，且与所述第一导电图案电连接；以及
第二主电极，其设置于与所述第一主面相反的一侧的第二主面，
所述第一半导体元件的所述第二主电极与所述第二半导体元件的所述第二主电极通过作为线或带的第一布线构件相互连接，
所述第二半导体元件的所述第二主电极与所述第二导电图案通过作为所述线或所述带的第二布线构件相互连接，
第一路径中的电阻R1相对于第二路径中的电阻R2之比R1/R2为0.90以上且1.10以下，其中，所述第一路径是从所述第一输入区经由所述第一半导体元件和第一布线构件到达所述第二半导体元件的所述第二主电极与所述第二布线构件的连接点的路径，所述第二路径是从所述第二输入区经由所述第二半导体元件到达所述连接点的路径。
5.根据权利要求4所述的半导体装置，其中，
所述电阻R1相对于所述电阻R2之比R1/R2为0.93以上且1.07以下。
6.根据权利要求4或5所述的半导体装置，其中，
所述电阻R1相对于所述电阻R2之比R1/R2为0.95以上且1.05以下。
7.根据权利要求1～6中的任一项所述的半导体装置，其中，
所述第一半导体元件中的所述第一主电极与所述第二主电极之间的电阻同所述第一半导体元件与所述第一导电图案的连接层的电阻之和小于所述第二半导体元件中的所述第一主电极与所述第二主电极之间的电阻同所述第二半导体元件与所述第一导电图案的连接层的电阻之和。
8.根据权利要求1～7中的任一项所述的半导体装置，其中，
所述第一导电图案包括所述第一输入区与所述第二输入区之间的中间区，
所述第一布线构件的电阻与所述中间区的电阻相同。
9.根据权利要求1～8中的任一项所述的半导体装置，其中，
所述第一导电图案包括所述第一输入区与所述第二输入区之间的中间区，
所述中间区的截面面积小于所述第一输入区的截面面积。
10.根据权利要求9所述的半导体装置，其中，
在所述中间区设置有将所述第一导电图案的一部分去除而成的沟槽。
11.根据权利要求1～10中的任一项所述的半导体装置，其中，
所述第一布线构件和所述第二布线构件是与所述第一半导体元件的所述第二主电极、所述第二半导体元件的所述第二主电极、以及所述第二导电图案进行针脚式接合的单一的所述线或所述带。
12.根据权利要求11所述的半导体装置，其中，
除了设置有作为所述第一布线构件和所述第二布线构件的所述单一的所述线或所述带以外，还设置有作为将所述第二半导体元件的所述第二主电极与所述第二导电图案连接的所述线或所述带的第三布线构件。
13.根据权利要求1～12中的任一项所述的半导体装置，其中，
所述第二半导体元件与所述第二导电图案沿着第一轴隔开间隔地配置，
所述第一半导体元件与所述第二半导体元件沿着所述第一轴隔开间隔地配置，
所述第一布线构件和所述第二布线构件沿着所述第一轴延伸。
14.根据权利要求13所述的半导体装置，其中，
在俯视时，所述第一半导体元件和所述第二半导体元件分别呈具有彼此相向的一对长边和彼此相向的一对短边的矩形，
所述第一半导体元件和所述第二半导体元件分别以所述短边沿着所述第一轴的方式配置在所述第一导电图案上。
15.根据权利要求14所述的半导体装置，其中，
在所述第一半导体元件的所述第二主面和所述第二半导体元件的所述第二主面设置有：
栅极电极；以及
与所述栅极电极电连接的栅极流道，
其中，所述栅极流道与所述第二主面的所述长边平行地配置。
16.根据权利要求1～15中的任一项所述的半导体装置，其中，
所述第一半导体元件和所述第二半导体元件是反向导通绝缘栅型双极晶体管即RC-IGBT。
CN202280007792.8A 2021-06-04 2022-05-23 半导体装置 Pending CN116547809A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021-094169 2021-06-04
JP2021094169 2021-06-04
PCT/JP2022/021068 WO2022255139A1 (ja) 2021-06-04 2022-05-23 半導体装置

Publications (1)

Publication Number Publication Date
CN116547809A true CN116547809A (zh) 2023-08-04

Family

ID=84323265

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280007792.8A Pending CN116547809A (zh) 2021-06-04 2022-05-23 半导体装置

Country Status (5)

Country Link
US (1) US20230307348A1 (zh)
JP (1) JPWO2022255139A1 (zh)
CN (1) CN116547809A (zh)
DE (1) DE112022000167T5 (zh)
WO (1) WO2022255139A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5914867B2 (ja) * 2012-06-01 2016-05-11 パナソニックＩｐマネジメント株式会社 パワー半導体装置
JP5939055B2 (ja) * 2012-06-28 2016-06-22 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
WO2019044748A1 (ja) 2017-09-04 2019-03-07 三菱電機株式会社 半導体モジュール及び電力変換装置
JP6893169B2 (ja) * 2017-12-26 2021-06-23 株式会社日立製作所 パワーモジュールおよび電力変換装置
DE112019000595T5 (de) * 2018-09-20 2020-11-26 Fuji Electric Co., Ltd. Halbleitervorrichtung

Also Published As

Publication number Publication date
DE112022000167T5 (de) 2023-07-27
JPWO2022255139A1 (zh) 2022-12-08
US20230307348A1 (en) 2023-09-28
WO2022255139A1 (ja) 2022-12-08

Similar Documents

Publication Publication Date Title
CN111033735B (zh) 半导体模块以及电力变换装置
CN107452707B (zh) 含热、电性能改善的再分布结构的芯片载体及半导体器件
US6434008B1 (en) Semiconductor device
JP7060104B2 (ja) 半導体装置
US6255672B1 (en) Semiconductor device
US10903158B2 (en) Semiconductor arrangement having a circuit board with a patterned metallization layer
JP6604926B2 (ja) 半導体モジュール
EP2899756A1 (en) Semiconductor device
TW201828480A (zh) 半導體裝置及電力變換裝置
KR20190095144A (ko) 반도체 장치
CN112970198A (zh) 高速开关电路配置
JP2017107937A (ja) 電力用半導体装置
JP2019192690A (ja) 半導体装置
US11133303B2 (en) Semiconductor device and semiconductor arrangement comprising semiconductor devices
US10529642B2 (en) Power semiconductor device
CN116547809A (zh) 半导体装置
US3808474A (en) Semiconductor devices
US10964630B2 (en) Semiconductor device having a conductor plate and semiconductor elements
KR20120073302A (ko) 회로 장치 및 그의 제조 방법
CN107210281B (zh) 带有改进的键合连接结构的功率半导体模块
JP2021100082A (ja) 電子回路、半導体モジュール及び半導体装置
US11881524B2 (en) Semiconductor device
CN113764357B (zh) 导电模块的封装结构
US20230028808A1 (en) Semiconductor device
KR20230136459A (ko) 전력 반도체 모듈 및 전력 반도체 모듈의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination