CN116488616A - 时钟占空比校准电路 - Google Patents
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Abstract
本发明提供一种时钟占空比校准电路，涉及电路技术领域，该电路包括：占空比调整模块，用于接收差分时钟输入信号，根据占空比检测模块反馈的共模直流电平调整差分时钟输出信号的占空比，直至占空比与预设占空比之间的差值的绝对值小于预设值；驱动缓冲器模块，用于增强差分时钟输出信号对后级电路的驱动能力；占空比检测模块，其输入端与驱动缓冲器模块的输出端相连，用于将驱动能力增强后的差分时钟输出信号转换成共模直流电平，并将共模直流电平反馈至占空比调整模块中。本发明可以避免已经校准过的差分时钟输出信号的占空比经过增强驱动的缓冲器后再次受到影响，从而提升时钟占空比校准电路的校准精度。
Description
技术领域
本发明涉及电路技术领域，尤其涉及一种时钟占空比校准电路。
背景技术
目前，随着芯片工作速率以及数据吞吐速率的不断提升，对时钟的质量提出了更高的要求，时钟占空比便是其中一个重要的性能指标。然而，电路设计的失配、工艺制造的偏差以及时钟信号在长距离传输过程中的干扰等均可能影响时钟的占空比。
现有的时钟占空比校准电路包括：占空比调整模块、占空比检测模块和驱动缓冲器模块，占空比调整模块的输出端分别与占空比检测模块的输入端和驱动缓冲器模块的输入端相连，占空比检测模块的输出端与占空比调整模块的反馈输入端相连，驱动缓冲器模块用来增强已校准的差分时钟输出信号对后级电路的驱动能力。
现有技术的不足在于：由于驱动缓冲器模块设置于闭环反馈回路之外，已校准的差分时钟输出信号在经过驱动缓冲器模块增强后，其占空比还会再次受到影响，例如：会受到工艺制造的偏差的影响，从而降低时钟占空比校准电路的校准精度。
发明内容
本发明提供一种时钟占空比校准电路，用以解决现有技术中由于驱动缓冲器模块设置于闭环反馈回路之外，已校准的差分时钟输出信号在经过驱动缓冲器模块增强后，其占空比还会再次受到影响，从而降低时钟占空比校准电路的校准精度的缺陷，实现避免已经校准过的差分时钟输出信号的占空比经过增强驱动的缓冲器后再次受到影响，从而提升时钟占空比校准电路的校准精度的目的。
本发明提供一种时钟占空比校准电路，包括：占空比调整模块、占空比检测模块和驱动缓冲器模块，其中：
所述占空比调整模块，用于接收差分时钟输入信号，根据所述占空比检测模块反馈的共模直流电平调整差分时钟输出信号的占空比，直至所述占空比与预设占空比之间的差值的绝对值小于预设值；
所述驱动缓冲器模块，其输入端与所述占空比调整模块的输出端相连，用于增强所述差分时钟输出信号对后级电路的驱动能力；
所述占空比检测模块，其输入端与所述驱动缓冲器模块的输出端相连，其输出端与所述占空比调整模块的反馈输入端相连，用于将驱动能力增强后的所述差分时钟输出信号转换成所述共模直流电平，并将所述共模直流电平反馈至所述占空比调整模块中。
根据本发明提供的一种时钟占空比校准电路，所述占空比调整模块，包括：
电流模式逻辑CML单元，用于接收所述差分时钟输入信号，并将所述差分时钟输入信号转换为差分CML时钟信号；
两个相同的差分转单端单元，其设置为全差分结构，用于将所述差分CML时钟信号转换为正单端CMOS时钟信号和负单端CMOS时钟信号，作为所述差分时钟输出信号。
根据本发明提供的一种时钟占空比校准电路，所述两个相同的差分转单端单元包括第一差分转单端单元和第二差分转单端单元，所述第一差分转单端单元包括第一差分转单端电路，所述第二差分转单端单元包括：第二差分转单端电路；
其中，所述CML单元的同相端分别与所述第一差分转单端电路的反相端和所述第二差分转单端电路的同相端相连，所述CML单元的反相端分别与所述第一差分转单端电路的同相端和所述第二差分转单端电路的反相端相连。
根据本发明提供的一种时钟占空比校准电路，所述第一差分转单端单元还包括第一多级缓冲器，所述第二差分转单端单元还包括第二多级缓冲器，所述第一差分转单端电路的输出端与所述第一多级缓冲器的输入端相连，所述第二差分转单端电路的输出端与所述第二多级缓冲器的输入端相连，所述第一多级缓冲器和所述第二多级缓冲器的级数相同。
根据本发明提供的一种时钟占空比校准电路，所述驱动缓冲器模块包括：驱动单元阵列。
根据本发明提供的一种时钟占空比校准电路，所述驱动单元阵列为：可编程的驱动单元阵列。
根据本发明提供的一种时钟占空比校准电路，所述可编程的驱动单元阵列中的驱动单元包括：缓冲器和控制开关，所述控制开关为可编程控制开关。
根据本发明提供的一种时钟占空比校准电路，所述控制开关的导通数目与所述时钟占空比校准电路的电路速度和/或负载情况相关。
根据本发明提供的一种时钟占空比校准电路，所述预设占空比为50％。
根据本发明提供的一种时钟占空比校准电路，所述预设值为0.5％。
本发明提供的时钟占空比校准电路，包括：占空比调整模块、占空比检测模块和驱动缓冲器模块；其中，占空比调整模块，用于接收差分时钟输入信号，根据占空比检测模块反馈的共模直流电平调整差分时钟输出信号的占空比，直至占空比与预设占空比之间的差值的绝对值小于预设值；驱动缓冲器模块，其输入端与占空比调整模块的输出端相连，用于增强差分时钟输出信号对后级电路的驱动能力；占空比检测模块，其输入端与驱动缓冲器模块的输出端相连，其输出端与占空比调整模块的反馈输入端相连，用于将驱动能力增强后的差分时钟输出信号转换成共模直流电平，并将共模直流电平反馈至占空比调整模块中。与现有技术相比，本发明的驱动缓冲器模块的输出端与占空比检测模块的输入端相连，即驱动缓冲器模块设置于闭环反馈回路内，可以避免已经校准过的差分时钟输出信号的占空比经过增强驱动的缓冲器后再次受到影响，从而提升时钟占空比校准电路的校准精度。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术提供的时钟占空比失真对比示意图；
图2是现有技术提供的模拟时钟占空比校准电路的结构示意图；
图3是现有技术提供的占空比检测模块的电路图；
图4是现有技术提供的占空比调整模块的电路图；
图5是现有技术提供的时钟占空比校准原理示意图；
图6是本发明提供的时钟占空比校准电路的结构示意图；
图7是本发明提供的占空比调整模块的电路图；
图8是本发明提供的可编程缓冲器阵列的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，随着芯片工作速率以及数据吞吐速率的不断提升，对时钟的质量提出了更高的要求，时钟占空比便是其中一个重要的性能指标。然而，电路设计的失配、工艺制造的偏差以及时钟信号在长距离传输过程中的干扰等均可能影响时钟的占空比。
请参照图1，图1是现有技术提供的时钟占空比失真对比示意图。如图1所示，上图为由50％时钟占空比触发的数据，下图为由30％时钟占空比触发的数据。可以看出，当时钟占空比偏离50％时，如图1阴影部分所示的时钟采样的时间裕度(timing margin)会受到影响，同时在眼图上也会产生“大小眼”的情况，增大眼图的抖动，这将最终引起误码率的上升。通过占空比校准(Duty cycle correction)电路可以校准以上非理想因素引入的时钟占空比误差，进而提供具有近似50％占空比(±0.5％)的时钟信号。
现有的占空比校准主要包括：数字校准和模拟校准两种方式。相比于数字校准方式，模拟校准方式一般具有精度高、工作频率高等优势。图2示出了现有技术提供的模拟时钟占空比校准电路的结构示意图，该模拟时钟占空比校准电路包括：占空比调整(Dutycycle adjustor,DCA)模块、占空比检测(Duty cycle detector,DCD)模块、驱动缓冲器模块以及滤波模块。其中，占空比调整模块的输入信号为占空比失真的差分时钟输入信号(CLK_P，CLK_N)。占空比调整模块的输出端分别与占空比检测模块的输入端和驱动缓冲器模块的输入端相连，用于输出校准的50％占空比的差分时钟输出信号(OUT_P，OUT_N)。占空比检测模块的输出端与占空比调整模块的反馈输入端相连。驱动缓冲器模块包括多级驱动缓冲器N*buffers，用来增强已校准的差分时钟输出信号对后级电路的驱动能力。滤波模块包括电容C1和C2。
如图2所示，考虑到输出时钟对后级电路的驱动能力，通常将驱动缓冲器模块设置于闭环反馈回路之外，这种结构仅能保证反馈节点的占空比性能，而已校准的差分时钟输出信号在经过驱动缓冲器模块增强后，其占空比还会再次受到影响，例如：会受到工艺制造的偏差的影响，从而降低时钟占空比校准电路的校准精度。
图3和图4分别示出了占空比检测模块的电路图和占空比调整模块的电路图。如图3所示，占空比检测模块包括：电阻R0和R1，电容C0-C3，电流源I0和I1，模拟电源VDDA，以及晶体管M0-M7。如图4所示，占空比调整模块包括：晶体管M8-M15，模拟电源VDDA，差分转单端电路(Differential to single，D2S)，以及单端转差分电路(single to Differential，S2D)。单端转差分电路包括奇数级和偶数级的缓冲器，即N级缓冲器(N*buffers)和(N-1)级缓冲器((N-1)*buffers)。
其中，占空比检测模块中差分放大器通过低通滤波，将差分时钟输出信号(OUT_P，OUT_N)的占空比转化为直流电平VC+和VC-。VC+和VC-控制占空比调整模块中的晶体管M10和晶体管M11调整Vp和Vn的共模电平，差分转单端电路将差分电流模式逻辑(Current ModeLogic，CML)小信号Vn和Vp转成单端互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)大信号输出。当Vn和Vp共模电平相等时，D2S输出占空比为近似为50％的单端时钟。如图5所示，当输出时钟占空比偏离50％时，负反馈环路会不断通过晶体管M10和晶体管M11来校准Vn和VP的共模电平，直至差分时钟输出信号的占空比稳定在50％(±0.5％)附近。由于需要输出差分时钟，因此D2S的输出信号分别通过奇数级和偶数级的缓冲器来生成差分时钟输出信号(OUT_P，OUT_N)。
如图4所示，现有的占空比调整模块为了实现CML信号到CMOS信号的转化，通常会采用D2S电路将差分CML信号Vn和Vp放大为单端CMOS输出信号，再将输出的单端信号分别通过奇数级和偶数级的缓冲器，产生差分时钟输出。奇数级和偶数级的缓冲器引入的延迟差通常采用传输门进行补偿，但是传输门延迟并不一定等于反相器延迟，在温度、工艺偏差等条件下往往会引入通道偏差(lane to lane skew)。同时在电路版图设计上无法做到完全对称，会进一步恶化差分信号的对称性，因此鲁棒性较差。
基于此，下面结合图6至图8描述本发明的时钟占空比校准电路。
请参照图6，图6是本发明提供的时钟占空比校准电路的结构示意图。如图6所示，该时钟占空比校准电路可以包括：占空比调整模块1、占空比检测模块2和驱动缓冲器模块3，其中：
占空比调整模块1，用于接收差分时钟输入信号，根据占空比检测模块2反馈的共模直流电平调整差分时钟输出信号的占空比，直至占空比与预设占空比之间的差值的绝对值小于预设值；
驱动缓冲器模块3，其输入端与占空比调整模块1的输出端相连，用于增强差分时钟输出信号对后级电路的驱动能力；
占空比检测模块2，其输入端与驱动缓冲器模块3的输出端相连，其输出端与占空比调整模块1的反馈输入端相连，用于将增强后的差分时钟输出信号转换成共模直流电平，并将共模直流电平反馈至占空比调整模块1中。
具体地，如图6所示，占空比调整模块1的输入端接收差分时钟输入信号(CLK_P和CLK_N)，其中，CLK_P表示正极单端时钟输入信号，CLK_N表示负极单端时钟输入信号。在占空比调整模块1中对差分时钟输入信号进行调整后，输出占空比调整后的差分时钟输出信号。
驱动缓冲器模块3的输入端输入差分时钟输出信号，可以增强差分时钟输出信号对后级电路的驱动能力，输出增强后的差分时钟输出信号(OUT_P和OUT_N)，其中，OUT_P表示正极单端时钟输出信号，OUT_N表示负极单端时钟输出信号。
占空比检测模块2的输入端输入增强后的差分时钟输出信号，可以将增强后的差分时钟输出信号转换成共模直流电平，并将共模直流电平经过滤波电容(C1和C2)滤波后反馈至占空比调整模块1中。
占空比调整模块1根据占空比检测模块2反馈的共模直流电平调整差分时钟输出信号的占空比，直至占空比与预设占空比之间的差值的绝对值小于预设值。预设值可以为精度误差的绝对值。可选地，预设占空比为50％，预设值为0.5％。也即，输出时钟的占空比可以稳定在50％(±0.5％)内。
在本实施例中，驱动缓冲器模块的输出端与占空比检测模块的输入端相连，即驱动缓冲器模块设置于闭环反馈回路内，可以避免已经校准过的差分时钟输出信号的占空比再次受到影响，从而提升时钟占空比校准电路的校准精度。
在一实施例中，如图7所示，占空比调整模块1，包括：
电流模式逻辑CML单元11，用于接收差分时钟输入信号，并将差分时钟输入信号转换为差分CML时钟信号；
全差分结构单元12，即两个相同的差分转单端单元，其设置为全差分结构，用于将差分CML时钟信号转换为正单端CMOS时钟信号和负单端CMOS时钟信号，作为差分时钟输出信号。
具体地，CML单元11包括晶体管M16-M23，两个电流源，以及模拟电源VDDA。CML单元11接收差分时钟输入信号(CLK_P和CLK_N，CLK_P)，并将其转换为差分CML时钟信号(Vn和Vp)。
采用两个相同的差分转单端单元构建了一个差分输入差分输出的全差分结构，可以将差分CML时钟信号转换为正单端CMOS时钟信号OUT_P和负单端CMOS时钟信号OUT_N，作为差分时钟输出信号。
在本实施例中，采用两个相同的差分转单端单元构建了一个差分输入差分输出的全差分结构，全差分结构的电路结构对称，可以降低通道偏差，优化差分时钟信号对称性，提高鲁棒性。
在一实施例中，如图7所示，两个相同的差分转单端单元包括第一差分转单端单元121和第二差分转单端单元122，第一差分转单端单元121包括第一差分转单端电路D2S1，第二差分转单端单元122包括第二差分转单端电路D2S2；
其中，CML单元11的同相端分别与第一差分转单端电路D2S1的反相端和第二差分转单端电路D2S2的同相端相连，CML单元11的反相端分别与第一差分转单端电路D2S1的同相端和第二差分转单端电路D2S2的反相端相连。
CML单元11接收占空比检测模块2反馈的共模直流电平(VC-和VC+)，来控制晶体管M18和晶体管M19中的电流，从而改变差分CML时钟信号(Vn和Vp)的共模电平，来实现对时钟占空比的校准。
具体地，当CLK_P的占空比大于CLK_N的占空比时，Vn的共模电平高于Vp，此时D2S1和D2S2的输出信号为差分的CMOS时钟信号，通过驱动缓冲器模块3之后产生差分时钟输出信号OUT_P和OUT_N。占空比检测模块2对OUT_P和OUT_N信号进行取共模以及低通滤波的操作，将时钟信号OUT_P和OUT_N的占空比信息转化为相应的共模直流电平VC-和VC+。若此时OUT_P的占空比仍大于OUT_N的占空比，则对应的共模电平VC-会高于VC+，在CML单元11中由VC-控制的晶体管M19会比VC+控制的晶体管M18下拉更多的电流，使得Vn的共模电平下降比Vp更多，等效降低了OUT_P的占空比。当电路最终处于稳态时候，Vp和Vn的共模电平近似相等，此时输出时钟OUT_P和OUT_N的占空比可以稳定在50％(±0.5％)内。
在本实施例中，采用两个相同的第一差分转单端电路和第二差分转单端电路构建了一个差分输入差分输出的全差分结构，全差分结构的电路结构对称，可以降低通道偏差，优化差分时钟信号对称性，提高鲁棒性。
在一实施例中，如图7所示，第一差分转单端单元121还包括第一多级缓冲器N*buffers1，第二差分转单端单元122还包括第二多级缓冲器N*buffers2，第一差分转单端电路D2S1的输出端与第一多级缓冲器N*buffers1的输入端相连，第二差分转单端电路D2S2的输出端与第二多级缓冲器N*buffers2的输入端相连，第一多级缓冲器N*buffers1和第二多级缓冲器N*buffers2的级数相同。
在本实施例中，在第一差分转单端电路和第二差分转单端电路的输出端增加相同级数的缓冲器，可以保证两路差分时钟具有相同的延迟，进一步降低通道偏差，同时电路版图设计上可以做到差分时钟链路完全对称，提高鲁棒性。
可选地，驱动缓冲器模块3包括：驱动单元阵列。其中，驱动单元阵列为：可编程的驱动单元阵列。
如图8所示，可编程的驱动单元阵列中的驱动单元包括：缓冲器和控制开关，控制开关为可编程控制开关，Vin表示输入信号，Vout表示输出信号。每个缓冲器均可通过可编程控制开关，控制是否接入链路中。通过对可编程控制开关进行编程，可以控制可编程控制开关的导通或关闭，从而控制缓冲器的级数。这样，可以在保证时钟最终的输出级位于闭环反馈回路内的同时，又能增加输出时钟驱动能力，可以更大程度上保证输出时钟占空比的性能。
可选地，控制开关的导通数目与时钟占空比校准电路的电路速度和/或负载情况相关。在具体实施中，可以根据时钟占空比校准电路的电路速度和/或负载情况，自由切换调整控制开关的导通数目，从而控制缓冲器的级数。这样，可以提升电路驱动的灵活性，一定程度上也可以降低电路功耗。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种时钟占空比校准电路，其特征在于，包括：占空比调整模块、占空比检测模块和驱动缓冲器模块，其中：
所述占空比调整模块，用于接收差分时钟输入信号，根据所述占空比检测模块反馈的共模直流电平调整差分时钟输出信号的占空比，直至所述占空比与预设占空比之间的差值的绝对值小于预设值；
所述驱动缓冲器模块，其输入端与所述占空比调整模块的输出端相连，用于增强所述差分时钟输出信号对后级电路的驱动能力；
所述占空比检测模块，其输入端与所述驱动缓冲器模块的输出端相连，其输出端与所述占空比调整模块的反馈输入端相连，用于将驱动能力增强后的所述差分时钟输出信号转换成所述共模直流电平，并将所述共模直流电平反馈至所述占空比调整模块中。
2.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述占空比调整模块，包括：
电流模式逻辑CML单元，用于接收所述差分时钟输入信号，并将所述差分时钟输入信号转换为差分CML时钟信号；
两个相同的差分转单端单元，其设置为全差分结构，用于将所述差分CML时钟信号转换为正单端互补金属氧化物半导体CMOS时钟信号和负单端CMOS时钟信号，作为所述差分时钟输出信号。
3.根据权利要求2所述的时钟占空比校准电路，其特征在于，所述两个相同的差分转单端单元包括第一差分转单端单元和第二差分转单端单元，所述第一差分转单端单元包括第一差分转单端电路，所述第二差分转单端单元包括第二差分转单端电路；
其中，所述CML单元的同相端分别与所述第一差分转单端电路的反相端和所述第二差分转单端电路的同相端相连，所述CML单元的反相端分别与所述第一差分转单端电路的同相端和所述第二差分转单端电路的反相端相连。
4.根据权利要求3所述的时钟占空比校准电路，其特征在于，所述第一差分转单端单元还包括第一多级缓冲器，所述第二差分转单端单元还包括第二多级缓冲器，所述第一差分转单端电路的输出端与所述第一多级缓冲器的输入端相连，所述第二差分转单端电路的输出端与所述第二多级缓冲器的输入端相连，所述第一多级缓冲器和所述第二多级缓冲器的级数相同。
5.根据权利要求1至4任一项所述的时钟占空比校准电路，其特征在于，所述驱动缓冲器模块包括：驱动单元阵列。
6.根据权利要求5所述的时钟占空比校准电路，其特征在于，所述驱动单元阵列为：可编程的驱动单元阵列。
7.根据权利要求6所述的时钟占空比校准电路，其特征在于，所述可编程的驱动单元阵列中的驱动单元包括：缓冲器和控制开关，所述控制开关为可编程控制开关。
8.根据权利要求7所述的时钟占空比校准电路，其特征在于，所述控制开关的导通数目与所述时钟占空比校准电路的电路速度和/或负载情况相关。
9.根据权利要求1至4任一项所述的时钟占空比校准电路，其特征在于，所述预设占空比为50％。
10.根据权利要求9所述的时钟占空比校准电路，其特征在于，所述预设值为0.5％。
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| CN117639735A (zh) * | 2024-01-23 | 2024-03-01 | 韬润半导体(无锡)有限公司 | 一种占空比检测电路及占空比调整系统 |
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2023
- 2023-03-31 CN CN202310342606.2A patent/CN116488616A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117639735A (zh) * | 2024-01-23 | 2024-03-01 | 韬润半导体(无锡)有限公司 | 一种占空比检测电路及占空比调整系统 |
| CN117639735B (zh) * | 2024-01-23 | 2024-03-29 | 韬润半导体(无锡)有限公司 | 一种占空比检测电路及占空比调整系统 |
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