CN116472698A - 用于高速数据通道的非线性神经网络均衡器 - Google Patents

用于高速数据通道的非线性神经网络均衡器 Download PDF

Info

Publication number
CN116472698A
CN116472698A CN202180075138.6A CN202180075138A CN116472698A CN 116472698 A CN116472698 A CN 116472698A CN 202180075138 A CN202180075138 A CN 202180075138A CN 116472698 A CN116472698 A CN 116472698A
Authority
CN
China
Prior art keywords
output
nonlinear
equalizer
bit
symbol
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180075138.6A
Other languages
English (en)
Inventor
N·南加勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Marvell Asia Pte Ltd
Original Assignee
Marvell Asia Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Marvell Asia Pte Ltd filed Critical Marvell Asia Pte Ltd
Publication of CN116472698A publication Critical patent/CN116472698A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03165—Arrangements for removing intersymbol interference using neural networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H04L25/03885—Line equalisers; line build-out devices adaptive

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Artificial Intelligence (AREA)
  • Evolutionary Computation (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dc Digital Transmission (AREA)
  • Error Detection And Correction (AREA)

Abstract

一种在集成电路器件上的数据通道中使用的接收器(500)包括以数据通道上的信号的数字化样本(521)作为输入的非线性均衡器(501)、被配置为从非线性均衡器的输出确定信号中的每个信号的相应的值的决策电路系统(501)、以及被配置为基于该值中的相应值来适配非线性均衡器的参数的适配电路系统(573)。非线性均衡器可以是神经网络均衡器(541)，诸如多层感知器神经网络均衡器或复杂度降低的多层感知器神经网络均衡器。一种用于检测集成电路器件上的数据通道上的数据的方法包括对数据通道上的输入信号的数字化样本执行非线性均衡，从非线性均衡的输出信号确定输出信号中的每个输出信号的相应的值，以及基于该值中的相应值来适配非线性均衡的参数。

Description

用于高速数据通道的非线性神经网络均衡器
相关申请的交叉引用
本公开要求于2020年11月11日提交的共同未决的共同转让的美国临时专利申请第63/112,504号的权益，该申请通过引用整体并入本文。
技术领域
本公开涉及在高速数据通道的接收器侧的非线性均衡器的使用。更具体地，本公开涉及在集成电路器件上的高速SERDES(串行器-解串器)通道的接收器侧的非线性神经网络均衡器的使用。
背景技术
本文中提供的背景描述是为了概括介绍本公开的上下文。在本背景技术部分中描述的范围内，本发明人的工作、以及在提交时可能不符合现有技术的描述的方面既不明确也不暗示地被承认为是针对本公开的主题的现有技术。
很多集成电路器件(特别是“片上系统”(SoC))包括各种器件组件(诸如SoC中的单个硅芯片)之间的高速串行链路。这种类型的典型高速串行链路(通常称为“SERDES”(串行器/解串器))可能由于以下原因而在信号路径中遭受显著的非线性或通道损伤：例如插入损耗、符号间干扰(ISI)，以及光学系统中的诸如色散损耗等非线性，或者铜(即，有线)系统中的串扰、抖动等。在这样的链路的接收器端，通常使用各种形式的线性均衡来试图减轻这样的通道损伤。然而，线性均衡可能不足以补偿这样的非线性，特别是在要区分的数据电平接近时。
发明内容
根据本公开的主题的一些实现方式，一种在集成电路器件上的数据通道中使用的接收器包括以数据通道上的信号的数字化样本作为输入的非线性均衡器、被配置为从非线性均衡器的输出确定信号中的每个信号的相应的值的决策电路系统、以及被配置为基于该值中的相应值来适配非线性均衡器的参数的适配电路系统。
这样的接收器的第一实现方式还可以包括反馈电路系统，反馈电路系统被配置为将由决策电路系统输出的值反馈到非线性均衡器的输入以减轻符号间干扰。
在该第一实现方式的第一实例中，反馈电路系统可以包括决策反馈均衡器。
在该第一实现方式的第二实例中，非线性均衡器可以是神经网络均衡器。在该第一实例的第一变体中，神经网络均衡器可以是多层感知器神经网络均衡器。在这样的变体中，多层感知器神经网络均衡器可以是复杂度降低的多层感知器神经网络均衡器。
在这样的接收器的第二实现方式中，决策电路系统可以包括阈值电路系统。
在该第二实现方式的第一实例中，决策电路系统可以对符号进行操作，并且阈值电路系统可以具有多个阈值，并且可以基于非线性均衡器的输出的值与阈值的相对关系，从多个符号中选择符号。
在该第二实现方式的第二实例中，决策电路系统可以对比特进行操作，非线性均衡器可以输出每个比特的概率估计，并且阈值电路系统可以基于概率估计与0.5的比较来为每个比特分配值。
在这样的接收器的第三实现方式中，适配电路系统可以基于均方误差来适配非线性均衡器的参数。
在这样的接收器的第四实现方式中，适配电路系统基于交叉熵来适配非线性均衡器的参数。
在这样的接收器的第五实现方式中，非线性均衡器可以包括线性滤波器和非线性激活函数。
在该第五实现方式的第一实例中，非线性激活函数可以是双曲正切函数。在该第五实现方式的第二实例中，非线性激活函数可以是S形函数。
根据本公开的主题的其他实现方式，一种用于检测集成电路器件上的数据通道上的数据的方法包括对数据通道上的输入信号的数字化样本执行非线性均衡，从非线性均衡的输出信号确定输出信号中的每个输出信号的相应的值，以及基于该值中的相应值来适配非线性均衡的参数。
这样的方法的第一实现方式还可以包括将由该确定输出的相应的值中的一个值反馈到非线性均衡的输入，以减轻符号间干扰。
在这样的方法的第二实现方式中，执行非线性均衡可以包括执行线性均衡，以及将非线性激活函数应用于由线性均衡输出的信号。
在这样的方法的第三实现方式中，由该确定输出的每个相应的值表示相应候选符号，并且适配可以包括最小化相应候选符号与目标符号之间的均方误差。
在这样的方法的第四实现方式中，由该确定输出的每个相应的值表示相应候选符号，并且适配可以包括从相应候选符号确定输出符号和输出符号的对数似然比，以及最小化输出符号与输出符号的对数似然比之间的交叉熵。
在这样的方法的第五实现方式中，由该确定输出的每个相应的值表示输出符号的相应候选比特，并且适配可以包括从每个相应候选比特确定相应输出比特和相应输出比特的对数似然比，以及最小化每个相应候选比特与相应输出比特的对数似然比之间的交叉熵。
根据本公开的主题的其他实现方式，一种用于检测集成电路器件上的数据通道上的数据的装置包括用于对数据通道上的输入信号的数字化样本执行非线性均衡的部件、用于从用于执行非线性均衡的部件的输出信号确定输出信号中的每个输出信号的相应的值的部件、以及用于基于该值中的相应值来适配非线性均衡的参数的部件。
这样的装置的第一实现方式还可以包括用于将由用于确定的部件输出的相应的值中的一个值反馈到用于执行非线性均衡的部件的输入以减轻符号间干扰的部件。
在这样的装置的第二实现方式中，用于执行非线性均衡的部件可以包括用于执行线性均衡的部件、以及用于将非线性激活函数应用于由用于执行线性均衡的部件输出的信号的部件。
在这样的装置的第三实现方式中，由该确定输出的每个相应的值表示相应候选符号，并且用于适配的部件可以包括用于最小化相应候选符号与目标符号之间的均方误差的部件。
在这样的装置的第四实现方式中，由用于确定的部件输出的每个相应的值表示相应候选符号，并且用于适配的部件可以包括用于从相应候选符号确定输出符号和输出符号的对数似然比的部件、以及用于最小化输出符号与输出符号的对数似然比之间的交叉熵的部件。
在这样的装置的第五实现方式中，由该确定输出的每个相应值表示输出符号的相应候选比特，并且用于适配的部件可以包括用于从每个相应候选比特确定相应输出比特和相应输出比特的对数似然比的部件、以及用于最小化每个相应候选比特与相应输出比特的对数似然比之间的交叉熵的部件。
附图说明
通过结合附图考虑以下详细描述，本公开的另外的特征、其性质和各种优点将很清楚，附图中的相似的附图标记始终指代相似的部分，并且在附图中：
图1示出了可以根据本公开的主题的实现方式进行处理的示例信号的两种不同图形表示；
图2是本公开的主题的实现方式可以与其一起使用的SERDES通道的示意图；
图3是笛卡尔坐标空间中的异或函数的图，示出了通过本公开的主题的实现方式所解决的问题；
图4是图3的异或函数到不同坐标空间的变换的图，示出了基于本公开的主题的实现方式的解决方案；
图5是合并有本公开的主题的接收器的第一实现方式的示意图；
图6是合并有本公开的主题的接收器的第二实现方式的示意图；
图7是合并有本公开的主题的接收器的第三实现方式的示意图；
图8是合并有本公开的主题的接收器的第四实现方式的示意图；
图9是合并有本公开的主题的接收器的第五实现方式的示意图；
图10是合并有本公开的主题的接收器的第六实现方式的示意图；以及
图11是示出根据本公开的主题的实现方式的方法的流程图。
具体实施方式
如上所述，集成电路器件可以包括各种器件组件之间的高速SERDES链路。典型的SERDES链路可能由于以下原因而在信号路径中遭受显著的非线性或通道损伤：例如插入损耗、符号间干扰(ISI)，以及光学系统中的诸如色散损耗等非线性，或者铜(即，有线)系统中的串扰、抖动等。在这样的链路的接收器端，通常使用各种形式的线性均衡来试图处理这样的通道损伤。
然而，线性均衡可能不足以补偿这样的非线性，特别是在要区分的数据电平接近时。例如，与使用两个电平来表示“0”和“1”的典型不归零(NRZ)信令不同，SoC器件中的SERDES可以使用具有四个电压电平但具有与NRZ信令相同的最大电压摆幅的四电平脉冲幅度调制(PAM4)信令来表示四个可能的两比特符号(“00”、“01”、“10”、“11”)。因此，不是电压范围内的一个阈值来在两个信号电平之间进行划分，而是在电压范围内有三个阈值，来在四个信号电平之间进行划分。并且在一些情况下，使用诸如8电平脉冲幅度调制(PAM8)或16电平脉冲幅度调制(PAM16)等高阶信令，其中信号电平甚至更接近。当阈值接近时，线性均衡可能不足以将电平之间的阈值附近的样本正确地分配给阈值的正确侧。
根据本公开的主题的实现方式，使用非线性均衡来补偿SERDES通道中的非线性，从而降低误码率(BER)。在不同实现方式中，可以使用不同类型的非线性均衡器。
从概念上讲，线性均衡器通过在二维(例如，(x，y))空间中绘制的样本组之间有效地绘制直线来执行样本分离以分配给一个或另一电平。在线性不足的通道中，或者在电平太近的通道中，在这样的图上，来自不同电平的样本之间可能无法绘制直线。非线性均衡器有效地将样本重新映射到不同空间中，其中来自不同电平的样本可以由直线或其他平滑曲线分开。
根据本公开的主题的实现方式的非线性均衡器可以是更复杂或更不复杂的。例如，非线性均衡器可以具有更多或更少的变量或抽头，其复杂度与变量的数目成比例。此外，在比特级操作(即，在每个符号的比特上(例如，PAM4信令的两个比特/符号)单独操作，而不是在整个符号上操作)的非线性均衡器可以没有在符号级操作的非线性均衡器那么复杂。无论哪种方式，当所有其他考虑因素都相等时，更大的复杂度会产生更高的性能。然而，更大的复杂度也可能需要更大的器件面积和/或功耗。
根据本公开的主题而可以使用的非线性均衡器的类型可以包括多层感知器神经网络(MLPNN)均衡器和复杂度降低的多层感知器神经网络(RC-MLPNN)均衡器。非线性均衡器可以合并有决策反馈均衡器或者由决策反馈均衡器补充，以滤除先前结果的贡献，从而减轻符号间干扰。
非线性均衡器的性能可能会受到用于均衡器的适配的成本函数的影响。例如，根据本公开的主题的实现方式，非线性均衡器可以使用各种不同成本函数中的一个进行适配，包括最小均方误差(MMSE或MSE)成本函数或基于交叉熵(CE)的成本函数。基于CE的成本函数可以产生比MMSE成本函数更好的结果，但是基于CE的成本函数比MMSE成本函数更复杂。
因此，根据本公开的主题的实现方式，选择使用哪种形式的非线性均衡器以及使用哪种成本函数可以是成本与性能的权衡。
参考图1至图11可以更好地理解本公开的主题。
图1和图2示出了PAM4信号的传输和接收/检测，这可以发生在SERDES通道200上，本公开的主题的实现方式可以与SERDES通道200一起使用。六个两比特符号111(“00”)、121(“10”)，131(“01”)、141(“10”)、151(“11”)、161(“10”)的集合101从通道200的传输端201被传输，在物理拓扑的特定实现方式中，通道200可以安装在传输器印刷电路板(PCB)202上，该传输器PCB 202通过连接器203耦合到通道介质204。通道介质204可以是光学(例如，光纤)通道，或者可以是有线通道(例如，铜线或PCB迹线)。在通道200的接收端，PAM4接收器211可以安装在通过连接器213耦合到通道介质204的接收器PCB 212上。
眼图102表示理想化的接收信号111-116，其具有明确定义的数据眼112、122、132。均匀虚线142、152、162、172分别表示四个数据符号值“00”、“01”、“10”和“11”的实际电压电平。不均匀虚线110、120、130表示分离四个数据符号值“00”、“01”、“10”和“11”的检测阈值。在一些实现方式中，符号值由限幅器(即，多电平比较器；图1或图2中未示出)确定，以将阈值110以下的任何信号指定为“00”，将阈值110处或以上且阈值120以下的任何信号指定为“01”，将阈值120处或以上且阈值130以下的任何信号指定为“10”，将阈值130处或以上的任何信号指定为“11”。
然而，在真实世界的非理想化情况下，由于通道中存在非线性，表示特定符号值的样本可能不会像理想化通道中预期的那样整齐地落在阈值之间。仅以“00”和“01”符号为例，在非线性通道中，虽然大多数“00”样本将低于阈值110，并且大多数“01”样本将处于或高于阈值110(并且低于阈值120)，但可能存在处于或高于阈值110的“00”样本和低于阈值110(以及处于或高于阈值120)的“01”样本。
在通道上实现均衡的目的是校正上述各种干扰源，并且从而有效地将位于阈值的错误一侧的样本移动到阈值的正确一侧。线性均衡有效地绘制了二维(x，y)空间中的样本图，并且在阈值应当在的位置绘制了穿过样本的直线。然而，在具有非线性的通道中，可能无法在二维图上绘制正确分离样本的直线。在这种情况下，可以使用非线性均衡。非线性均衡可以有效地将样本重新映射到不同空间中，在该空间中确实存在正确地分离样本的直线。
替代地，非线性均衡函数可以将样本重新映射到以下空间中：在该空间中存在某个平滑曲线，而不是正确分离样本的直线。例如，非线性均衡函数可以将样本重新映射到极坐标或径向空间中，在该空间中样本被分组为可以由圆或椭圆分隔的圆形或环形带。
在非线性通道中，非线性均衡相对于线性均衡的优势可以在图3和图4所示的简化图示中看到，其中要均衡的信号的特征在于异或(XOR或)函数。图3是(x1，x2)空间中的的图，其中开放点301、302表示y＝0，交叉影线点303、304表示y＝1。很明显，没有一条直线可以将开放点与交叉影线点分开。
然而，径向基函数
可以用于将XOR函数从线性笛卡尔(x1，x2)空间变换到非线性径向空间，如下所示：
其如图4所示。可以看出，当映射到非线性径向空间中时，XOR函数400的值401、402、403(可以看出，(x1，x2)空间中的两个y＝1点301、302都映射到空间中的相同点401)可以由直线404分开。
如下所述，可以使用各种类型的非线性均衡器。无论使用哪种类型的非线性均衡器均可以是适配的，以应对不断变化的通道条件。可以使用各种形式的适配。
可以使用的一种类型的适配函数是最小均方误差(MMSE)，其中均方误差(MSE)被定义为均衡信号(Y)与理想信号之间的差的范数的平方。均衡器最初可以在其中理想信号值可用的训练模式中被适配。稍后，在运行时操作期间，均衡的通道的检测到的输出值应当足够接近要用于适配的理想值。
可以使用的另一种类型的适配函数是训练比特与其对数似然比(LLR)之间的交叉熵(CE)。特别地，成本函数电路系统可以被配置为计算交叉熵值，该交叉熵值指示LLR信号的概率分布与训练比特值的概率分布之间的差。然后，成本函数电路系统通过将均衡器参数(例如，均衡器的滤波器抽头的一个或多个系数)设置为与所计算的交叉熵值和一个或多个先前计算的交叉熵值中的最小交叉熵值对应的值，来适配均衡器，以降低通道的误比特率。如同在MSE均衡的情况下一样，均衡器最初可以在其中理想信号值可用的训练模式中被适配。稍后，在运行时操作期间，均衡的通道的检测到的输出值应当足够接近要用于适配的理想值。具体地，如果任何前向纠错码(FEC)解码器(例如，里德-所罗门(Reed Solomon(RS))解码器或低密度奇偶校验(LDPC)解码器)在均衡器之后可用，则来自FEC解码器输出的成功解码的帧可以用于适配。
LLR可以被定义为比特为“0”的概率(P0)与比特为“1”的概率(P1)之间的关系：
P1+P0＝1
训练比特(bit)与其LLR之间的交叉熵(cross entropy)可以如下计算：
Cross Entropy(bit，LLR)＝-P(bit＝0)·log(P0)-P(bit＝1)·log(P1)
Cross Entropy(bit，LLR)＝-(1-bit)·log(P0)-bit·log(P1)
Cross Entropy＝Inf 当时
Cross Entropy＝0 当时
当真实比特为逻辑“0”，但由LLR表示的检测到的比特的概率指示P0＝0，或者真实比特为逻辑“1”，但由LLR表示的检测到的比特的概率指示P1＝0时，则真实值与期望值完全相反，这表示成本(交叉熵)接近无穷大。另一方面，当由LLR指示的检测到的比特值的概率与真实比特值一致时，则交叉熵等于零。只要在大多数情况下概率P0和P1都高于0并且低于1，交叉熵将是有限的非零值。因此，该成本函数可以用于适配，并且反映检测到的比特的质量，目标是最小化交叉熵。
交叉熵相对于LLR的梯度可以通过替换交叉熵等式中的P0和P1来计算：
LLR可以被适配以最小化交叉熵(即，)，如下：
LLRt+1＝LLRt-α·P1如果bit＝0
LLRt+1＝LLRt+α·P0如果bit＝1
负的LLR表示比特＝0与比特＝1相比具有更高概率，而正LLR则表示比特＝1与比特＝0相比具有更高概率。在这些等式中，P0和P1是概率并且因此是正值，α是适配带宽，其也是正值。因此，当真实比特＝0时，则使用交叉熵的适配将使负LLR更负，而当真实比特＝1时，则使用交叉熵的适配将使正LLR更正。因此，基于交叉熵的适配使LLR的幅度最大化，并且因此是降低BER的最大似然适配。因此，适配均衡器以最小化交叉熵也最小化BER。
如果假定从参数X→Y→LLR→CE存在通用计算图，使得参数X影响输出Y的值，输出Y的值影响LLR，交叉熵可以从该LLR中计算，则交叉熵梯度可以用其他参数(parameter)来表示：
因此，任何参数都可以被适配以最小化交叉熵。
图5示出了根据本公开的主题的接收器211的实现方式500。接收器500包括多层感知器神经网络541形式的非线性均衡器501，该非线性均衡器501从输入数字化样本521提供均衡信号(Y)511，该输入数字化样本521在531处被延迟并且在多层感知器神经网络541中被组合。限幅器502提供输出决策512，该输出决策512被反馈到多层感知器神经网络541以减轻来自先前符号的符号间干扰。
如图5所示，多层感知器神经网络541包括隐藏节点551的至少一个隐藏层550。在该图中，仅示出了一个隐藏层550，但是根据本公开的主题的实现方式的多层感知器神经网络均衡器可以具有多个隐藏层(未示出)。类似地，虽然图5示出了隐藏层550中的四个隐藏节点551，但是根据本公开的主题的实现方式的多层感知器神经网络均衡器中的每个隐藏层可以具有更多或更少的隐藏节点551，以反映参数(滤波器抽头系数)的数目。
每个隐藏节点551将延迟的样本(为了避免图中拥挤，仅一个延迟531被示出为耦合到节点551；然而，每个延迟531都耦合到节点551)乘以参数(滤波器抽头系数；未示出)，并且然后对滤波器抽头求和(∑)。然后，每个隐藏节点551将非线性激活函数(例如，双曲正切激活函数tanh尽管可以使用其他非线性激活函数)应用于其计算的总和，以生成节点输出，该节点输出然后被传递到下一层，以此类推。最终层552不具有非线性激活函数，而是简单地对其输入求和。
隐藏节点551不仅从前馈延迟器531接收输入，还从反馈延迟器561接收输入(其表示反馈的先前符号决策560的样本)，以减轻符号间干扰。
非线性均衡器501的上述参数基于输出Y被适配。用于适配非线性均衡器501的参数的一种方法是在572处计算相对于从PAM4训练符号569中导出的理想样本的误差(e)，PAM4训练符号569然后在570处被映射到相应理想电压(例如，-1表示“00”，-1/3表示“01”，+1/3表示“10”，+1表示“11”)。573处的最小化的均方误差然后被用作成本函数以适配节点551处的滤波器抽头系数，如571所示。
作为多层感知器神经网络541的替代方案，根据本公开的主题的接收器211的实现方式600(图6)可以包括与决策反馈均衡器644耦合的复杂度降低的多层感知器神经网络641。接收器600从输入数字化样本621提供均衡信号(Y)611。复杂度降低的多层感知器神经网络641包括两个前馈滤波器642、643，它们可以是例如有限脉冲响应(FIR)滤波器。限幅器602提供输出决策612，输出决策612通过决策反馈均衡器(DFE)644反馈并且与第二前馈滤波器643的输出组合，以减轻来自先前符号的符号间干扰。接收器600类似于线性均衡接收器660(包括FIR滤波器643、DFE 644和限幅器602)，线性均衡接收器660以以下项作为其输入：已经应用了非线性激活函数645(例如，双曲正切激活函数tanh尽管可以使用其他非线性激活函数)的附加前馈滤波器642的输出。
类似于接收器500中的非线性均衡器501的情况，非线性均衡器601的参数基于输出Y被适配。用于适配非线性均衡器601的参数的一种方法是计算相对于从PAM4训练符号669中导出的理想样本的误差(e)，PAM4训练符号669然后在670被映射到相应理想电压(例如，-1用于“00”，-1/3用于“01”，+1/3用于“10”，+1用于“11”)。673处的最小化的均方误差然后被用作成本函数以适配FIR滤波器642、643的滤波器抽头系数，如671所示。
然而，如上所述，交叉熵可以作为更有效的成本函数，以用于适配非线性均衡器的参数以最小化BER。
图7示出了根据本公开的主题的接收器211的实现方式700。接收器700包括多层感知器神经网络741形式的非线性均衡器701，该非线性均衡器701从输入数字化样本721提供四个单独的均衡信号(Yij；i＝0、1；j＝0、1)711，输入数字化样本721在731处被延迟并且在多层感知器神经网络741中被组合。在电路系统702中实现方式的归一化指数函数(softmax函数)：
提供输出决策(sym)712，其被反馈给多层感知器神经网络741(在748处转换为电压之后，例如，-1用于“00”，-1/3用于“01”，+1/3用于“10”，+1用于“11”)，以减轻来自先前符号的符号间干扰，并且该softmax函数还提供输出对数似然比(LLRsym)722。
与图5的情况一样，多层感知器神经网络741包括隐藏节点751的至少一个隐藏层750。在该图中，仅示出了一个隐藏层750，但是根据本公开的主题的实现方式的多层感知器神经网络均衡器可以具有多个隐藏层(未示出)。类似地，虽然图7示出了隐藏层750中的四个隐藏节点751，但是根据本公开的主题的实现方式的多层感知器神经网络均衡器中的每个隐藏层可以具有更多或更少的隐藏节点751，以反映参数(滤波器抽头系数)的数目。
每个隐藏节点751将延迟的样本(为了避免图中拥挤，仅一个延迟731被示出为耦合到节点751；然而，每个延迟731都耦合到节点751)乘以参数(滤波器抽头系数；未示出)，并且然后对滤波器抽头求和(∑)。然后，每个隐藏节点751将非线性激活函数(例如，双曲正切激活函数tanh尽管可以使用其他非线性激活函数)应用于其计算的总和，以生成节点输出，该节点输出随后被传递到下一层，以此类推。最终层752不具有非线性激活函数，而是简单地针对四个符号中的每个单独地对其输入求和。
隐藏节点751不仅从前馈延迟器731接收输入，还从反馈延迟器761接收输入(其表示反馈的先前符号决策760的样本)，以减轻符号间干扰。
因为均衡器701以LLR的形式提供软(soft)输出，所以该输出可以与另外的外部解码器(未示出)一起使用，该解码器可以是前向纠错(FEC)解码器，诸如低密度奇偶校验(LDPC)解码器或Reed-Solomon解码器。
非线性均衡器701的上述参数可以被适配以使用交叉熵适配电路系统770来最小化通过对训练比特771进行分组而获取的训练符号)与输出对数似然比(LLRsym)722之间的交叉熵。交叉熵适配电路系统770能够调节非线性均衡器701的参数(780处)，以最小化训练符号/>与由(LLRsym)722表示的检测到的符号的概率之间的交叉熵。在运行时间期间，可以使用外部解码器(诸如前向纠错或FEC解码器；未示出)的输出比特790(但仅来自成功解码的帧)来代替训练比特771。
图8示出了根据本公开的主题的接收器211的实现方式800，其包括与决策反馈均衡器842耦合的复杂度降低的多层感知器神经网络841、以及对数似然比电路843，该对数似然比电路843输入从输入数字化样本821中导出的均衡信号(Y)811，并且基于目标符号值来输出符号决策(sym)844和该符号决策的对数似然比(LLRsym)845。
复杂度降低的多层感知器神经网络841包括两个前馈滤波器846、847，它们可以是例如有限脉冲响应(FIR)滤波器。非线性激活函数848(例如，双曲正切激活函数tanh)，尽管可以使用其他非线性激活函数)被应用于前馈滤波器846的输出，该输出随后被输入到前馈滤波器847。符号决策844在849处被转换为用于输入到决策反馈均衡器842的电压，该决策反馈均衡器842的输出在850处与前馈滤波器847的输出组合，以减轻来自先前符号的符号间干扰，从而产生均衡信号(Y)811。
前馈滤波器846、847的参数可以被适配以最小化输出对数似然比(LLRsym)845与从真实比特中获取的“真实”符号之间的交叉熵，真实比特可以是训练比特，或者在运行时间期间，是另外的外部解码器(未示出)的输出。交叉熵适配电路系统860以输出对数似然比(LLRsym)845作为输入。在训练模式中，交叉熵适配电路系统860还以已知的训练比特861作为输入，该训练比特861充当“真”比特，该“真”比特然后被分组以获取真符号。交叉熵适配电路系统860能够通过最小化通过分组训练比特而获取的训练符号与由输出对数似然比(LLRsym)845表示的检测符号的概率之间的交叉熵，来调节前馈滤波器846、847的参数(870处)。在运行时，可以使用外部解码器(例如，FEC解码器；未示出)的输出比特890(但仅来自成功解码的帧)来代替训练比特861。
因为神经网络均衡器能够对PAM4符号中的两个比特进行解相关，所以可以提供根据本公开的主题的实现方式的接收器211的另外的实现方式900(图9)。接收器900包括类似于MLPNN均衡器541的MLPNN均衡941，因为它包括隐藏节点951的至少一个隐藏层950，在隐藏节点951中，在931处延迟的样本(为了避免图中拥挤，仅一个延迟931被示出为耦合到节点951；然而，每个延迟931都耦合到节点951)被乘以参数(滤波器抽头系数；未示出)，并且然后滤波器抽头被求和(∑)。然后，每个隐藏节点951将非线性激活函数(例如，双曲正切激活函数tanh尽管可以使用其他非线性激活函数)应用于其计算的总和，以生成节点输出，该节点输出然后被传递到下一层，以此类推。
MLPNN 941与MLPNN 541的不同之处在于，最终层952包括两个节点953、954，其中输入不仅如MLPNN 541的层552中那样被求和，而且在求和之后还应用了不同于节点951的非线性激活函数的非线性激活函数，该非线性激活函数将每个符号的两个比特与提供两个比特之一的每个节点953、954解相关。每个节点953、954的非线性激活函数可以是S形函数，而不是双曲正切激活函数，该S形函数具有类似于tanh的轮廓，但范围从0到+1，而不是从-1到+1。
节点953为符号中的两个比特中的最高有效比特提供概率估计963(p(bitmsb))，节点954为符号中的两个比特中的最低有效比特提供概率估计964(p(bit1sb))。然后，两个概率估计963、964在限幅器955中与阈值0.5进行比较，以获取符号中的每个比特的比特估计(例如，如果p＜0.5，则比特＝0，而如果p≥0.5，则比特＝1)。
在956，单独的比特被分组回符号，然后在957处被反馈，并且在958处被转换为对应电压(例如，-1用于“00”，-1/3用于“01”，+1/3用于“10”，+1用于“11”)以输入到反馈延迟器961，以表示相对于来自前馈延迟器931的下一输入的反馈的先前符号决策的样本，以减轻符号间干扰。
因为实现方式900在比特级而不是在符号级操作，所以交叉熵适配电路系统970也在比特级操作，基于单独的比特级概率963、964、以及训练比特971(或者在运行时，外部解码器(例如，FEC解码器；未示出)的输出990)，来确定交叉熵。
在比特级，可以通过首先如上所述地从概率估计确定对数似然比，来确定交叉熵。从最高有效比特开始，其中P0是p(bitmsb＝0)，P1是p(bitmsb＝1)，可以计算LLR(bitmsb)。然后，可以根据LLR(bitmsb)和训练比特或外部解码器比特的最高有效比特来计算CE(bitmsb)。然后，使用p(bitlsb＝0)作为P0，并且使用p(bitlsb＝i)作为P1，可以计算LLR(bitlsb)。然后，可以根据LLR(bitlsb)和训练比特或外部解码器比特的最低有效比特来计算CE(bitlsb)。比特级交叉熵是CE(bitmsb)+CE(bitlsb)的总和。
图10示出了根据本公开的主题的接收器211的实现方式1000，其包括复杂度降低的多层感知器神经网络1041，复杂度降低的多层感知器神经网络1041解相关PAM4符号中的两个比特，并且与用于每个相应比特的相应决策反馈均衡器1042、1052耦合。
复杂度降低的多层感知器神经网络1041包括第一前馈滤波器1046，第一前馈滤波器1046可以是例如有限脉冲响应(FIR)滤波器。非线性激活函数1045(例如，双曲正切激活函数，tanh尽管可以使用其他非线性激活函数)被应用于前馈滤波器1046的输出，该输出然后被输入到第二前馈滤波器1047，第二前馈滤波器1047与第三前馈滤波器1057并联。前馈滤波器1047、1057中的每个产生相应均衡比特输出Ymsb 1044和Ylsb1054。
不同于非线性激活函数1045的相应非线性激活函数1061、1062被应用于每个相应均衡比特输出Ymsb 1044和Ylsb1054。非线性激活函数1061、1062可以是S形函数，而不是双曲正切激活函数，该S形函数具有类似于tanh的轮廓，但范围从0到+1，而不是从-1到+1。
非线性激活函数1061为符号中的两个比特中的最高有效比特提供概率估计p(bitmsb)，非线性激活函数1062为符号中的两个比特中的最低有效比特提供概率p(bitlsb)估计。然后，两个概率估计中的每个在相应限幅器1055、1056中与阈值0.5进行比较，以获取符号中的每个比特的比特估计(例如，如果p＜0.5，则比特＝0，而如果p≥0.5，则比特＝1)。
在1070，这两个比特被分组为符号1071，并且然后在1072处被转换为对应电压(例如，-1用于“00”，-1/3用于“01”，+1/3用于“10”，+1用于“11”)以输入到最高有效比特路径中的决策反馈均衡器1042和最低有效比特路径中的决策反馈平衡器1052。每个相应决策反馈均衡器1042、1052的输出分别在1043、1053处与相应前馈滤波器1047、1057的输出组合，以减轻来自先前符号的符号间干扰，从而产生相应均衡比特输出Ymsb1044和Ylsb1054，如上所述，这些均衡比特输出被输入到非线性激活函数1061、1062以进行产生。
在交叉熵适配电路系统1080中，如在实现方式900的情况下地，可以通过首先如上所述地根据概率估计确定对数似然比，从p(bitmsb)、p(bitmsb)和训练比特1081或外部解码器输出1090，来确定交叉熵。从最高有效比特开始，其中P0是p(bitmsb＝0，)，P1是p(，bitmsb＝1)，可以计算LLR(bitmsb)。然后，可以根据LLR(bitmsb)和训练比特或外部解码器比特的最高有效比特来计算CE(bitmsb)。然后，使用p(bitlsb＝0)作为P0，并且使用p(bitlsb＝l)作为P1，可以计算LLR(bitlsb)。然后，可以根据LLR(bitlsb)和训练比特或外部解码器比特的最低有效比特来计算CE(bitlsb)。比特级交叉熵是CE(bitmsb)+CE(bitlsb)的总和。
图11中示出了根据本公开的主题的实现方式的方法1100。
方法1100开始于1101，在1101中，对数据通道上的输入信号的数字化样本执行非线性均衡。在1102，确定非线性均衡的输出信号中的每个输出信号的相应的值。在1103，基于该值中的相应值来适配非线性均衡的参数。如上所述，适配可以基于最小化均方误差(例如，在输出值与目标值之间)，或者基于最小化交叉熵(例如，输出值与其对数似然比之间)。在适配之后，方法1100可以结束，或者可选地，在1104，可以将相应的值中的一个值反馈到非线性均衡的输入，以减轻在下一符号的处理期间的符号间干扰，然后方法1100结束。
因此可以看出，已经提供了使用非线性均衡器的高速数据通道。
如本文和随后的权利要求中使用的，结构“A和B中的一个”应当是指“A或B”
注意，上述内容仅说明本发明的原理，本发明可以通过所述实施例以外的其他实施例来实践，所述实施例是出于说明而非限制的目的而提出的，并且本发明仅受以下权利要求的限制。

Claims (26)

1.一种接收器，用于在集成电路器件上的数据通道中使用，所述接收器包括：
非线性均衡器，以所述数据通道上的信号的数字化样本作为输入；
决策电路系统，被配置为从所述非线性均衡器的输出，确定所述信号中的每个信号的相应的值；以及
适配电路系统，被配置为基于所述值中的相应值，来适配所述非线性均衡器的参数。
2.根据权利要求1所述的接收器，还包括反馈电路系统，所述反馈电路系统被配置为将由所述决策电路系统输出的值反馈到所述非线性均衡器的输入，以减轻符号间干扰。
3.根据权利要求2所述的接收器，其中所述反馈电路系统包括决策反馈均衡器。
4.根据权利要求1所述的接收器，其中所述非线性均衡器是神经网络均衡器。
5.根据权利要求4所述的接收器，其中所述神经网络均衡器是多层感知器神经网络均衡器。
6.根据权利要求5所述的接收器，其中所述多层感知器神经网络均衡器是复杂度降低的多层感知器神经网络均衡器。
7.根据权利要求1所述的接收器，其中所述决策电路系统包括阈值电路系统。
8.根据权利要求7所述的接收器，其中：
所述决策电路系统对符号进行操作；并且
所述阈值电路系统具有多个阈值，并且基于所述非线性均衡器的输出相对于所述阈值的值，从多个符号中选择符号。
9.根据权利要求7所述的接收器，其中：
所述决策电路系统对比特进行操作；
所述非线性均衡器输出每个比特的概率估计；并且
所述阈值电路系统基于所述概率估计与0.5的比较，来为每个比特分配值。
10.根据权利要求1所述的接收器，其中所述适配电路系统基于均方误差，来适配所述非线性均衡器的参数。
11.根据权利要求1所述的接收器，其中所述适配电路系统基于交叉熵，来适配所述非线性均衡器的参数。
12.根据权利要求1所述的接收器，其中所述非线性均衡器包括线性滤波器和非线性激活函数。
13.根据权利要求12所述的接收器，其中所述非线性激活函数是双曲正切函数。
14.根据权利要求12所述的接收器，其中所述非线性激活函数是S形函数。
15.一种用于检测集成电路器件上的数据通道上的数据的方法，所述方法包括：
对所述数据通道上的输入信号的数字化样本执行非线性均衡；
从所述非线性均衡的输出信号，确定所述输出信号中的每个输出信号的相应的值；以及
基于所述值中的相应值来适配所述非线性均衡的参数。
16.根据权利要求15所述的方法，还包括：将通过所述确定输出的所述相应的值中的一个值反馈到所述非线性均衡的输入，以减轻符号间干扰。
17.根据权利要求15所述的方法，其中执行所述非线性均衡包括：
执行线性均衡；以及
将非线性激活函数应用于由所述线性均衡输出的信号。
18.根据权利要求15所述的方法，其中：
通过所述确定输出的每个相应的值表示相应候选符号；并且
所述适配包括最小化所述相应候选符号与目标符号之间的均方误差。
19.根据权利要求15所述的方法，其中：
通过所述确定输出的每个相应的值表示相应候选符号；并且
所述适配包括：
从所述相应候选符号确定输出符号和所述输出符号的对数似然比，以及
最小化所述输出符号与所述输出符号的所述对数似然比之间的交叉熵。
20.根据权利要求15所述的方法，其中：
通过所述确定输出的每个相应的值表示输出符号的相应候选比特；并且
所述适配包括：
从每个相应候选比特，确定相应输出比特和所述相应输出比特的对数似然比，以及
最小化每个相应候选比特与所述相应输出比特的所述对数似然比之间的交叉熵。
21.一种用于检测集成电路器件上的数据通道上的数据的装置，所述装置包括：
用于对所述数据通道上的输入信号的数字化样本执行非线性均衡的部件；
用于从用于执行非线性均衡的部件的输出信号确定所述输出信号中的每个输出信号的相应的值的部件；以及
用于基于所述值中的相应值来适配所述非线性均衡的参数的部件。
22.根据权利要求21所述的装置，还包括：用于将由用于确定的部件输出的所述相应的值中的一个值反馈到用于执行非线性均衡的部件的输入以减轻符号间干扰的部件。
23.根据权利要求21所述的装置，其中用于执行所述非线性均衡的部件包括：
用于执行线性均衡的部件；以及
用于将非线性激活函数应用于由用于执行线性均衡的部件输出的信号的部件。
24.根据权利要求21所述的装置，其中：
由用于确定的部件输出的每个相应的值表示相应候选符号；以及
用于适配的部件包括用于最小化所述相应候选符号与目标符号之间的均方误差的部件。
25.根据权利要求21所述的装置，其中：
由用于确定的部件输出的每个相应的值表示相应候选符号；并且
用于适配的部件包括：
用于从所述相应候选符号确定输出符号和所述输出符号的对数似然比的部件，以及
用于最小化所述输出符号与所述输出符号的所述对数似然比之间的交叉熵的部件。
26.根据权利要求21所述的装置，其中：
由用于确定的部件输出的每个相应值表示输出符号的相应候选比特；并且
用于适配的部件包括：
用于从每个相应候选比特确定相应输出比特和所述相应输出比特的对数似然比的部件，以及
用于最小化每个相应候选比特与所述相应输出比特的所述对数似然比之间的交叉熵的部件。
CN202180075138.6A 2020-11-11 2021-02-02 用于高速数据通道的非线性神经网络均衡器 Pending CN116472698A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202063112504P 2020-11-11 2020-11-11
US63/112,504 2020-11-11
PCT/US2021/016141 WO2022103422A1 (en) 2020-11-11 2021-02-02 Non-linear neural network equalizer for high-speed data channel

Publications (1)

Publication Number Publication Date
CN116472698A true CN116472698A (zh) 2023-07-21

Family

ID=74798041

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180075138.6A Pending CN116472698A (zh) 2020-11-11 2021-02-02 用于高速数据通道的非线性神经网络均衡器

Country Status (7)

Country Link
US (1) US11570023B2 (zh)
JP (1) JP2023547774A (zh)
KR (1) KR20230098577A (zh)
CN (1) CN116472698A (zh)
CA (1) CA3195371A1 (zh)
DE (1) DE112021005915T5 (zh)
WO (1) WO2022103422A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112422462B (zh) * 2020-11-20 2021-08-31 苏州大学 复值信道均衡器的设计方法
US11990922B2 (en) * 2021-01-11 2024-05-21 Ntwine, Llc Bandwidth constrained communication systems with neural network based detection
WO2022159870A1 (en) * 2021-01-25 2022-07-28 Marvell Asia Pte Ltd Ethernet physical layer transceiver with non-linear neural network equalizers

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963929A (en) * 1993-05-28 1999-10-05 Maryland Technology Corporation Recursive neural filters
US6185261B1 (en) 1998-11-02 2001-02-06 Broadcom Corporation Determination of transmitter distortion
US6434084B1 (en) 1999-11-22 2002-08-13 Halliburton Energy Services, Inc. Adaptive acoustic channel equalizer & tuning method
US7158566B2 (en) * 2000-07-24 2007-01-02 Eric Morgan Dowling High-speed adaptive interconnect architecture with nonlinear error functions
JP5145766B2 (ja) 2007-05-21 2013-02-20 株式会社Ｊｖｃケンウッド 軟判定装置及び軟判定方法
US8837570B2 (en) * 2012-11-27 2014-09-16 Lsi Corporation Receiver with parallel decision feedback equalizers
US10038575B1 (en) * 2017-08-31 2018-07-31 Stmicroelectronics S.R.L. Decision feedback equalizer with post-cursor non-linearity correction
US11270200B2 (en) * 2018-02-26 2022-03-08 Nec Corporation Single-step nonlinearity compensation using artificial intelligence for digital coherent transmission systems
US11050494B2 (en) * 2018-08-17 2021-06-29 Electronics And Telecommunications Research Institute Signal-multiplexing apparatus and method based on machine learning
US10985951B2 (en) * 2019-03-15 2021-04-20 The Research Foundation for the State University Integrating Volterra series model and deep neural networks to equalize nonlinear power amplifiers
KR20230019263A (ko) 2019-04-23 2023-02-07 딥시그 인크. 머신-러닝 네트워크를 이용한 통신 신호들의 프로세싱
US10797805B1 (en) * 2019-07-24 2020-10-06 Cisco Technology, Inc. Optimized frequency searching for simultaneously received packet detection

Also Published As

Publication number Publication date
CA3195371A1 (en) 2022-05-19
US11570023B2 (en) 2023-01-31
US20220150094A1 (en) 2022-05-12
KR20230098577A (ko) 2023-07-04
DE112021005915T5 (de) 2023-08-24
WO2022103422A1 (en) 2022-05-19
JP2023547774A (ja) 2023-11-14

Similar Documents

Publication Publication Date Title
US11539556B2 (en) Methods and circuits for asymmetric distribution of channel equalization between devices
CN116472698A (zh) 用于高速数据通道的非线性神经网络均衡器
CN108781195B (zh) 用于提供高速均衡的方法和装置
US9438409B1 (en) Centering baud-rate CDR sampling phase in a receiver
US7526053B1 (en) Sequence detector using viterbi algorithm with soft output error correction
US8027409B2 (en) Noise prediction-based signal detection and cross-talk mitigation
US20080260016A1 (en) Fully Adaptive Equalization for High Loss Communications Channels
JP2005531989A (ja) 通信路を等化する方法および装置
US20220239510A1 (en) Ethernet physical layer transceiver with non-linear neural network equalizers
CN109873777A (zh) 一种纠错方法和纠错装置
US10742453B1 (en) Nonlinear equalizer with nonlinearity compensation
US10523471B2 (en) Look ahead based method and apparatus for equalizing pulse amplitude modulation electronic signals
CN110858824B (zh) 用于时钟恢复的基于预补偿器的量化
US11658696B2 (en) Network transceiver with VGA channel specific equalization
US8693532B2 (en) Communications with adaptive equalization
US8559495B2 (en) Equalizer adaptation
CN115643135B (zh) 功率高效的非线性均衡器和方法
US11705988B2 (en) Receiver filtering
CN116781464B (zh) 一种脉冲振幅调制的优化方法和系统
Guenach et al. Performance analysis of pre-equalized multilevel partial response schemes
CN118075066A (zh) 误码检测方法以及相关设备
GB2481591A (en) Equalizer adaptation with weightings adjusted differently based on hard or soft bit determination

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination