CN116472671A - 数据接收装置 - Google Patents

数据接收装置 Download PDF

Info

Publication number
CN116472671A
CN116472671A CN202180073921.9A CN202180073921A CN116472671A CN 116472671 A CN116472671 A CN 116472671A CN 202180073921 A CN202180073921 A CN 202180073921A CN 116472671 A CN116472671 A CN 116472671A
Authority
CN
China
Prior art keywords
data
phase adjustment
delayed
clock signal
data signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180073921.9A
Other languages
English (en)
Inventor
柳瀬直人
道家一纪
渡邉泰弘
高桥良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN116472671A publication Critical patent/CN116472671A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00286—Phase shifter, i.e. the delay between the output and input pulse is dependent on the frequency, and such that a phase difference is obtained independent of the frequency

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本公开的数据接收装置包括：第一相位调整电路，对经由多条数据信号线接收的多个数据信号之间的相位进行调整；和第二相位调整电路，在由第一相位调整电路对多个数据信号之间的相位进行调整之后，对经由时钟信号线接收的时钟信号的相位相对于多个数据信号进行调整。

Description

数据接收装置
技术领域
本公开涉及一种接收时钟信号和多个数据信号的数据接收装置。
背景技术
用于移动设备和相机装置的高速接口标准的示例包括由移动行业处理器接口(MIPI)联盟开发的C-PHY标准和D-PHY标准。例如，D-PHY标准包括用于传输时钟信号的一个传输路径(时钟通路)和用于传输数据信号的一个或多个传输路径(数据通路)。对于这种接口，提出了一种技术，其中，设置延迟电路，并且通过相对于另一个信号延迟时钟信号和数据信号中的一个，消除时钟信号与数据信号之间的偏斜(参照PTL 1)。
引用列表
专利文献
PTL 1：日本未经审查专利申请公开号2018-29269
发明内容
对于上述技术，在设置多个数据通路的情况下，在每个数据通路与时钟通路之间设置延迟电路，并且在每个数据信号与时钟信号之间执行相位调整。因此，随着数据通路的数量增加，电路规模和功耗不可避免地增加。
期望提供一种数据接收装置，其使得能够在减小电路规模和功耗的同时在多个数据信号和时钟信号之间执行相位调整。
根据本公开的一个实施例的数据接收装置包括第一相位调整电路和第二相位调整电路。第一相位调整电路在经由多条数据信号线接收的多个数据信号之间执行相位调整。第二相位调整电路由第一相位调整电路在多个数据信号之间执行相位调整之后，对经由时钟信号线接收的时钟信号相对于多个数据信号执行相位调整。
根据本公开的一个实施例的数据接收装置，在由第一相位调整电路在多个数据信号之间执行相位调整之后，对时钟信号相对于多个数据信号执行相位调整。
附图说明
图1是示意性地示出根据比较例的数据接收装置的操作的示例的时序图。
图2是示意性示出了根据本公开的应用第一实施例的数据接收装置的通信系统的配置示例的框图。
图3是示意性示出根据第一实施例的数据接收装置的配置示例的电路图。
图4是示意性地示出了根据第一实施例的数据接收装置的操作的示例的时序图。
图5是示意性示出根据第二实施例的数据接收装置的配置示例的电路图。
图6是示意性地示出了根据第二实施例的数据接收装置的操作的示例的时序图。
具体实施方式
在下文中，参照附图详细描述了本公开的一些实施例。应注意，按照以下顺序给出描述。
0.比较例(图1)
1.第一实施例(图2至图4)
1.1 配置
1.2 操作
1.3 效果
2.第二实施例(图5至图6)
2.1 构造
2.2 操作
2.3 效果
3.其他实施例
<0.比较例>
(根据比较例的数据接收装置的操作的概要和问题)
图1是示意性地示出了根据比较例的数据接收装置的操作的示例的时序图。
在例如作为比较例的PTL 1(日本未审查专利申请公开号2018-29269)中描述的技术中，在数据通路和时钟通路之间设置延迟电路，并且在数据信号和时钟信号CLK之间执行相位调整。
图1示出了在使用作为比较例的PTL 1中描述的技术在数据信号与时钟信号CLK之间执行相位调整的情况下，数据信号Dx和时钟信号CLK之间的相位条件的示例。图1的(A)示出由数据接收装置接收的时钟信号CLK的相位的示例。理想地，期望执行相位调整，使得时钟信号CLK基本上在一个单位间隔(UI)的周期的中心具有上升边沿或下降边沿，一个单位间隔是数据信号Dx的数据传送的单位时间。
图1的(B)示出了在数据信号Dx的相位相对于时钟信号CLK从理想相位条件提前0.5UI的情况下执行的相位调整的示例。图1的(C)示出了在数据信号Dx的相位相对于时钟信号CLK从理想相位状况延迟0.5UI的情况下执行的相位调整的示例。例如，检测1UI内的数据信号Dx的上升边沿Pd和下降边沿Pa，并且延迟时钟信号CLK以生成在上升边沿Pb和下降边沿Pa之间的中间位置具有上升边沿Pc的延迟时钟信号CLKd。
(比较例的数据接收装置的问题)
PTL 1中描述的技术是用于一个时钟信号CLK和一个数据信号Dx的组合的相位调整技术。在PTL 1中描述的技术中，当时钟信号CLK的延迟量改变的同时，检测数据信号Dx的上升边沿Pb和下降边沿Pa，并且存储检测结果。此后，计算指示检测结果的值以确定时钟信号CLK的最佳延迟量。因此，时钟信号CLK的可变延迟量需要数据信号Dx的周期的约1.5至2个周期的规模。因为执行相位调整实际需要的延迟量高达1个周期，所以0.5至1个周期是冗余的。
此外，对于PTL 1中描述的技术(其是用于一个时钟信号CLK和一个数据信号Dx的组合的相位调整技术)，增加数据通路的数量涉及与数据通路的数量对应的多个延迟电路。此外，对于PTL 1中描述的技术(即，在一个时钟信号CLK与一个数据信号Dx之间的相位调整的技术)，如果存在多个数据通路，则需要在多个数据信号之间执行相位调整。这导致更大的电路面积和更大的功耗。
<第一实施例>
[1.1配置]
图2示意性示出了应用根据本公开的第一实施例的数据接收装置2的通信系统的配置示例。图3示意性地示出了根据第一实施例的数据接收装置2的配置示例。
图2所示的通信系统包括数据传输装置1和数据接收装置2。该通信系统包括耦接数据传输装置1和数据接收装置2的多条信号线。多个信号线包括时钟通路CL和多个数据通路DL0、DL1、DL2和DL3。时钟通路CL是传输时钟信号CLK的时钟信号线。多个数据信号线DL0、DL1、DL2和DL3是分别传输多个数据信号D0、D1、D2和D3的多个数据信号线。多个数据信号D0、D1、D2和D3例如是图像数据。应注意，尽管图2示出了设置有四个数据通路DL0、DL1、DL2和DL3的示例，但是数据通路的数量不限于四个，并且可以是例如两个、三个或五个或更多个。
数据接收装置2包括作为第一相位调整电路的DATA-DATA相位匹配单元10、作为第二相位调整电路的CLK-DATA相位匹配单元20以及计数器30。此外，数据接收装置2包括分别接收多个数据信号D0、D1、D2和D3的多个数据输入端40、41、42和43，以及接收时钟信号CLK的时钟输入端60。此外，数据接收装置2包括在相位调整之后分别输出多个数据信号Dd0、Dd1、Dd2和Dd3的多个数据输出端50、51、52和53，以及输出延迟时钟信号CLKd(其是已经经历相位调整的时钟信号CLK)的时钟输出端70。
DATA-DATA相位匹配单元10包括作为第一延迟电路的延迟电路11、选择器12、寄存器13和相位比较器14。选择器12和寄存器13构成用作第一延迟量控制电路的延迟量控制电路15。
DATA-DATA相位匹配单元10在分别经由多个数据通路DL0、DL1、DL2和DL3接收的多个数据信号D0、D1、D2和D3之间执行相位调整。
延迟电路11通过分别延迟多个数据信号D0、D1、D2和D3来输出多个延迟数据信号D0d、D1d、D2d和D3d。
相位比较器14在从延迟电路11输出的多个延迟数据信号D0d、D1d、D2d和D3d之间执行相位比较。
基于相位比较器14的比较结果，延迟量控制电路15控制将由延迟电路11延迟的多个数据信号D0、D1、D2和D3中的每一个的延迟量。
CLK-DATA相位匹配单元20包括作为第二延迟电路的延迟电路21、选择器22、寄存器计算单元23和边沿检测器24。选择器22和寄存器计算单元23构成用作第二延迟量控制电路的延迟量控制电路25。
在由DATA-DATA相位匹配单元10在多个数据信号D0、D1、D2和D3之间执行相位调整之后，CLK-DATA相位匹配单元20对经由时钟通路CL接收的时钟信号CLK相对于多个数据信号D0、D1、D2和D3执行相位调整。
CLK-DATA相位匹配单元20基于由DATA-DATA相位匹配单元10执行相位调整之后的多个数据信号(即，多个延迟数据信号D0d、D1d、D2d和D3d)中的任一个对时钟信号CLK相对于多个数据信号D0、D1、D2和D3执行相位调整。
延迟电路21输出通过延迟时钟信号CLK而获得的延迟时钟信号CLKd。
边沿检测器24基于从延迟电路11输出的多个延迟数据信号D0d、D1d、D2d和D3d中的任一个和从延迟电路21输出的延迟时钟信号CLKd检测该任一个延迟数据信号的上升边沿Pb和下降边沿Pa。
延迟量控制电路25基于从边沿检测器24输出的一个延迟数据信号的上升边沿检测信号和下降边沿检测信号，控制将由延迟电路21延迟的时钟信号CLK的延迟量。
[1.2操作]
图4是示意性地示出了根据第一实施例的数据接收装置2的操作的示例的时序图。图4的(A)示出由数据接收装置2接收的时钟信号CLK的示例性相位。图4的(B)示出了反相时钟信号XCLK的示例性相位。图4的(C)图示了反相延迟时钟信号XCLKd的示例性相位。图4的(D)示出了数据信号D0的示例性相位。图4的(E)示出了数据信号D1的示例性相位。图4的(F)示出了数据信号D2的示例性相位。图4的(G)示出了延迟数据信号D0d的示例性相位。图4的(H)示出了延迟数据信号D1d的示例性相位。图4的(I)示出了延迟数据信号D2d的示例性相位。图4的(J)示出了延迟时钟信号CLKd的示例性相位。
应注意，多个数据信号D0、D1、D2和D3之中的仅三个数据信号D0、D1和D2以及分别与数据信号D0、D1和D2对应的三个延迟数据信号D0d、D1d和D2d在图4中被示出为代表以简化描述(图4的(D)、4的(E)、4的(F)、4的(G)、4的(H)和4的(I))。此外，在图4所示的示例中，数据信号D0的相位相对于时钟信号CLK处于理想相位条件，数据信号D1的相位相对于时钟信号CLK处于提前0.5UI的相位条件，数据信号D2的相位相对于时钟信号CLK处于延迟0.5UI的相位条件。
在下文中，根据需要，参照图4描述图3中示出的数据接收装置2的操作。
计数器30将时钟信号CLK的计数器值(图4的(A))输出到选择器12、寄存器13、选择器22和寄存器计算单元寄存器23。
延迟电路11将通过使多个数据信号D0、D1、D2和D3延迟而获得的多个延迟数据信号D0d、D1d、D2d和D3d分别输出至相位比较器14(图4的(D)至4的(I))。此外，延迟电路11在最终相位调整之后输出数据信号Dd0、Dd1、Dd2和Dd3。
相位比较器14接收从延迟电路11输出的多个延迟数据信号D0d、D1d、D2d和D3d。此外，相位比较器14接收从延迟电路21输出的反相延迟时钟信号XCLKd(图4的(C))。基于多个延迟数据信号D0d、D1d、D2d和D3d中延迟最多的一个，相位比较器14逐渐地延迟其他DATA信号以执行相位比较。如果相位彼此匹配，则相位比较器14输出保持信号D0_hold、D1_hold、D2_hold和D3_hold。这里，使用通过延迟反相时钟信号XCLK而获得的反相延迟时钟信号XCLKd来确定最延迟的DATA信号(图4的(B))。
当从相位比较器14接收多个保持信号D0_hold、D1_hold、D2_hold和D3_hold中的任一个(保持信号Dx_hold)时，选择器12选择是输出从计数器30接收的计数器值还是输出从寄存器13接收的相位保持值。
当从相位比较器14接收多个保持信号D0_hold、D1_hold、D2_hold和D3_hold中的任一个(保持信号Dx_hold)时，寄存器13存储从计数器30接收的计数器值。
当从选择器12接收输出信号时，延迟电路11改变多个数据信号D0、D1、D2和D3中的每一个的延迟量。相位比较器14只要检测多个延迟数据信号D0d、D1d、D2d、D3d中的每一个的上升时序和下降时序中的任一个即可。因此，延迟电路11的延迟变量的量可被抑制在从0.5个周期至1个周期的范围内。
这里，在多个数据信号D0、D1、D2和D3中的每一个的一个周期是1T(＝2UI)的情况下，期望调整延迟量，使得多个延迟数据信号D0d、D1d、D2d和D3d中的每一个的相位偏移小于或等于0.075T(＝0.15UI)。此外，例如，为了允许在去偏斜校正之后发生动态偏斜(0.175(＝0.35UI)个周期)，期望在1UI内的上升沿Pb和下降沿Pa之间调整延迟数据信号中的任一个和延迟数据信号中的另一个的信号波形的重叠，该重叠是0.175个周期或更大。
应注意，图4的(D)至图4的(I)示出了相对于多个原始数据信号D0、D1和D2之间的相位条件将多个延迟数据信号D0d、D1d和D2d之间的相位偏移调整为零的示例。在这种情况下，在1UI内的上升边沿Pb与下降边沿Pa之间的延迟数据信号中的任一个和延迟数据信号中的另一个的信号波形的重叠是1UI。
边沿检测器24接收从相位比较器14输出的包含保持信号D0_hold、D1_hold、D2_hold和D3_hold的多个保持信号中的任一个(保持信号Dx_hold)，和从相位比较器14输出的多个延迟数据信号D0d、D1d、D2d和D3d中的任一个(延迟数据信号Dxd_out)，以及从延迟电路21输出的延迟时钟信号CLKd。
当多个保持信号D0_hold、D1_hold、D2_hold和D3_hold中的所有保持信号被检测为保持信号Dx_hold时，边沿检测器24进行操作。此外，边沿检测器24将从延迟电路21接收的延迟时钟信号CLKd逐渐地延迟，检测一个延迟数据信号Dxd_out的上升边沿Pb和下降边沿Pa，并输出与相应的边沿对应的边沿检测信号CLK_hold。
当从边沿检测器24接收延迟数据信号Dxd_out的上升边沿和下降边沿的边沿检测信号作为边沿检测信号CLK_hold时，选择器22选择是输出从计数器30接收的计数器值还是输出从寄存器计算单元23接收的计算值。
当从边沿检测器24接收一个延迟数据信号Dxd_out的上升边沿检测信号和下降边沿检测信号作为边沿检测信号CLK_hold时，寄存器计算单元23的寄存器在一个延迟数据信号Dxd_out的上升时序存储计数器值(Cb)和在一个延迟数据信号Dxd_out的下降时序存储计数器值(Ca)作为从计数器30接收的计数器值。寄存器计算单元23的计算单元在接收到存储在寄存器中的上升时序的计数值(Cb)和下降时序的计数值(Ca)时，计算表达式(Ca+Cb)/2。
当从选择器22接收到输出信号时，延迟电路21改变时钟信号CLK的延迟量。由此产生延迟时钟信号CLKd，延迟时钟信号CLKd在延迟数据信号Dxd_out的1UI内的上升边沿Pb与下降边沿Pa之间的中间位置处具有上升边沿Pc。延迟电路21的延迟变量的量需要1.5至2个周期以使得边沿检测器24能够检测数据信号Dxd_out的上升边沿和下降边沿。
[1.3效果]
如上所述，根据第一实施例的数据接收装置2，在由DATA-DATA相位匹配单元10在多个数据信号之间执行相位调整之后，对时钟信号相对于多个数据信号执行相位调整。因此，可以在减少电路规模和电损耗的同时在多个数据信号和时钟信号之间执行相位调整。
根据第一实施例的数据接收装置2，CLK-DATA相位匹配单元20可以是单个系统，而不管多个数据通路的存在。另外，根据本实施例1的数据接收装置2，在多个数据信号之间执行相位调整之后，对时钟信号执行相位调整、即对时钟信号相对于多个数据信号中的任一个执行相位调整。因此，数据信号在相同的时序从多个数据通路输出。这消除了在时钟信号的相位调整之后对数据信号在多个数据通路之间的相位调整的需要。这些特征允许数据接收装置2整体上减小电路规模和电损耗。
应注意的是，在此描述的效果仅是示例并且不应是限制性的，并且可以提供其他效果。这同样适用于下面描述的其他实施例。
<2.第二实施例>
接下来，描述根据本公开的第二实施例的数据接收装置。应注意，与根据第一实施例的数据接收装置中的组件相同的组件在下文中由相同的参考标号表示，并且适当地省略其描述。
[2.1配置]
图5示意性示出了根据本发明的第二实施例的数据接收装置2的配置示例。
根据第二实施例的数据接收装置2包括作为第一相位调整电路的DATA-DATA相位匹配单元10A和作为第二相位调整电路的CLK-DATA相位匹配单元20A。
DATA-DATA相位匹配单元10A包括代替第一实施例的相位比较器14的相位比较器14A。
CLK-DATA相位匹配单元20A包括代替第一实施例的边沿检测器24的边沿检测器24A。
[2.2操作]
图6是示意性示出根据第二实施例的数据接收装置2的示例性操作的时序图。图6的(A)示出了数据信号D0的示例性相位。图6的(B)示出了数据信号D1的示例性相位。图6的(C)示出了数据信号D2的示例性相位。图6的(D)示出了延迟数据信号D0d的示例性相位。图6的(E)示出了延迟数据信号D1d的示例性相位。图6的(F)示出了延迟数据信号D2d的示例性相位。图6的(G)示出了NAND信号Dxd_nand的示例性相位。图6的(H)示出由数据接收装置2接收的时钟信号CLK的示例性相位。图6的(I)示出了延迟时钟信号CLKd的示例性相位。
在图6中，多个数据信号D0、D1、D2和D3中的仅三个数据信号D0、D1和D2以及分别与数据信号D0、D1和D2对应的三个延迟数据信号D0d、D1d和D2d在图6中被示出为代表以简化描述(图6的(A)、6的(B)、6的(C)、6的(D)、6的(F)和6的(G))。此外，在图6示出的示例中，数据信号D0的相位相对于时钟信号CLK处于理想相位条件下，数据信号D1的相位相对于时钟信号CLK处于提前0.5UI的相位条件下，并且数据信号D2的相位相对于时钟信号CLK处于延迟0.5UI的相位条件下。
相位比较器14A接收从延迟电路11输出的多个延迟数据信号D0d、D1d、D2d和D3d。相位比较器14A通过将多个延迟数据信号D0d、D1d、D2d和D3d中的每一个逐渐地延迟来执行相位比较，并输出延迟数据信号中的任一个(保持信号Dx_hold)。此外，相位比较器14A输出通过使NAND对多个延迟数据信号D0d、D1d、D2d和D3d中的所有延迟数据信号导通而获得的NAND信号Dxd_nand(图6的(D)至6的(G))。
当从选择器12接收输出信号时，延迟电路11改变多个数据信号D0、D1、D2和D3中的每一个的延迟量。相位比较器14A仅需要检测多个延迟数据信号D0d、D1d、D2d和D3d中的每一个的上升时序和下降时序中的一个。因此，延迟电路11的延迟变量的量可被抑制在从0.5个周期至1个周期的范围内。
如第一实施例中所述，在多个数据信号D0、D1、D2和D3中的每一个的一个周期是1T(＝2UI)的情况下，期望调整延迟量，使得多个延迟数据信号D0d、D1d、D2d和D3d(见图6的(D)至图6的(F))中的每一个的相位偏移小于或等于0.075T(＝0.15UI)。此外，例如，为了允许在去偏斜校正之后发生动态偏斜(0.175(＝0.35UI)个周期)，期望在1UI内的上升边沿Pb和下降边沿Pa之间调整信号波形中的任一个和延迟数据信号中的另一个的信号波形的重叠，该重叠是0.175个周期或更大。
CLK-DATA相位匹配单元20A基于由DATA-DATA相位匹配单元10A执行相位调整(即，多个延迟数据信号D0d、D1d、D2d和D3d)之后的在使用多个数据信号中的每一个的逻辑运算之后获得的信号(即，NAND信号Dxd_nand)，对时钟信号CLK相对于多个数据信号D0、D1、D2和D3执行相位调整。
基于在使用从延迟电路11输出的多个延迟数据信号D0d、D1d、D2d和D3d以及从延迟电路21输出的延迟时钟信号CLKd的逻辑运算之后获得的信号(即，NAND信号Dxd_nand)，边沿检测器24A检测作为在逻辑运算之后获得的信号的NAND信号Dxd_nand的上升边沿Pnb和下降边沿Pna(见图6的(G))。
边沿检测器24A接收从相位比较器14A输出的多个保持信号D0_hold、D1_hold、D2_hold和D3_hold中的任一个(保持信号Dx_hold)、作为逻辑运算之后从相位比较器14输出的信号的NAND信号Dxd_nand、以及从延迟电路21输出的延迟时钟信号CLKd。
边沿检测器24A检测NAND信号Dxd_nand的上升边沿Pnb和下降边沿Pna，并输出与相应的边沿对应的边沿检测信号CLK_hold。
当从边沿检测器24A接收NAND信号Dxd_nand的上升边沿检测信号和下降边沿检测信号作为边沿检测信号CLK_hold时，选择器22选择是输出从计数器30接收的计数器值还是输出从寄存器计算单元23接收的计算值。
当从边沿检测器24A接收NAND信号Dxd_nand的上升边沿检测信号和下降边沿检测信号作为边沿检测信号CLK_hold时，寄存器计算单元23的寄存器将在NAND信号Dxd_nand的上升时序的计数器值(Cb)和在NAND信号Dxd_nand的下降时序的计数器值(Ca)存储作为从计数器30接收的计数器值。寄存器计算单元23在接收到存储在寄存器中的上升时序的计数值(Cb)和下降时序的计数值(Ca)时，计算表达式(Ca+Cb)/2。
延迟量控制电路25基于从边沿检测器24A输出的并在逻辑运算之后获得的信号的上升边沿检测信号和下降边沿检测信号(即，NAND信号Dxd_nand)来控制将由延迟电路21延迟的时钟信号CLK的延迟量。
当从选择器22接收到输出信号时，延迟电路21改变时钟信号CLK的延迟量。由此产生延迟时钟信号CLKd，该延迟时钟信号CLKd具有在NAND信号Dxd_nand的上升边沿Pnb与下降边沿Pna之间的中间位置处的上升边沿Pc(参见图6的(G)和6的(I))。因此，生成延迟时钟信号CLKd，其在多个延迟数据信号D0d、D1d、D2d和D3d中的每一个的1UI内在上升边沿Pb和下降边沿Pa之间的中间位置具有上升边沿Pc。
[2.3效果]
同样在根据第二实施例的数据接收装置2中，CLK-DATA相位匹配单元20A可以是单个系统，而不管多个数据通路的存在。此外，根据第二实施例的数据接收装置2，在多个数据信号之间执行相位调整之后，对时钟信号执行相位调整，即，在时钟信号与信号之间执行相位调整，该信号通过使用多个延迟数据信号中的每一个延迟数据信号进行逻辑运算之后获得。因此，数据信号在相同的时序从多个数据通路输出。这消除了在时钟信号的相位调整之后对数据信号在多个数据通路之间的相位调整的需要。这些特征允许数据接收装置2整体上减小电路规模和电损耗。
其他配置、操作和效果可以基本上与上述第一实施例的那些相同。
<3.其他实施例>
本公开的技术不限于上述各个实施例的描述，并且可以进行各种修改。
例如，该技术可以具有以下配置。
根据以下描述的技术的以下配置，由第一相位调整电路在多个数据信号之间执行相位调整之后，对时钟信号相对于多个数据信号执行相位调整。因此，可以在减少电路规模和电损耗的同时在多个数据信号和时钟信号之间执行相位调整。
(1)一种数据接收装置，包括：
第一相位调整电路，在经由多条数据信号线接收的多个数据信号之间执行相位调整；以及
第二相位调整电路，在由第一相位调整电路在多个数据信号之间执行相位调整之后，对经由时钟信号线接收的时钟信号相对于多个数据信号执行相位调整。
(2)根据上述(1)所述的数据接收装置，其中，
第二相位调整电路基于由第一相位调整电路执行相位调整之后的多个数据信号中的任一个，对时钟信号相对于多个数据信号执行相位调整。
(3)根据上述(1)所述的数据接收装置，其中，第二相位调整电路基于由第一相位调整电路执行相位调整之后的在使用多个数据信号中的每一个的逻辑运算之后获得的信号，对时钟信号相对于多个数据信号执行相位调整。
(4)根据上述(1)至(3)中任一项所述的数据接收装置，其中，
第一相位调整电路包括：
第一延迟电路，通过延迟多个数据信号中的每一个来输出多个延迟数据信号，以及
相位比较器，在从第一延迟电路输出的多个延迟数据信号之间执行相位比较。
(5)根据上述(4)所述的数据接收装置，其中，
第一相位调整电路还包括：
第一延迟量控制电路，基于信号控制将由第一延迟电路延迟的多个数据信号中的每一个的延迟量，该信号基于相位比较器的比较结果。
(6)根据上述(4)或(5)所述的数据接收装置，其中，
第二相位调整电路包括：
第二延迟电路，输出通过延迟时钟信号获得的延迟时钟信号，以及
边沿检测器，基于从第一延迟电路输出的多个延迟数据信号中的任一个延迟数据信号和从第二延迟电路输出的延迟时钟信号检测任一个延迟数据信号的上升边沿和下降边沿。
(7)根据上述(6)所述的数据接收装置，其中，
第二相位调整电路还包括：
第二延迟量控制电路，基于从边沿检测器输出的任一个延迟数据信号的上升边沿检测信号和下降边沿检测信号，控制将由第二延迟电路延迟的时钟信号的延迟量。
(8)根据上述(4)或(5)所述的数据接收装置，其中，
第二相位调整电路包括：
第二延迟电路，输出通过延迟时钟信号获得的延迟时钟信号，以及
边沿检测器，基于在使用从第一延迟电路输出的多个延迟数据信号的逻辑运算之后获得的信号和从第二延迟电路输出的延迟时钟信号，检测在逻辑运算之后获得的信号的上升边沿和下降边沿。
(9)根据上述(8)所述的数据接收装置，其中，
第二相位调整电路还包括：
第二延迟量控制电路，基于从所述边沿检测器输出的并在逻辑运算之后获得的信号的上升边沿检测信号和下降边沿检测信号，控制将由第二延迟电路延迟的时钟信号的延迟量。
本申请要求于2010年11月16日向日本专利局提交的日本优先权专利申请JP2020-190021的权益，其全部内容通过引用并入本文。
本领域的技术人员应当理解，根据设计要求和其他因素，可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内。

Claims (9)

1.一种数据接收装置，包括：
第一相位调整电路，在经由多条数据信号线接收的多个数据信号之间执行相位调整；以及
第二相位调整电路，在由所述第一相位调整电路在所述多个数据信号之间执行相位调整之后，对经由时钟信号线接收的时钟信号相对于所述多个数据信号执行相位调整。
2.根据权利要求1所述的数据接收装置，其中，
所述第二相位调整电路基于由所述第一相位调整电路执行相位调整之后的所述多个数据信号中的任一个，对所述时钟信号相对于所述多个数据信号执行相位调整。
3.根据权利要求1所述的数据接收装置，其中，
所述第二相位调整电路基于由所述第一相位调整电路执行相位调整之后的在使用所述多个数据信号中的每一个的逻辑运算之后获得的信号，对所述时钟信号相对于所述多个数据信号执行相位调整。
4.根据权利要求1所述的数据接收装置，其中，
所述第一相位调整电路包括：
第一延迟电路，通过延迟所述多个数据信号中的每一个来输出多个延迟数据信号，以及
相位比较器，在从所述第一延迟电路输出的所述多个延迟数据信号之间执行相位比较。
5.根据权利要求4所述的数据接收装置，其中，
所述第一相位调整电路还包括：
第一延迟量控制电路，基于信号控制将由所述第一延迟电路延迟的所述多个数据信号中的每一个的延迟量，所述信号基于所述相位比较器的比较结果。
6.根据权利要求4所述的数据接收装置，其中，
所述第二相位调整电路包括：
第二延迟电路，输出通过延迟所述时钟信号获得的延迟时钟信号，以及
边沿检测器，基于从所述第一延迟电路输出的所述多个延迟数据信号中的任一个延迟数据信号和从所述第二延迟电路输出的所述延迟时钟信号检测所述任一个延迟数据信号的上升边沿和下降边沿。
7.根据权利要求6所述的数据接收装置，其中，
所述第二相位调整电路还包括：
第二延迟量控制电路，基于从所述边沿检测器输出的所述任一个延迟数据信号的上升边沿检测信号和下降边沿检测信号，控制将由所述第二延迟电路延迟的所述时钟信号的延迟量。
8.根据权利要求4所述的数据接收装置，其中，
所述第二相位调整电路包括：
第二延迟电路，输出通过延迟所述时钟信号获得的延迟时钟信号，以及
边沿检测器，基于在使用从所述第一延迟电路输出的所述多个延迟数据信号的逻辑运算之后获得的信号和从所述第二延迟电路输出的所述延迟时钟信号，检测在所述逻辑运算之后获得的所述信号的上升边沿和下降边沿。
9.根据权利要求8所述的数据接收装置，其中，
所述第二相位调整电路还包括：
第二延迟量控制电路，基于从所述边沿检测器输出的并在所述逻辑运算之后获得的信号的上升边沿检测信号和下降边沿检测信号，控制将由所述第二延迟电路延迟的所述时钟信号的延迟量。
CN202180073921.9A 2020-11-16 2021-10-14 数据接收装置 Pending CN116472671A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020190021 2020-11-16
JP2020-190021 2020-11-16
PCT/JP2021/038046 WO2022102334A1 (ja) 2020-11-16 2021-10-14 データ受信装置

Publications (1)

Publication Number Publication Date
CN116472671A true CN116472671A (zh) 2023-07-21

Family

ID=81601891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180073921.9A Pending CN116472671A (zh) 2020-11-16 2021-10-14 数据接收装置

Country Status (3)

Country Link
US (1) US20230412355A1 (zh)
CN (1) CN116472671A (zh)
WO (1) WO2022102334A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07154381A (ja) * 1993-11-30 1995-06-16 Hitachi Ltd データ転送装置
JP4063392B2 (ja) * 1998-03-26 2008-03-19 富士通株式会社 信号伝送システム
JP2009239438A (ja) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> 多チャンネルデータ位相制御装置
US9755818B2 (en) * 2013-10-03 2017-09-05 Qualcomm Incorporated Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes
US9832006B1 (en) * 2016-05-24 2017-11-28 Intel Corporation Method, apparatus and system for deskewing parallel interface links

Also Published As

Publication number Publication date
US20230412355A1 (en) 2023-12-21
WO2022102334A1 (ja) 2022-05-19

Similar Documents

Publication Publication Date Title
US9355054B2 (en) Digital calibration-based skew cancellation for long-reach MIPI D-PHY serial links
US9025701B2 (en) Receiver and transmission and reception system
US5794020A (en) Data transfer apparatus fetching reception data at maximum margin of timing
US5867541A (en) Method and system for synchronizing data having skew
US7702945B2 (en) Semiconductor device and communication control method
US8352773B2 (en) Time aligning circuit and time aligning method for aligning data transmission timing of a plurality of lanes
US20200389244A1 (en) Method for a slave device for calibrating its output timing, method for a master device for enabling a slave device to calibrate its output timing, master device and slave device
US8593313B2 (en) Parallel-to-serial conversion circuit, information processing apparatus, information processing system, and parallel-to-serial conversion method
US9722590B1 (en) Skew adjustment circuit, semiconductor device, and skew calibration method
KR20160017254A (ko) 스큐 보상 회로 및 스큐 보상 회로의 동작 방법
US20230412355A1 (en) Data receiving apparatus
US9443570B1 (en) Memory apparatus with training function and memory system using the same
US10417171B1 (en) Circuits for and methods of enabling the communication of serialized data in a communication link associated with a communication network
CN115085894B (zh) 信号同步系统
TWI604372B (zh) 用於記憶卡存取之中介電路
US8194496B2 (en) Circuit and method for recovering clock data in highly integrated semiconductor memory apparatus
EP2930874B1 (en) Duplex transmission device and switching system thereof
US10554211B2 (en) Data receiver circuit
US11467623B2 (en) Reception device
US8885694B2 (en) Changing an operating performance point
CN111106922B (zh) 接收设备及其操作方法
US11018677B1 (en) Transmission enable signal generation circuit and integrated circuit
WO2023087588A1 (zh) 采样电路、采样电路的使用方法、存储介质、电子装置
JP2018074413A (ja) 伝送装置、及び信号処理方法
JPH11355258A (ja) 位相調整回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination