CN116469971A - 一种集成电路堆叠芯片的封装方法及装置 - Google Patents
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- CN116469971A CN116469971A CN202310411547.XA CN202310411547A CN116469971A CN 116469971 A CN116469971 A CN 116469971A CN 202310411547 A CN202310411547 A CN 202310411547A CN 116469971 A CN116469971 A CN 116469971A
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 125
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000003292 glue Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 83
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 239000013642 negative control Substances 0.000 claims description 12
- 239000013641 positive control Substances 0.000 claims description 12
- 239000012790 adhesive layer Substances 0.000 claims description 11
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000000853 adhesive Substances 0.000 claims description 5
- 230000001070 adhesive effect Effects 0.000 claims description 5
- 238000009833 condensation Methods 0.000 claims description 3
- 230000005494 condensation Effects 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 3
- 238000003466 welding Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 238000005538 encapsulation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004205 dimethyl polysiloxane Substances 0.000 description 4
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- -1 polydimethylsiloxane Polymers 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- UNILWMWFPHPYOR-KXEYIPSPSA-M 1-[6-[2-[3-[3-[3-[2-[2-[3-[[2-[2-[[(2r)-1-[[2-[[(2r)-1-[3-[2-[2-[3-[[2-(2-amino-2-oxoethoxy)acetyl]amino]propoxy]ethoxy]ethoxy]propylamino]-3-hydroxy-1-oxopropan-2-yl]amino]-2-oxoethyl]amino]-3-[(2r)-2,3-di(hexadecanoyloxy)propyl]sulfanyl-1-oxopropan-2-yl Chemical compound O=C1C(SCCC(=O)NCCCOCCOCCOCCCNC(=O)COCC(=O)N[C@@H](CSC[C@@H](COC(=O)CCCCCCCCCCCCCCC)OC(=O)CCCCCCCCCCCCCCC)C(=O)NCC(=O)N[C@H](CO)C(=O)NCCCOCCOCCOCCCNC(=O)COCC(N)=O)CC(=O)N1CCNC(=O)CCCCCN\1C2=CC=C(S([O-])(=O)=O)C=C2CC/1=C/C=C/C=C/C1=[N+](CC)C2=CC=C(S([O-])(=O)=O)C=C2C1 UNILWMWFPHPYOR-KXEYIPSPSA-M 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
- G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
- G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
- G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/52—Encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/52—Encapsulations
- H01L33/54—Encapsulations having a particular shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
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Abstract
本申请公开了一种集成电路堆叠芯片的封装方法及装置，该封装方法分别制备包括单元控制芯片和第一LED芯片的第一封装子单元和包括第二LED芯片的两个第二封装子单元，再将两个第二封装子单元分别封装于第一封装子单元的相对侧面上，形成U型显示结构，最后通过向U型凹槽内添加封装胶得到最终的显示封装单元。本方法将两个第二LED芯片立式排布于第一LED芯片的两侧，不再将三个LED芯片在同一水平面排开，节约了显示封装单元在水平方向上的空间占用量，缩小了显示器中的单个像素的水平尺寸，有利于提高显示器中像素密度。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种集成电路堆叠芯片的封装方法及装置。
背景技术
多功能芯片的系统集成是从封装技术出发，对不同芯片进行平面排布或叠加集成，将多颗具有不同功能的芯片、其他器件等组合到一起，实现特定功能的标准封装电子装备。
为了提高Micro-LED显示器的生产效率和生产良率，本领域技术人员想到了将红绿蓝三色LED芯片和单元控制芯片封装在同一个显示封装单元中，在后续的显示器生产过程中，只需要将这些显示封装单元逐一排列到对应的电路板上即可。
但是目前的显示封装单元中，三色LED芯片和单元控制芯片被排布在同一水平面上，对水平方向的空间占用量较大，不利于显示器中像素密度的提高。
发明内容
本申请的目的在于提供一种集成电路堆叠芯片的封装方法及装置，其能够改善上述问题。
本申请的实施例是这样实现的：
第一方面，本申请提供一种集成电路堆叠芯片的封装方法，该方法包括：
S1、制备包括单元控制芯片和第一LED芯片的第一封装子单元，在所述第一封装子单元中，所述第一LED芯片通过第一电路层与所述单元控制芯片电连接，所述第一电路层背离所述单元控制芯片和所述第一LED芯片的表面设置有用于接收外部驱动信号的触盘，所述第一电路层的两个相对侧表面分别设置有与所述单元控制芯片电连接的一对控制电极；
S2、制备包括第二LED芯片的第二封装子单元，所述第二封装子单元包括第二电路层以及设置于所述第二电路层同侧的所述第二LED芯片和一对驱动电极，所述驱动电极通过所述第二电路层分别与所述第二LED芯片的正电极和负电极电连接；
S3、将两个所述第二封装子单元的所述驱动电极分别焊接于位于所述第一封装子单元不同侧的所述控制电极上，使得两个所述第二封装子单元和所述第一封装子单元围成一个凹槽；
S4、向所述凹槽内继续添加封装胶，得到显示封装单元。
可以理解，本申请公开了一种集成电路堆叠芯片的封装方法，分别制备包括单元控制芯片和第一LED芯片的第一封装子单元和包括第二LED芯片的两个第二封装子单元，再将两个第二封装子单元分别封装于第一封装子单元的相对侧面上，形成U型显示结构，最后通过向U型凹槽内添加封装胶得到最终的显示封装单元。本方法将两个第二LED芯片立式排布于第一LED芯片的两侧，不再将三个LED芯片在同一水平面排开，节约了显示封装单元在水平方向上的空间占用量，缩小了显示器中的单个像素的水平尺寸，有利于提高显示器中像素密度。
在本申请可选的实施例中，所述显示封装单元中的两个所述第二封装子单元内的所述第二LED芯片的出光波段不同，且所述第二LED芯片均与所述第一LED芯片的出光波段不同。
其中，第一LED芯片和两个第二LED芯片可以分别是红光LED芯片、绿光LED芯片和蓝光LED芯片。
在本申请可选的实施例中，步骤S1包括：
S11、向附有粘结层的第一临时基板上转移单元控制芯片和第一LED芯片；
S12、向所述第一临时基板上涂布封装胶，使得所述封装胶覆盖所述第一LED芯片和所述单元控制芯片；
S13、待所述封装胶凝固后，去除所述第一临时基板，露出凝固封装胶层的第一待处理表面；
S14、在所述第一待处理表面上制作第一电路层；
S15、在所述第一电路层背离所述单元控制芯片和所述第一LED芯片的表面上设置有用于接收外部驱动信号的触盘；
S16、在所述第一绝缘平坦层的两个相对侧表面分别设置第一控制电极对和第二控制电极对。
可选的，步骤S14包括：
S141、在所述第一待处理表面上制作第一绝缘平坦层；
S142、在所述第一绝缘平坦层内制备控制导电线路和驱动导电线路，使得所述控制导电线路连接于所述单元控制芯片的信号引脚和对应的所述触盘之间，所述驱动导电线路连接于所述单元控制芯片的驱动引脚和所述第一LED芯片之间，部分所述驱动导电线路伸出所述第一绝缘平坦层的两个相对侧面；
步骤S16包括：在所述第一绝缘平坦层的两个相对侧表面分别设置第一控制电极对和第二控制电极对，使得所述驱动导电线路与对应的所述第一控制电极接触连接。
可选的，所述单元控制芯片的所述信号引脚包括扫描线信号引脚、数据线信号引脚、时钟信号引脚和接地信号引脚；所述触盘包括扫描线信号触盘、数据线信号触盘、时钟信号触盘和接地信号触盘；所述扫描线信号引脚和所述扫描线信号触盘之间连接有第一控制导电线路，所述数据线信号引脚和所述数据线信号触盘之间连接有第二控制导电线路，所述时钟信号引脚和所述时钟信号触盘之间连接有第三控制导电线路，所述接地信号引脚和所述接地信号触盘之间连接有第四控制导电线路；
所述单元控制芯片的所述驱动引脚包括电源驱动引脚123、第一驱动引脚124、第二驱动引脚121和第三驱动引脚122，所述电源驱动引脚123通过第一驱动导电线路与所述第一LED芯片的正极电连接，所述第一驱动引脚124通过第二驱动导电线路与所述第一LED芯片的负极电连接；所述第一控制电极对包括第一正控制电极和第一负控制电极，所述第二控制电极对包括第二正控制电极和第二负控制电极，所述电源驱动引脚123还通过第一驱动导电线路与所述第一正控制电极和所述第二正控制电极电连接，所述第二驱动引脚121和第三驱动引脚122还分别通过第三驱动导电线路和第四驱动导电线路与位于所述第一负控制电极和所述第二负控制电极电连接。
可选的，所述第一绝缘平坦层设置所述单元控制芯片和所述第一LED芯片的表面为正表面，所述第一绝缘平坦层设置所述触盘的表面为背表面，所述正表面和所述背表面平行，所述正表面的几何中心与所述背表面的几何中心的连线为中心线，所述中心线垂直于所述正表面和所述背表面；所述第一绝缘平坦层设置有所述第一控制电极对和所述第二控制电极对的两个相对侧面均相对于所述中心线倾斜，且两个相对侧面相对于所述中心线对称设置。
可以理解，在制备第一封装子单元时采用倾斜侧面的第一电路层，可以将两个第二LED芯片倾斜排布于第一LED芯片的两侧，最终得到的显示封装单元的出光光路呈扩散装，可以扩大显示封装单元的出光角度。
在本申请可选的实施例中，步骤S2包括：
S21、向附有粘结层的第二临时基板上转移单元控制芯片和第二LED芯片；
S22、向所述第二临时基板上涂布负性光刻胶，使得所述负性光刻胶覆盖所述第二LED芯片；
S23、通过冷凝方式使得所述负性光刻胶固化后，去除所述第二临时基板，露出凝固负性光刻胶层的第二待处理表面；
S24、在所述第二待处理表面上制作第二电路层；
S25、去除未包裹所述第二LED芯片的部分所述负性光刻胶，露出所述第二电路层的操作面；
S26、在所述操作面上设置一对与所述第二LED芯片的正电极和负电极连接的驱动电极对。
可选的，步骤S24包括：
S241在所述第二待处理表面上制作第二绝缘平坦层；
S242在所述第二绝缘平坦层内制备两条驱动导电线路，两条所述驱动导电线路分别与所述第二LED芯片的正电极和负电极连接；
所述驱动电极对包括正驱动电极和负驱动电极，步骤S26包括：
S261、在所述操作面上设置与所述第二LED芯片的正电极连接的正驱动电极；
S262、在所述操作面上设置与所述第二LED芯片的负电极连接的负驱动电极。
可选的，步骤S25包括:
S251、通过激光选择性地照射包裹所述第二LED芯片的所述负性光刻胶，使得被照射的所述负性光刻胶进一步固化;
S252、通过显影液洗除未被照射的所述负性光刻胶，露出所述第二电路层的操作面，所述操作面的宽度大于所述单元控制芯片和/或所述第一LED芯片的高度。
第二方面，本申请还公开了一种集成电路堆叠芯片的封装装置，其特征在于，包括：通过第一方面任一项所述集成电路堆叠芯片的封装方法制备的显示封装单元。
有益效果
本申请公开了一种集成电路堆叠芯片的封装方法，本方法将两个第二LED芯片立式排布于第一LED芯片的两侧，不再将三个LED芯片在同一水平面排开，节约了显示封装单元在水平方向上的空间占用量，缩小了显示器中的单个像素的水平尺寸，有利于提高显示器中像素密度。
在制备第一封装子单元时采用倾斜侧面的第一电路层，可以将两个第二LED芯片倾斜排布于第一LED芯片的两侧，最终得到的显示封装单元的出光光路呈扩散装，可以扩大显示封装单元的出光角度。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举可选实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是现有技术中通过显示封装单元排布形成的显示器的结构示意图；
图2至图6是本申请提供的集成电路堆叠芯片的封装方法中步骤S1的制作过程示意图；
图7至图12是本申请提供的集成电路堆叠芯片的封装方法中步骤S2的制作过程示意图；
图13是本申请提供的集成电路堆叠芯片的封装方法中步骤S3的制作过程示意图；
图14是本申请提供的集成电路堆叠芯片的封装方法中步骤S4的制作过程示意图；
图15是本申请提供的封装方法所得到的一种显示封装单元的结构示意图；
图16是本申请提供的封装方法所得到的另一种显示封装单元的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，在本文中，采用了诸如S1、S2等步骤代号，其目的是为了更清楚简要地表述相应内容，不构成顺序上的实质性限制，本领域技术人员在具体实施时，可能会先执行S2后执行S1等，但这些均应在本申请的保护范围之内。
市面上大多是Micro-LED显示器的制备过程中，需要将红绿蓝三色LED芯片逐一转移至显示背板上，这无疑需要高精度的转移技术和较高的时间成本。为了提高Micro-LED显示器的生产效率和生产良率，本领域技术人员想到了将红绿蓝三色LED芯片和单元控制芯片封装在同一个显示封装单元中，在后续的显示器生产过程中，只需要将这些显示封装单元逐一排列到对应的电路板上即可。
如图1所示，只需要将各个显示封装单元2转移排布至显示背板1上即可完成各个像素单元的安装，无需再将红绿蓝三色LED芯片逐一转移至显示背板1上，降低了对转移技术的精度要求，提高了生产效率和生产良率。显示封装单元2中的驱动芯片3用于接收显示背板1上的控制电路4的控制信号，并根据该控制信号对显示封装单元2内的红绿蓝三色LED芯片进行驱动。
但是目前的显示封装单元中，三色LED芯片和单元控制芯片被排布在同一水平面上，如图1所示，对水平方向的空间占用量较大，不利于显示器中像素密度的提高。
为了解决上述问题，第一方面，本申请提供一种集成电路堆叠芯片的封装方法，该方法包括：
S1、制备包括单元控制芯片和第一LED芯片的第一封装子单元。
在第一封装子单元中，第一LED芯片通过第一电路层与单元控制芯片电连接，第一电路层背离单元控制芯片和第一LED芯片的表面设置有用于接收外部驱动信号的触盘，第一电路层的两个相对侧表面分别设置有与单元控制芯片电连接的一对控制电极。
S2、制备包括第二LED芯片的第二封装子单元。
第二封装子单元包括第二电路层以及设置于第二电路层同侧的第二LED芯片和一对驱动电极，驱动电极通过第二电路层分别与第二LED芯片的正电极和负电极电连接。
S3、将两个第二封装子单元的驱动电极分别焊接于位于第一封装子单元不同侧的控制电极上，使得两个第二封装子单元和第一封装子单元围成一个凹槽。
如图13所示，两个第二封装子单元20和30均立式排布于第一封装子单元10的两侧，第二封装子单元20的驱动电极211和212分别与第一封装子单元10的第一正控制电极111和第一负控制电极112焊接；另一个第二封装子单元30的驱动电极311和312分别与第一封装子单元10的第二正控制电极131和第二负控制电极132焊接。
在本申请时实例中，所述显示封装单元中的两个所述第二封装子单元内的驱动电极的位置可能存在适应性的区别。比如，图13中，第二封装子单元20的两个驱动电极211和212之间的间距小于第三封装子单元30的两个驱动电极311和312之间的间距。
S4、向凹槽内继续添加封装胶，得到显示封装单元。
如图14所示，两个第二封装子单元20和30分别与第一封装子单元10焊接后，围成一个凹槽5，向凹槽5内继续添加封装胶，得到最终的显示封装单元100，如图15所示。
可以理解，本申请公开了一种集成电路堆叠芯片的封装方法，分别制备包括单元控制芯片和第一LED芯片的第一封装子单元和包括第二LED芯片的两个第二封装子单元，再将两个第二封装子单元分别封装于第一封装子单元的相对侧面上，形成U型显示结构，最后通过向U型凹槽内添加封装胶得到最终的显示封装单元。本方法将两个第二LED芯片立式排布于第一LED芯片的两侧，不再将三个LED芯片在同一水平面排开，节约了显示封装单元在水平方向上的空间占用量，缩小了显示器中的单个像素的水平尺寸，有利于提高显示器中像素密度。
在本申请可选的实施例中，显示封装单元中的两个第二封装子单元内的第二LED芯片的出光波段不同，且第二LED芯片均与第一LED芯片的出光波段不同。
其中，第一LED芯片和两个第二LED芯片可以分别是红光LED芯片、绿光LED芯片和蓝光LED芯片。如图13所示，图中第二封装子单元20内的第二LED芯片21和第二封装子单元30内的第二LED芯片31的出光波段不同，可以分别是绿光LED芯片和蓝光LED芯片；图中第一封装子单元10内的第一LED芯片11可以是红光LED芯片。
在本申请可选的实施例中，步骤S1包括：
S11、向附有粘结层的第一临时基板上转移单元控制芯片和第一LED芯片。
如图2所示，根据现有技术可以通过静电吸附、聚二甲基硅氧烷（PDMS）转移头等方式将单元控制芯片12和第一LED芯片11转移至第一临时基板101的粘结层102上。
S12、向第一临时基板上涂布封装胶，使得封装胶覆盖第一LED芯片和单元控制芯片。
如图3所示，向第一临时基板101上涂布封装胶13，使得封装胶13覆盖第一LED芯片11和单元控制芯片12。
S13、待封装胶凝固后，去除第一临时基板，露出凝固封装胶层的第一待处理表面。
如图4所示，待封装胶13凝固后，剥离第一临时基板101，露出凝固封装胶层的第一待处理表面103。如图4所示，剥离第一临时基板101后，单元控制芯片12的各个引脚露出，从左到右依次为第二驱动引脚121、第三驱动引脚122、电源驱动引脚123、第一驱动引脚124、扫描线信号引脚125、数据线信号引脚126、时钟信号引脚127和接地信号引脚128；剥离第一临时基板101后，第一LED芯片11露出负电极111和正电极112。
S14、在第一待处理表面上制作第一电路层。
在本申请实施例中，步骤S14包括：在第一待处理表面上制作第一绝缘平坦层；在第一绝缘平坦层内制备控制导电线路和驱动导电线路，使得控制导电线路连接于单元控制芯片的信号引脚和对应的触盘之间，驱动导电线路连接于单元控制芯片的驱动引脚和第一LED芯片之间，部分驱动导电线路伸出第一绝缘平坦层的两个相对侧面。
如图5所示，在第一待处理表面103上可以采用硅或者高分子聚合材料制作第一绝缘平坦层141，并通过光刻、蒸镀、电镀等半导体制程技术第一绝缘平坦层141内制备控制导电线路和驱动导电线路，从而制得第一电路层14。
S15、在第一电路层背离单元控制芯片和第一LED芯片的表面上设置有用于接收外部驱动信号的触盘。
如图6所示，在第一电路层14背离单元控制芯片12和第一LED芯片11的表面上设置有用于接收外部驱动信号的触盘，从左至右包括扫描线信号触盘15、数据线信号触盘16、时钟信号触盘17和接地信号触盘18。其中，扫描线信号引脚125和扫描线信号触盘15之间连接有第一控制导电线路143，数据线信号引脚126和数据线信号触盘16之间连接有第二控制导电线路144，时钟信号引脚127和时钟信号触盘17之间连接有第三控制导电线路145，接地信号引脚128和接地信号触盘18之间连接有第四控制导电线路146。
S16、在第一绝缘平坦层的两个相对侧表面分别设置第一控制电极对和第二控制电极对。
在本申请实施例中，步骤S16包括：在第一绝缘平坦层的两个相对侧表面分别设置第一控制电极对和第二控制电极对，使得驱动导电线路与对应的第一控制电极接触连接。
如图5和图6所示，单元控制芯片12的驱动引脚包括第二驱动引脚121、第三驱动引脚122、电源驱动引脚123、第一驱动引脚124，电源驱动引脚123通过第一驱动导电线路147与第一LED芯片11的正电极112电连接，第一驱动引脚124通过第二驱动导电线路148与第一LED芯片11的负电极111电连接。
如图5和图6所示，第一绝缘平坦层141的第一侧面上设置有通过第一驱动导电线路147与电源驱动引脚123连接的第一正控制电极111；第一绝缘平坦层141的第一侧面上还设置有通过第四驱动导电线路149与第二驱动引脚121连接的第一负控制电极112。第一绝缘平坦层141的第二侧面上设置有通过第一驱动导电线路147与电源驱动引脚123连接的第二正控制电极131；第一绝缘平坦层141的第二侧面上还设置有通过第五驱动导电线路150与第二驱动引脚121连接的第二负控制电极132。
在本申请实施例中，第一绝缘平坦层设置单元控制芯片和第一LED芯片的表面为正表面，第一绝缘平坦层设置触盘的表面为背表面，正表面和背表面平行，正表面的几何中心与背表面的几何中心的连线为中心线，中心线垂直于正表面和背表面；所述第一绝缘平坦层设置有所述第一控制电极对和所述第二控制电极对的两个相对侧面均相对于所述中心线倾斜，且两个相对侧面相对于中心线对称设置。
可以理解，如图16所示，在制备第一封装子单元10时采用倾斜侧面的第一电路层14，可以将两个第二LED芯片倾斜排布于第一LED芯片的两侧，最终得到的显示封装单元200的出光光路呈扩散装，可以扩大显示封装单元的出光角度。
在本申请可选的实施例中，步骤S2包括：
S21、向附有粘结层的第二临时基板上转移单元控制芯片和第二LED芯片。
如图7所示，根据现有技术可以通过静电吸附、聚二甲基硅氧烷（PDMS）转移头等方式将第二LED芯片21转移至第二临时基板201的粘结层202上。
S22、向第二临时基板上涂布负性光刻胶，使得负性光刻胶覆盖第二LED芯片。
如图8所示，向第二临时基板201上涂布负性光刻胶23，使得负性光刻胶23覆盖第二LED芯片21。
S23、通过冷凝方式使得负性光刻胶固化后，去除第二临时基板，露出凝固负性光刻胶层的第二待处理表面。
如图9所示，待负性光刻胶23凝固后，剥离第二临时基板201，露出凝固负性光刻胶层的第二待处理表面203。如图9所示，剥离第二临时基板201后，第二LED芯片21露出负电极210和正电极220。
S24、在第二待处理表面上制作第二电路层。
可选的，步骤S24包括：在第二待处理表面上制作第二绝缘平坦层；在第二绝缘平坦层内制备两条驱动导电线路，两条驱动导电线路分别与第二LED芯片的正电极和负电极连接。
如图10所示，在第二待处理表面203上制作第二绝缘平坦层241，并通过光刻、蒸镀、电镀等半导体制程技术第二绝缘平坦层241内制备与正电极220连接的第一驱动导电线路242和与负电极210连接的第二驱动导电线路243，从而制得第一电路层24。
S25、去除未包裹第二LED芯片的部分负性光刻胶，露出第二电路层的操作面。
可选的，步骤S25包括:通过激光选择性地照射包裹第二LED芯片的负性光刻胶，使得被照射的负性光刻胶进一步固化；通过显影液洗除未被照射的负性光刻胶，露出第二电路层的操作面，操作面的宽度大于单元控制芯片和/或第一LED芯片的高度。
如图11所示，通过激光选择性地照射包裹第二LED芯片21的负性光刻胶23，使得包裹LED芯片21的胶层区域231进一步固化；然后通过显影液洗除未被照射的胶层区域232，露出第二电路层的操作面240。
S26、在操作面上设置一对与第二LED芯片的正电极和负电极连接的驱动电极对。
驱动电极对包括正驱动电极211和负驱动电极212，如图12所示，步骤S26包括：在操作面240上设置与第二LED芯片的正电极220连接的正驱动电极211；在操作面上设置与第二LED芯片的负电极210连接的负驱动电极212。
第二方面，本申请还公开了一种集成电路堆叠芯片的封装装置，其特征在于，包括：通过第一方面任一项集成电路堆叠芯片的封装方法制备的显示封装单元。
在本公开的各种实施方式中所使用的表述“第一”、“第二”、“所述第一”或“所述第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。
当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
以上描述仅为本申请的可选实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
取决于语境，如在此所使用的词语“如果”、“若”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测（陈述的条件或事件）”可以被解释成为“当确定时”或“响应于确定”或“当检测（陈述的条件或事件）时”或“响应于检测（陈述的条件或事件）”。
以上描述仅为本申请的可选实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
以上所述仅为本申请的可选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (7)
1.一种集成电路堆叠芯片的封装方法，其特征在于，包括：
S1、制备包括单元控制芯片和第一LED芯片的第一封装子单元，在所述第一封装子单元中，所述第一LED芯片通过第一电路层与所述单元控制芯片电连接，所述第一电路层背离所述单元控制芯片和所述第一LED芯片的表面设置有用于接收外部驱动信号的触盘，所述第一电路层的两个相对侧表面分别设置有与所述单元控制芯片电连接的一对控制电极；
S2、制备包括第二LED芯片的第二封装子单元，所述第二封装子单元包括第二电路层以及设置于所述第二电路层同侧的所述第二LED芯片和一对驱动电极，所述驱动电极通过所述第二电路层分别与所述第二LED芯片的正电极和负电极电连接；
S3、将两个所述第二封装子单元的所述驱动电极分别焊接于位于所述第一封装子单元不同侧的所述控制电极上，使得两个所述第二封装子单元和所述第一封装子单元围成一个凹槽；
S4、向所述凹槽内继续添加封装胶，得到显示封装单元；
步骤S1包括：
S11、向附有粘结层的第一临时基板上转移单元控制芯片和第一LED芯片；
S12、向所述第一临时基板上涂布封装胶，使得所述封装胶覆盖所述第一LED芯片和所述单元控制芯片；
S13、待所述封装胶凝固后，去除所述第一临时基板，露出凝固封装胶层的第一待处理表面；
S14、在所述第一待处理表面上制作第一电路层；
S15、在所述第一电路层背离所述单元控制芯片和所述第一LED芯片的表面上设置有用于接收外部驱动信号的触盘；
S16、在所述第一绝缘平坦层的两个相对侧表面分别设置第一控制电极对和第二控制电极对；
步骤S14包括：
S141、在所述第一待处理表面上制作第一绝缘平坦层；
S142、在所述第一绝缘平坦层内制备控制导电线路和驱动导电线路，使得所述控制导电线路连接于所述单元控制芯片的信号引脚和对应的所述触盘之间，所述驱动导电线路连接于所述单元控制芯片的驱动引脚和所述第一LED芯片之间，部分所述驱动导电线路伸出所述第一绝缘平坦层的两个相对侧面；
步骤S16包括：在所述第一绝缘平坦层的两个相对侧表面分别设置第一控制电极对和第二控制电极对，使得所述驱动导电线路与对应的所述第一控制电极接触连接；
所述第一绝缘平坦层设置所述单元控制芯片和所述第一LED芯片的表面为正表面，所述第一绝缘平坦层设置所述触盘的表面为背表面，所述正表面和所述背表面平行，所述正表面的几何中心与所述背表面的几何中心的连线为中心线，所述中心线垂直于所述正表面和所述背表面；
所述第一绝缘平坦层设置有所述第一控制电极对和所述第二控制电极对的两个相对侧面均相对于所述中心线倾斜，且两个相对侧面相对于所述中心线对称设置。
2.根据权利要求1所述的集成电路堆叠芯片的封装方法，其特征在于，
所述显示封装单元中的两个所述第二封装子单元内的所述第二LED芯片的出光波段不同，且所述第二LED芯片均与所述第一LED芯片的出光波段不同。
3.根据权利要求1所述的集成电路堆叠芯片的封装方法，其特征在于，
所述单元控制芯片的所述信号引脚包括扫描线信号引脚、数据线信号引脚、时钟信号引脚和接地信号引脚；所述触盘包括扫描线信号触盘、数据线信号触盘、时钟信号触盘和接地信号触盘；所述扫描线信号引脚和所述扫描线信号触盘之间连接有第一控制导电线路，所述数据线信号引脚和所述数据线信号触盘之间连接有第二控制导电线路，所述时钟信号引脚和所述时钟信号触盘之间连接有第三控制导电线路，所述接地信号引脚和所述接地信号触盘之间连接有第四控制导电线路；
所述单元控制芯片的所述驱动引脚包括电源驱动引脚123、第一驱动引脚124、第二驱动引脚121和第三驱动引脚122，所述电源驱动引脚123通过第一驱动导电线路与所述第一LED芯片的正极电连接，所述第一驱动引脚124通过第二驱动导电线路与所述第一LED芯片的负极电连接；所述第一控制电极对包括第一正控制电极和第一负控制电极，所述第二控制电极对包括第二正控制电极和第二负控制电极，所述电源驱动引脚123还通过第一驱动导电线路与所述第一正控制电极和所述第二正控制电极电连接，所述第二驱动引脚121和第三驱动引脚122还分别通过第三驱动导电线路和第四驱动导电线路与位于所述第一负控制电极和所述第二负控制电极电连接。
4.根据权利要求1所述的集成电路堆叠芯片的封装方法，其特征在于，
步骤S2包括：
S21、向附有粘结层的第二临时基板上转移单元控制芯片和第二LED芯片；
S22、向所述第二临时基板上涂布负性光刻胶，使得所述负性光刻胶覆盖所述第二LED芯片；
S23、通过冷凝方式使得所述负性光刻胶固化后，去除所述第二临时基板，露出凝固负性光刻胶层的第二待处理表面；
S24、在所述第二待处理表面上制作第二电路层；
S25、去除未包裹所述第二LED芯片的部分所述负性光刻胶，露出所述第二电路层的操作面；
S26、在所述操作面上设置一对与所述第二LED芯片的正电极和负电极连接的驱动电极对。
5.根据权利要求4所述的集成电路堆叠芯片的封装方法，其特征在于，
步骤S24包括：
S241在所述第二待处理表面上制作第二绝缘平坦层；
S242在所述第二绝缘平坦层内制备两条驱动导电线路，两条所述驱动导电线路分别与所述第二LED芯片的正电极和负电极连接；
所述驱动电极对包括正驱动电极和负驱动电极，步骤S26包括：
S261、在所述操作面上设置与所述第二LED芯片的正电极连接的正驱动电极；
S262、在所述操作面上设置与所述第二LED芯片的负电极连接的负驱动电极。
6.根据权利要求4所述的集成电路堆叠芯片的封装方法，其特征在于，
步骤S25包括:
S251、通过激光选择性地照射包裹所述第二LED芯片的所述负性光刻胶，使得被照射的所述负性光刻胶进一步固化;
S252、通过显影液洗除未被照射的所述负性光刻胶，露出所述第二电路层的操作面，所述操作面的宽度大于所述单元控制芯片和/或所述第一LED芯片的高度。
7.一种集成电路堆叠芯片的封装装置，其特征在于，包括：通过权利要求1至6任一项所述集成电路堆叠芯片的封装方法制备的显示封装单元。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| CN116469971A true CN116469971A (zh) | 2023-07-21 |
| CN116469971B CN116469971B (zh) | 2023-09-15 |
Family
ID=87176572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310411547.XA Active CN116469971B (zh) | 2023-04-18 | 2023-04-18 | 一种集成电路堆叠芯片的封装方法及装置 |
Country Status (1)
| Country | Link |
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| CN (1) | CN116469971B (zh) |
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |