CN116469331A - 栅极驱动电路、电路驱动方法、驱动基板及显示装置 - Google Patents

Abstract

本申请提供一种栅极驱动电路、电路驱动方法、驱动基板及显示装置；所述栅极驱动电路包括：充电单元、复位单元、输出单元和释放单元；所述释放单元被配置为，在栅极驱动电路断电，且被施加低电平开启电压时被导通，并将所述充电单元因断电产生的高电平开启电压输出至所述栅极驱动电路外部，以使所述输出单元和所述复位单元均释放各自的剩余电荷；其中，所述高电平开启电压超出预设的高电平。可见本方案能够释放被拉高的高电平开启电压，并在断电后充分释放剩余电荷。

Description

栅极驱动电路、电路驱动方法、驱动基板及显示装置

技术领域

本申请的实施例涉及技术领域，尤其涉及一种栅极驱动电路、电路驱动方法、驱动基板及显示装置。

背景技术

在相关的栅极驱动电路中，在栅极驱动电路经历多次断电之后，电路中的电荷无法释放，也就是说，存在某点的电压在断电之后保持在高电平状态而无法降低，这将会导致栅极驱动电路中晶体管的电学特性发生漂移，例如阈值电压发生漂移，进而导致该晶体管无法正常开启。

在晶体管无法正常开启时，会导致栅极驱动电路的输出异常，进而引起显示面板出现图像显示故障，发生例如，花屏、重影或白屏等现象。

基于此，需要一种在栅极驱动电路断电之后，能够及时释放其内部的高电压的方案。

发明内容

有鉴于此，本申请的目的在于提出一种栅极驱动电路、电路驱动方法、驱动基板及显示装置。

基于上述目的，本申请提供了栅极驱动电路，包括充电单元、复位单元和输出单元，并还进一步包括释放单元；

所述释放单元被配置为，在栅极驱动电路断电，且被施加低电平开启电压时被导通，并将所述充电单元因断电产生的高电平开启电压输出至所述栅极驱动电路外部，以使所述输出单元和所述复位单元均释放各自的剩余电荷；其中，所述高电平开启电压超出预设的高电平。

进一步地，栅极驱动电路还包括：

电路输出端口和自举电容；

所述自举电容，一端与所述充电单元和所述输出单元均电连接，另一端与所述电路输出端口电连接，并被配置为，在栅极驱动电路断电后，向所述输出单元施加自举电压，以开启所述输出单元；

所述电路输出端口与所述输出单元电连接，并被配置为，将所述输出单元释放的剩余电荷输出至所述栅极驱动电路外部。

进一步地，栅极驱动电路还包括低电平输入端口和至少一个时钟信号端口；所述释放单元包括至少一个第一晶体管；

所述低电平输入端口与所述第一晶体管电连接，并被配置为，在栅极驱动电路断电后，将所述低电平开启电压拉高至所述第一晶体管的阈值电压，并向所述第一晶体管施加拉高后的低电平开启电压；

所述第一晶体管与所述充电单元和时钟信号端口均电连接，并被配置为，在被施加拉高后的低电平开启电压时开启，并通过时钟信号端口，将所述充电单元产生的所述高电平开启电压输出至所述栅极驱动电路外部。

进一步地，栅极驱动电路还包括至少两个时钟信号端口；

所述两个时钟信号端口被配置为，各自接收一个来自所述栅极驱动电路外部的时钟信号，且各自接收的时钟信号互相之间为周期相同、高低电压相位相反的信号对；

所述释放单元还包括至少两个第一晶体管，每个第一晶体管均与所述充电单元和所述低电平输入端口电连接，两个第一晶体管分别连接不同的时钟信号端口；

所述两个第一晶体管被配置为，在被施加拉高后的低电平开启电压时，将连接有低电压相位的时钟信号的第一晶体管导通，并将所述充电单元产生的所述高电平开启电压输出至所述栅极驱动电路外部。

进一步地，每个第一晶体管包括：

第一栅极、第一源级和第一漏极；

所述两个第一晶体管各自的第一源极和所述充电单元三者互为电连接，并被配置为，被所述充电单元施加所述高电平开启电压；

所述两个第一晶体管各自的第一漏极分别连接不同的时钟信号端口；

所述两个第一晶体管各自的第一栅极均与所述低电平输入端口电连接，并被配置为，在被施加拉高后的低电平开启电压时，将连接有低电压相位的时钟信号的第一漏极导通，并通过低电压相位的时钟信号所对应的时钟信号端口，将所述高电平开启电压输出至所述栅极驱动电路外部。

进一步地，栅极驱动电路还包括复位信号端口，并被配置为，从所述栅极驱动电路外部接受复位电压，并施加至所述第一子单元；

所述复位单元包括第一子单元、第二子单元、第三子单元和第四子单元；

所述第一子单元与所述复位信号端口电连接，并被配置为，在所述栅极驱动电路断电之前，受所述复位电压的驱动而开启，并对所述充电单元和所述输出单元放电；当所述充电单元因断电而截止后，受所述复位电压的驱动之后仍处于截止；

所述第二子单元与所述第一子单元电连接，并与所述充电单元和所述电路输出端口电连接，并被配置为，在所述充电单元截止后，受所述第三子单元的驱动，向所述电路输出端口释放所述复位单元内所有子单元的剩余电荷；

所述第三子单元与所述至少一个时钟信号端口电连接，并与所述第二子单元电连接，并被配置为，受所述时钟信号端口的驱动而开启，并在开启后驱动所述第二子单元开启；

所述第四子单元与所述低电平输入端口电连接，并与所述第二子单元和第三子单元电连接，并被配置为，在所述栅极驱动电路断电之前，受所述充电单元的驱动而开启，并向所述低电平输入端口放电；在所述充电单元截止后，所述第四子单元截止，并停止放电。

进一步地，第二子单元包括至少两个第三晶体管；

其中，一个第三晶体管与所述充电单元电连接，并被配置为，在所述充电单元截止后，受所述第三子单元的驱动后仍截止；

另一个第三晶体管与所述电路输出端口电连接，并被配置为，在所述充电单元截止后，受所述第三子单元的驱动后而开启，并向所述电路输出端口释放所述复位单元内所有子单元的剩余电荷。

基于同一发明构思，本申请还提供了一种电路驱动方法，用于驱动如上任意项所述的栅极驱动电路，所述方法包括：

在栅极驱动电路断电，且被施加低电平开启电压时被导通，并将充电单元因断电产生的高电平开启电压输出至所述栅极驱动电路外部，以使输出单元和复位单元均释放各自的剩余电荷；其中，所述高电平开启电压超出预设的高电平。

基于同一发明构思，本申请还提供了一种驱动基板，所述驱动基板包括如上任意项所述的栅极驱动电路。

基于同一发明构思，本申请还提供了一种显示设备，所述显示设备包括如上所述的驱动基板。

从上面所述可以看出，本申请提供的栅极驱动电路、电路驱动方法、驱动基板及显示装置，基于GOA单元处于断电的情形下，综合考虑了充电单元向释放单元和输出单元施加的高电平开启电压，通过低电平开启电压来导通释放单元，使得高电平开启电压能够通过释放单元被到处至GOA单元的外部，避免了输出单元经受高栅极偏压的影响，进而避免了输出单元的阈值电压发生漂移，并在高电平开启电压被释放后，能够实现将输出单元和复位单元内部的剩余电荷释放至GOA单元的外部。

附图说明

为了更清楚地说明本申请或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例的栅极驱动电路的第一电路图；

图2为本申请实施例的栅极驱动电路的第二电路图；

图3为本申请实施例的栅极驱动电路的第三电路图；

图4为本申请实施例的栅极驱动电路的第四电路图；

图5为本申请实施例的栅极驱动电路的第五电路图；

图6为本申请实施例的栅极驱动电路的第六电路图；

图7为本申请实施例的栅极驱动电路的第六电路图；

图8为本申请实施例的栅极驱动电路的信号时序图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本申请进一步详细说明。

需要说明的是，除非另外定义，本申请的实施例使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请的实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

如背景技术部分所述，相关的栅极驱动电路还难以满足产品在实际使用中的需要。

申请人在实现本申请的过程中发现，相关的栅极驱动电路存在的主要问题在于：在栅极驱动电路经历多次断电之后，电路中某个点的电荷无法释放，也就是说，在该点的电压在断电之后将保持在高电平状态而无法降低，基于此，将会导致栅极驱动电路中晶体管的电学特性发生漂移，例如阈值电压发生漂移，进而导致该晶体管无法正常开启。

进一步地，当晶体管无法正常开启时，会导致栅极驱动电路的输出异常，进而引起显示面板出现图像显示故障，发生例如，花屏、重影或白屏等现象。

同时，晶体管无法正常开启也会导致栅极驱动电路在断电之后，无法正常释放内部的剩余电荷，从而进一步加重故障，或引起其他故障。

在本申请的实施例中，如图1所示，图1的栅极驱动电路示出了GOA基板(栅驱动集成阵列基板)中的一个GOA单元(栅驱动集成阵列基板中的栅驱动集成单元)的电路，也即，栅极驱动电路，该GOA单元为阵列基板中的第N级单元。

如图1所示，其中包括有充电单元101、复位单元102、输出单元103、自举电容C1、高电平输入端口105、电路输出端口106、低电平输入端口107、第一时钟信号端口1081、第二时钟信号端口1082和复位信号端口109。

其中，高电平输入端口105接收GOA基板上前一级GOA单元的输出，也就是说N级GOA单元的高电平电压输入是由N-1级GOA单元的输出的，并向GOA单元内部传递高电平开启电压，正常情况下，高电平开启电压为Vgh。

进一步地，图1中的N级GOA单元的电路输出端则将输出电压至N+1级GOA单元。

进一步地，图1中的N级GOA单元的复位信号端口109将接收N+1级GOA单元的输出电压，并将其作为N级GOA单元的复位电压。

进一步地，低电平输入端口107、第一时钟信号端口1081和第二时钟信号端口1082均从GOA单元的电路外部接收对应的电压或电压信号，并传递至GOA单元电路内部。

其中，低电平输入端口107为GOA单元提供低电平开启电压，第一时钟信号端口1081与第二时钟信号端口1082均向GOA单元提供时钟信号，并且第一时钟信号端口1081提供的时钟信号与第二时钟信号端口1082提供的时钟信号之间，互相为周期相同，高低电压相位相反的一对信号对，其中的低电压与低电平输入端口107的低电平开启电压相同，高电压与Vgh相同，并且高电压相位和低电压相位各占二分之一。

进一步地，充电单元101包括有TFT(场效应晶体管)M1，并由高电平输入端口105向其输入高电平开启电压。

复位单元102包括有多个TFT：M2、M4、M10、M11、M5、M9、M6和M8。

在复位单元102的多个TFT中，M2和M4组成第一子单元，M10和M11组成第二子单元，M5和M9组成第三子单元，M6和M8组成第四子单元。

其中，第一子单元中的M2和M4均与复位信号端口109电连接，以得到复位电压；第一子单元中的M2和M4，第二子单元中的M10和M11，以及，第四子单元中的M8和M6均与低电平输入端口107电连接，第三子单元中的M5和M9与第二时钟信号端口1082电连接。

进一步地，输出单元103包括有TFT M3，如图1所示，M3与第一时钟信号端口1081和电路输出端口106电连接。

进一步地，复位单元102与所述充电单元101电连接；输出单元103，与所述充电单元101和所述复位单元102均电连接；释放单元104，与所述充电单元101、所述复位单元102和所述输出单元103均电连接。

进一步地，如图1所示，自举电容C1的一端与充电单元101、复位单元102、输出单元103均电连接，另一端与电路输出端口106电连接。

基于上述的连接关系，形成如图1所示的N级GOA单元的电路，图1中的圆点表示交汇在该点的电路互相之间连接并导通，无圆点的相交线段则表示交汇的多条电路互相之间不连接，也不导通。

在图1所示的GOA单元中，当该GOA单元在经历多次断电或者掉电之后，由于高电平输入端口105无输入电压，因此M1此时截止，M2和M10也因此处于截止状态，进而导致M2与M1之间的电荷无法释放，也就是图1中PU点位置的电荷无法释放，致使PU保持高电压状态。

其中，多次断电或者掉电可以是，例如长期使用过程中经历的多次关闭电路的供电，或者多次突然掉电等情况。

在一些情况中，PU点位置的电压将超出Vgh，并可以达到2倍的Vgh。

在该情况下，PU的高电压将施加至M3的栅极，也就是说导致M3受到高栅极偏压影响，因此M3的阈值电压在高栅极偏压下将会发生漂移，从而使得M3无法正常开启。

如图1所示，由于M3的漏极与电路输出端口106连接，因此，M3无法正常开启会导致该N级GOA单元向电路外部的输出发生异常。

可以看出，在M3无法正常开启时，GOA单元的输出出现异常，进而导致了显示面板的图像显示故障。

进一步地，在图1示出的GOA单元的电路中，在多次断电之后，不仅输出单元103出现异常，也会出现其他问题，例如，复位单元102会出现例如释放剩余电荷异常的问题。

具体地，在断电后，复位单元102内会残留有剩余电荷，并需要将剩余电荷释放至该N级GOA单元之外。

然而，由于施加在M11的栅极的开启电压来自图1电路中的PD点，而PD点的电压是由第二时钟信号端口1082施加在GOA单元的电压经过M5和M9之后的电压，因此，在第二时钟信号端口1082施加的电压为高电平电压Vgh的情况下，此时施加在M11的开启电压为：

Vgh-M5的阈值电压-M9的阈值电压

基于此，可以认为施加在M11的栅极的开启电压偏小，难以完全开启M11，因此M11导通的程度也比全开启时小，进而M11释放的剩余电荷也会少，从而减弱了对GOA单元内剩余电荷的释放能力。

基于此，本申请中的一个或多个实施例提供了栅极驱动电路，基于设置的由晶体管组成的释放单元104来释放高电平开启电压，从而令输出单元103能够正常开启，使得整个栅极驱动电路能够正常输出。

以下结合附图详细说明本申请的实施例。

参考图2，本申请一个实施例的栅极驱动电路，包括：充电单元101、复位单元102和输出单元103，其特征在于，还进一步包括释放单元104；

所述释放单元104被配置为，在栅极驱动电路断电，且被施加低电平开启电压时被导通，并将所述充电单元101因断电产生的高电平开启电压输出至所述栅极驱动电路外部，以使所述输出单元103和所述复位单元102均释放各自的剩余电荷；其中，所述高电平开启电压超出预设的高电平。

在本实施例中，以图2示出的N级GOA单元的电路作为具体示例。

图2示出的N级GOA单元的电路中，包括有充电单元101、复位单元102、释放单元104和输出单元103。

其中，复位单元102，与充电单元101电连接；输出单元103，与充电单元101和复位单元102均电连接；释放单元104，与充电单元101、复位单元102和输出单元103均电连接。

在一些实施例中，充电单元101可以包括至少一个TFT。

其中，该TFT与高电平输入端口105、复位单元102、释放单元104和输出单元103均电连接。

具体地，如图2所示，将M1作为具体示例，M1的栅极和源极与高电平输入端口105连接，漏极与复位单元102、释放单元104和输出单元103连接。

进一步地，图2示出的GOA单元还包括有高电平输入端口105、低电平输入端口107和电路输出端口106。

在本实施例中，N级GOA单元的电路经历了多次掉电或断电之后，再次处于断电或者掉电的状态。

基于此，在GOA单元断电后，由于充电单元101没有被继续施加高电平开启电压，因此充电单元101此时处于截止的状态。

进一步地，在GOA单元断电后，虽然充电单元101处于截止的状态，但由于存在剩余电荷，因此，充电单元101仍会将剩余电荷转化为电压，并向与其连接的输出单元103和释放单元104施加。

也就是说，在GOA单元断电后，充电单元101仍可以向输出单元103和释放单元104的方向充电。

具体地，在断电之前，充电单元101在开启时，图2中与充点单元的输出相连接的PU点的电压处于高电平，也即，Vgh的状态，并向输出单元103施加相当于Vgh的高电平开启电压，在断电的时刻，PU点仍处于高电平开启电压的状态。

进一步地，在GOA单元断电后，由于存在剩余电荷，因此，PU点的高电平开启电压将被进一步地拉高，拉高后的高电平开启电压将超出Vgh，并最高可以达到两倍的Vgh。

进一步地，如图8示出的时序图，在断电时刻之前，图2中的高电平输入端口105向M1施加高电平开启电压，此时，PU点处于高电平开启电压，在断电时刻，高电平输入端口105施加的高电平开启电压变为低电平，基于此，M1截止，而此时PU点的电压再次升高至2Vgh。

进一步地，在断电后，图2中的低电平输入端口107向GOA单元内部输入的低电平开启电压将被拉高。

具体地，如图8所示，低电平输入端口107施加的低电平开启电压在断电时刻之后，出现了短暂的上升。

进一步地，如图2所示，低电平输入端口107将被拉高的低电平开启电压施加至释放单元104。

基于此，释放单元104在被施加了上述的低电平开启电压后将被导通，并在导通后向N级GOA单元外部释放被拉高的高电平开启电压。

进一步地，由于上述PU点处被拉高的高电平开启电压被释放单元104释放，因此，如图8所示，PU点的等同于2Vgh的高电平开启电压将迅速掉落至低电平，也就是说，PU点的电压或剩余电荷被释放。

基于此，向输出单元103施加的相当于2Vgh高电平开启电压将被消除，进而输出单元103将不再承受高偏压，输出单元103的阈值电压也将不会发生漂移。

因此，输出单元103能够正常输出电压或输出单元103自身的剩余电荷，进而可以避免N级GOA单元的电路输出端口106发生输出异常。

进一步地，在图2的N级GOA单元断电之后，复位单元102可以通过电路输出端口106，将自身的剩余电荷释放至该GOA单元的电路外部。

可以看出，基于设置的释放单元104，可以将N级GOA电路中被拉高的高电平开启电压释放，以避免输出单元103受到高偏压的影响，从而避免了N级GOA单元的输出异常。

在本申请的另一实施例中，栅极驱动电路还包括：

电路输出端口106和自举电容C1；

所述自举电容C1，一端与所述充电单元101和所述输出单元103均电连接，另一端与所述电路输出端口106电连接，并被配置为，在栅极驱动电路断电后，向所述输出单元103施加自举电压，以开启所述输出单元103；

所述电路输出端口106与所述输出单元103电连接，并被配置为，将所述输出单元103释放的剩余电荷输出至所述栅极驱动电路外部。

在本实施例中，以图3作为具体的示例，基于前述图2的实施例，该N级GOA单元的电路中还包括有自举电容C1。

其中，自举电容与充电单元101、复位单元102、输出单元103和电路输出端口106均电连接，并且自举电容与输出单元103和电路输出端口106共同形成自举电路。

具体地，在图3示出的示例中，C1的一端连接了释放单元104、输出单元103和充电单元101，另一端则连接了电路输出端口106，输出单元103连接电路输出端口106，由此形成了自举电路，并且该自举电路可以受到充电单元101和释放单元104的影响。

在本实施例中，在N级GOA单元断电后，如前述实施例所述，施加在输出单元103的高电平开启电压被释放，由于C1两端的电压不能突变，在自举作用下，C1将向输出单元103施加自举电压。

基于此，输出单元103可以被开启，并向电路输出端口106输出其自身的剩余电荷。

在本申请的另一实施例中，栅极驱动电路还包括低电平输入端口107和至少一个时钟信号端口108；所述释放单元104包括至少一个第一晶体管；

所述低电平输入端口107与所述第一晶体管电连接，并被配置为，在栅极驱动电路断电后，将所述低电平开启电压拉高至所述第一晶体管的阈值电压，并向所述第一晶体管施加拉高后的低电平开启电压；

所述第一晶体管与所述充电单元101和时钟信号端口108均电连接，并被配置为，在被施加拉高后的低电平开启电压时开启，并通过时钟信号端口108，将所述充电单元101产生的所述高电平开启电压输出至所述栅极驱动电路外部。

在本实施例中，如图4所示，释放单元104可以由至少1个第一TFT(第一晶体管)组成，并且N级GOA单元中还设置有至少一个时钟信号端口108。

其中，如图4所示，释放单元104的第一TFT M1213具有第一栅极、第一源极和第一漏极，第一源极通过PU点与充电单元101连接，第一漏极则与任意一个时钟信号端口108连接，第一栅极可以与低电平输入端口107电连接。

进一步地，基于上述连接出的电路，如前述实施例所述，在N级GOA单元断电后，低电平输入端口107施加的低电平开启电压将被短暂拉高，并将拉高后的低电平开启电压施加至与低电平输入端口107连接的第一TFT M1213。

基于此，第一TFT M1213将被开启，在开启后，PU处的高电平开启电压将施加至M1213的第一源极，并经由第一漏极释放至与其连接的时钟信号端口108。

可以看出，基于释放单元104中的第一TFT，N级GOA单元中的剩余电荷，尤其是PU处的高电平开启电压将被释放，也就是说，高电平开启电压将不再施加于输出单元103，消除了施加在输出单元103处的高偏压。

在本申请的另一实施例中，栅极驱动电路还包括至少两个时钟信号端口108；

所述两个时钟信号端口108被配置为，各自接收一个来自所述栅极驱动电路外部的时钟信号，且各自接收的时钟信号互相之间为周期相同、高低电压相位相反的信号对；

所述释放单元104还包括至少两个第一晶体管，每个第一晶体管均与所述充电单元101和所述低电平输入端口107电连接，两个第一晶体管分别连接不同的时钟信号端口108；

所述两个第一晶体管被配置为，在被施加拉高后的低电平开启电压时，将连接有低电压相位的时钟信号的第一晶体管导通，并将所述充电单元101产生的所述高电平开启电压输出至所述栅极驱动电路外部。

在本实施例中，释放单元104还可以包含有至少两个相同的第一TFT，并且，对应每个第一TFT，GOA单元的电路中，还可以设置至少两个时钟信号端口108。

具体地，以图5作为具体的示例，其中，释放单元104包括两个第一TFT，分别为M12和M13，并且N级GOA单元中设置有两个时钟信号端口108，分别为第一时钟信号端口1081和第二时钟信号端口1082，并在图5中将第一时钟信号端口1081表示为CLK信号端口，将第二时钟信号端口1082表示为CLKB信号端口。

进一步地，如前述实施例所述，结合图8，可以确定，第一时钟信号端口1081发出的时钟信号和第二时钟信号端口1082发出的时钟信号，互相之间为周期相同，高低电压相位相反的信号对，也就是说，在第一时钟信号端口1081发出的时钟信号为高电平电压时，则第二时钟信号端口1082发出的时钟信号为低电平电压。

其中，如图5所示，第二时钟信号端口1082与复位单元102电连接，并向复位单元102施加时钟信号，第一时钟信号端口1081与输出单元103电连接，并向输出单元103施加时钟信号。

在本申请的另一实施例中，每个第一晶体管包括：

第一栅极、第一源级和第一漏极；

所述两个第一晶体管各自的第一源极和所述充电单元三者互为电连接，并被配置为，被所述充电单元施加所述高电平开启电压；

所述两个第一晶体管各自的第一漏极分别连接不同的时钟信号端口108；

所述两个第一晶体管各自的第一栅极均与所述低电平输入端口107电连接，并被配置为，在被施加拉高后的低电平开启电压时，将连接有低电压相位的时钟信号的第一漏极导通，并通过低电压相位的时钟信号所对应的时钟信号端口108，将所述高电平开启电压输出至所述栅极驱动电路外部。

在本实施例中，如图5所示，第一时钟信号端口1081与M13的第一漏极连接，第二时钟信号端口1082与M12的第一漏极连接，而M12的第一源极与M13的第一源极之间连接，并且两个第一源极均通过PU点与充电单元101连接。

进一步地，M12的第一栅极和M13的第一栅极之间连接，并且两个第一栅极均与低电平输入端口107连接。

进一步地，基于上述连接出的电路，如前述实施例所述，在N级GOA单元断电后，低电平输入端口107施加的低电平开启电压将被短暂拉高，并将拉高后的低电平开启电压施加至与低电平输入端口107连接的两个第一栅极。

基于此，M12和M13均可以被开启。

进一步地，由于施加在M12和M13的第一源极处的高电平开启电压导通至低电平，因此，M12和M13中并非两个第一TFT均能释放高电平开启电压，只有与连接的时钟信号为低电平电压的第一TFT才能够被导通，并释放高电平开启电压至对应的时钟信号端口108。

可以看出，通过在释放单元104中设置两个第一TFT，可以在N级GOA单元断电后，由于第一时钟信号端口1081和第二时钟信号端口1082中始终有一个处于低电平电压的状态，因此，PU点的高电平开启电压可以持续释放至GOA单元的外部。

在本申请的另一实施例中，输出单元103包括至少一个第二晶体管；

第二晶体管包括与充电单元101电连接的第二栅极，与电路输出端口106电连接的第二漏极；

第二晶体管被配置为，在充电单元101向第二栅极施加超出预设高电平的高电平开启电压后，在高电平开启电压被释放之前，第二晶体管的阈值电压发生漂移，第二晶体管截止，第二漏极向电路输出端口106释放电荷出现异常。

在本实施例中，输出单元103可以包括至少一个第二TFT，其中，该第二TFT的第二栅极与充电单元101连接，以实现在GOA单元未断电时为自举电容充电。

进一步地，第二TFT的第二源级与时钟信号端口108电连接，第二漏极与电路输出端口106电连接，以实现通过电路输出端口106对自举电容的放电，并在GOA单元断电后，可以通过电路输出端口106将自身的剩余电荷释放。

进一步地，在GOA单元断电后，并在释放单元104未释放施加在输出单元103的高电平开启电压时，高电平开启电压将施加在输出单元103，可以认为，输出单元103被施加了一个高偏压，该高偏压将令输出单元103的阈值电压发生漂移，从而令输出单元103无法正常开启。

在图6示出的具体示例中，输出单元103包括第二TFT M3，如图5所示，M3的第二栅极通过PU点与充电单元101电连接，并且M3的第二栅极还与C1的一端连接。

进一步地，M3的第二源级与第一时钟信号端口1081连接，M3的第二漏极与电路输出端口106连接。

在本实施例中，在N级GOA单元断电后，PU点的高电平开启电压将施加在M3的栅极，由于前述实施例中所述，此时的高电平开启电压超出预设的高电平Vgh，并最大可以达到2Vgh，因此，在释放单元104的第一TFT释放高电平开启电压之前，M3的第二栅极处于高栅极偏压的状态下，M3的阈值电压将发生漂移，进而M3将无法正常开启，并导致与M3的第二漏极连接的电路输出端口106出现输出异常，无法正常向该N级GOA单元外部释放电荷。

也就是说，在N级GOA单元断电后，输出单元103的剩余电荷也无法正常通过电路输出端口106向外释放。

在本申请的实施例中，栅极驱动电路还包括复位信号端口109，并被配置为，从所述栅极驱动电路外部接受复位电压，并施加至所述第一子单元；

所述复位单元102包括第一子单元、第二子单元、第三子单元和第四子单元；

所述第一子单元与所述复位信号端口109电连接，并被配置为，在所述栅极驱动电路断电之前，受所述复位电压的驱动而开启，并对所述充电单元101和所述输出单元103放电；当所述充电单元101因断电而截止后，受所述复位电压的驱动之后仍处于截止；

所述第二子单元与所述第一子单元电连接，并与所述充电单元101和所述电路输出端口106电连接，并被配置为，在所述充电单元101截止后，受所述第三子单元的驱动，向所述电路输出端口106释放所述复位单元102内所有子单元的剩余电荷；

所述第三子单元与所述至少一个时钟信号端口108电连接，并与所述第二子单元电连接，并被配置为，受所述时钟信号端口108的驱动而开启，并在开启后驱动所述第二子单元开启；

所述第四子单元与所述低电平输入端口107电连接，并与所述第二子单元和第三子单元电连接，并被配置为，在所述栅极驱动电路断电之前，受所述充电单元101的驱动而开启，并向所述低电平输入端口107放电；在所述充电单元101截止后，所述第四子单元截止，并停止放电。

在本实施例中，复位单元102包括有第一子单元、第二子单元、第三子单元、和第四子单元，并且GOA单元还设置有与复位单元102连接的复位信号端口109。

其中，复位信号端口109用于接收复位电压，该复位电压由下一级GOA单元提供，并具体将下一级GOA单元的输出作为本级GOA单元的复位电压，由复位信号端口109施加至复位单元102，并具体施加至第一子单元。

进一步地，第一子单元除了与复位信号端口109连接，还与低电平输入端口107、充电单元101和电路输出端口106均连接。

基于此，第一子单元可以在GOA单元未断电时正常开启和截止，以实现对充电单元101和输出单元103的放电。

其中，复位信号端口109施加的复位电压可以驱动第一子单元可以的开启和关闭。

进一步地，第二子单元与第一子单元连接，并同样还与低电平输入端口107、充电单元101和电路输出端口106均连接。

基于此，第二子单元可以在GOA单元未断电时，受第三子单元的驱动而开启和截止，以实现对GOA单元的噪声信号的放电和对充电单元101的放电；在GOA单元断电后，也即，充电单元101截止后，第二子单元可以受第三子单元你的驱动而开启，以实现对复位单元102内所有子单元的剩余电荷进行释放。

进一步地，第三子单元与第二子单元和第四子单元均电连接，并与至少一个时钟信号端口108连接。

基于此，时钟信号端口108可以驱动第三子单元的开启和截止，在第三子单元开启后，可以进一步驱动第二子单元。

进一步地，第四子单元与充电单元101、低电平输入端口107、第三子单元和第四子单元均连接。

基于此，在GOA单元未断电时，充电单元101可以驱动第四子单元的开启和截止，在第四子单元开启后，可以实现对第三子单元的放电；而在GOA单元断电后，也即，充电单元101截止后，则无法驱动第四子单元，也即第四子单元截止，进而第三子单元无法通过第四子单元来进行放电。

进一步地，复位单元102还包括有通过低电平输入端口107来驱动的放电TFT，该放电TFT的栅极和源级均与低电平输入端口107连接，而漏极与电路输出端口106连接，放电TFT还与第一子单元、第二子单元第四子单元均电连接。

基于此，可以在GOA单元断电后，低电平开启电压被拉高时，开启该放电TFT，使得复位单元102内的剩余电荷通过放电TFT的漏极释放至电路输出端口106，并进一步释放至GOA单元外部。

在图7示出的具体示例中，第一子单元包括有M2和M4，第二子单元包括有M10和M11，第三子单元包括有至少两个第三TFT M5和M9，第四子单元包括有M6和M8，放电TFT在图7中表示为M7。

进一步地，第一子单元的M2通过PU点与M1连接，而M4与电路输出端口106连接，M2和M4的栅极均与复位信号端口109连接。

基于此，在N级GOA单元未断电时，复位信号端口109可以控制M2开启，以对M1放电，并控制M4开启，以对输出单元103放电。

进一步地，在N级GOA单元断电后，也即，在M1截止后，复位信号端口109无法开启M2和M4，也就是说，M2无法对M1或者PU点放电，M4也无法对输出单元103放电。

进一步地，第二子单元的M10通过PU点与M1连接，M11与电路输出端口106连接，M10和M11均还与低电平输入端口107连接，而M10和M11各自的栅极通过图7中的PD点与第三子单元连接。

基于此，在N级GOA单元未断电时，受第三子单元的驱动，M10和M11可以开启，以对PD点进行放电；而在N级GOA单元断电后，由于M1截止，因此，即使第三子单元对M10施加电压，仍无法开启M10，M11则可以受第三子单元施加的电压而开启。

进一步地，M11还与第一子单元的M2、M4，第三子单元的M5、M9，以及，第四子单元的M8、M6连接，因此，在M11开启后将通过电路输出端口106，将释放各个子单元内的剩余电荷。

进一步地，第三子单元M9的栅极与第二时钟信号连接，M5的栅极与M9连接，并且M9与第四子单元的M8连接，M5与第四子单元的M6连接，因此，M9可以受第二时钟信号端口1082的驱动而开启，在M9开启后，M5受M9的驱动而开启，在M5开启后，可以对连接M10栅极和M11栅极的PD点充电，以对第二子单元的M10和M11进行驱动。

进一步地，第四子单元的M6和M8各自的栅极均通过PU点与充电单元101连接，并均与低电平输入端口107连接。

基于此，充电单元101的M1在开启后，可以驱动M8和M6开启，以实现对第三子单元进行放电，并在M1截止后，M8和M6也均截止，也即，停止了对第三子单元的放电。

进一步地，M7的栅极与低电平输入端口107连接，M7的漏极与电路输出端口106连接，因此，在N级GOA单元断电后，低电平输入端口107的低电平开启电压被短暂拉高，在此时，被拉高的低电平开启电压将施加至M7的栅极，以驱动M7开启，在M7开启后，各个子单元内的剩余电荷将通过的M7的漏极，并最终通过电路输出端口106释放至N级GOA单元的外部。

可见，通过设置的放电TFT，复位单元102可以在GOA单元断电之后，释放复位单元102内部的剩余电荷。

可见，本申请的实施例的栅极驱动电路，基于GOA单元处于断电的情形下，综合考虑了充电单元101向释放单元104和输出单元103施加的高电平开启电压，通过低电平开启电压来导通释放单元104，使得高电平开启电压能够通过释放单元104被到处至GOA单元的外部，避免了输出单元103经受高栅极偏压的影响，进而避免了输出单元103的阈值电压发生漂移，并在高电平开启电压被释放后，能够实现将输出单元103和复位单元102内部的剩余电荷释放至GOA单元的外部。

为了描述的方便，描述以上装置时以功能分为各种模块分别描述。当然，在实施本申请的实施例时可以把各模块的功能在同一个或多个软件和/或硬件中实现。

基于同一发明构思，与上述任意实施例的电路相对应的，本申请的实施例还提供了一种电路驱动方法。

所述电路驱动方法，应用于前述任意实施例中的栅极驱动电路，并具体包括：

在栅极驱动电路断电，且被施加低电平开启电压时被导通，并将充电单元因断电产生的高电平开启电压输出至所述栅极驱动电路外部，以使输出单元和复位单元均释放各自的剩余电荷；其中，所述高电平开启电压超出预设的高电平。

需要说明的是，本申请的实施例的电荷回收方法可以由单个设备执行，例如一台计算机或服务器等。本实施例的方法也可以应用于分布式场景下，由多台设备相互配合来完成。在这种分布式场景的情况下，这多台设备中的一台设备可以只执行本申请的实施例的方法中的某一个或多个步骤，这多台设备相互之间会进行交互以完成所述的方法。

需要说明的是，上述对本申请的一些实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于上述实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

基于同一发明构思，与上述任意实施例的栅极驱动电路相对应的，本申请还提供了一种驱动基板，所述驱动基板包括如上任意项实施例中所述的栅极驱动电路。

基于同一发明构思，与上述实施例的驱动基板相对应的，本申请还提供了一种显示设备，所述显示设备包括如上任意项实施例中所述的驱动基板。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本申请的范围(包括权利要求)被限于这些例子；在本申请的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本申请的实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。

另外，为简化说明和讨论，并且为了不会使本申请的实施例难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本申请的实施例难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本申请的实施例的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本申请的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本申请的实施例。因此，这些描述应被认为是说明性的而不是限制性的。

尽管已经结合了本申请的具体实施例对本申请进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。

本申请的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本申请的实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种栅极驱动电路，包括充电单元、复位单元和输出单元，其特征在于，还包括释放单元；

所述释放单元被配置为，在栅极驱动电路断电，且被施加低电平开启电压时被导通，并将所述充电单元因断电产生的高电平开启电压输出至所述栅极驱动电路外部，以使所述输出单元和所述复位单元均释放各自的剩余电荷；其中，所述高电平开启电压超出预设的高电平。

2.根据权利要求1所述的栅极驱动电路，其特征在于，栅极驱动电路还包括：

电路输出端口和自举电容；

所述自举电容，一端与所述充电单元和所述输出单元电连接，另一端与所述电路输出端口电连接，并被配置为，在栅极驱动电路断电后，向所述输出单元施加自举电压，以开启所述输出单元；

所述电路输出端口与所述输出单元电连接，并被配置为，将所述输出单元释放的剩余电荷输出至所述栅极驱动电路外部。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括低电平输入端口和至少一个时钟信号端口；所述释放单元包括至少一个第一晶体管；

所述低电平输入端口与所述第一晶体管电连接，并被配置为，在栅极驱动电路断电后，将所述低电平开启电压拉高至所述第一晶体管的阈值电压，并向所述第一晶体管施加拉高后的低电平开启电压；

所述第一晶体管与所述充电单元和时钟信号端口均电连接，并被配置为，在被施加拉高后的低电平开启电压时开启，并通过时钟信号端口，将所述充电单元产生的所述高电平开启电压输出至所述栅极驱动电路外部。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括至少两个时钟信号端口；

所述两个时钟信号端口被配置为，各自接收一个来自所述栅极驱动电路外部的时钟信号，且各自接收的时钟信号互相之间为周期相同、高低电压相位相反的信号对；

所述释放单元还包括至少两个第一晶体管，每个第一晶体管均与所述充电单元和所述低电平输入端口电连接，两个第一晶体管分别连接不同的时钟信号端口；

所述两个第一晶体管被配置为，在被施加拉高后的低电平开启电压时，将连接有低电压相位的时钟信号的第一晶体管导通，并将所述充电单元产生的所述高电平开启电压输出至所述栅极驱动电路外部。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述每个第一晶体管包括：

第一栅极、第一源级和第一漏极；

所述两个第一晶体管各自的第一源极和所述充电单元三者互为电连接，并被配置为，被所述充电单元施加所述高电平开启电压；

所述两个第一晶体管各自的第一漏极分别连接不同的时钟信号端口；

所述两个第一晶体管各自的第一栅极均与所述低电平输入端口电连接，并被配置为，在被施加拉高后的低电平开启电压时，将连接有低电压相位的时钟信号的第一漏极导通，并通过低电压相位的时钟信号所对应的时钟信号端口，将所述高电平开启电压输出至所述栅极驱动电路外部。

6.根据权利要求3所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括复位信号端口，并被配置为，从所述栅极驱动电路外部接受复位电压，并施加至所述第一子单元；

所述复位单元包括第一子单元、第二子单元、第三子单元和第四子单元；

所述第一子单元与所述复位信号端口电连接，并被配置为，在所述栅极驱动电路断电之前，受所述复位电压的驱动而开启，并对所述充电单元和所述输出单元放电；当所述充电单元因断电而截止后，受所述复位电压的驱动之后仍处于截止；

所述第二子单元与所述第一子单元电连接，并与所述充电单元和所述电路输出端口电连接，并被配置为，在所述充电单元截止后，受所述第三子单元的驱动，向所述电路输出端口释放所述复位单元内所有子单元的剩余电荷；

所述第三子单元与所述至少一个时钟信号端口电连接，并与所述第二子单元电连接，并被配置为，受所述时钟信号端口的驱动而开启，并在开启后驱动所述第二子单元开启；

所述第四子单元与所述低电平输入端口电连接，并与所述第二子单元和第三子单元电连接，并被配置为，在所述栅极驱动电路断电之前，受所述充电单元的驱动而开启，并向所述低电平输入端口放电；在所述充电单元截止后，所述第四子单元截止，并停止放电。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第二子单元包括至少两个第三晶体管；

其中，一个第三晶体管与所述充电单元电连接，并被配置为，在所述充电单元截止后，受所述第三子单元的驱动后仍截止；

另一个第三晶体管与所述电路输出端口电连接，并被配置为，在所述充电单元截止后，受所述第三子单元的驱动后而开启，并向所述电路输出端口释放所述复位单元内所有子单元的剩余电荷。

8.一种电路驱动方法，其特征在于，用于驱动如权利要求1-7中任意项所述的栅极驱动电路；

所述方法包括：

在栅极驱动电路断电，且被施加低电平开启电压时被导通，并将充电单元因断电产生的高电平开启电压输出至所述栅极驱动电路外部，以使输出单元和复位单元均释放各自的剩余电荷；其中，所述高电平开启电压超出预设的高电平。

9.一种驱动基板，其特征在于，所述电路基板包括多个如权利要求1-7中任意项所述的栅极驱动电路。

10.一种显示设备，其特征在于，包括如权利要求9所述的驱动基板。