CN116417043A - 一种存储器及其读电路 - Google Patents

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Abstract

本发明公开了一种存储器及其读电路，存储器包含多个存储阵列，每个存储阵列均包括第一阵列和与第一阵列的结构对称的第二阵列；存储器的读电路包括与多个存储阵列一一对应的多个位元读电路；每个位元读电路均包括字线控制电路、位线控制电路及电流比较电路。本申请的位元读电路可将位线上引入的亚阈值漏电流抵消掉，避免出现不同场景下读取同一存储位元的存储值是不同值的情况，从而提高了变阻式存储器的读取准确性。

Description

一种存储器及其读电路
技术领域
本发明涉及存储领域，特别是涉及一种存储器及其读电路。
背景技术
变阻式存储器的存储机制是基于其存储器件在低阻态和高阻态之间相互转变实现的。变阻式存储器中包含多个存储单元，每个存储单元又包含多个存储位元(用于存储一个二进制位)，每个存储单元内的所有存储位元同时进行读出或写入操作。如图1所示，变阻式存储器的每个存储位元均包括一个变阻器(用于存储二进制位使用，其处于高阻态表示存储值为二进制位“1”，其处于低阻态表示存储值为二进制位“0”)和一个MOS开关管(用于选择存储位元使用)。
变阻式存储器的不同存储单元中对应同一位置的存储位元组成同一存储阵列，且同一存储单元的各存储位元在不同存储阵列所处的排列位置是相同的。每个存储阵列均包含多条BL(Bit Line，位线，一条位线连接存储阵列中同一列存储位元的源端，即存储位元中变阻器未与MOS开关管连接的端子)和多条WL(Word Line，字线，一条字线连接存储阵列中同一排存储位元中MOS开关管的栅极)，通过WL可控制存储位元中MOS开关管的开关状态，通过导通BL的线路可获取存储位元的电平状态，则可通过WL和BL的耦合来选择不同的存储位元，每个存储阵列每次只选择一个存储位元，具体选择哪个存储位元由变阻式存储器所接收的读取地址决定。
变阻式存储器的每条BL上的所有存储位元均共用一个电流比较电路，电流比较电路用于将从所连接的BL上获取的电流与预设参考电流进行比较，若获取电流小于预设参考电流，说明此时BL上选择的存储位元处于高阻态，则输出表征当前所选择的存储位元的存储值为二进制位“1”的信号；若获取电流大于预设参考电流，说明此时BL上选择的存储位元处于低阻态，则输出表征当前所选择的存储位元的存储值为二进制位“0”的信号，以实现从变阻式存储器中读取存储数据。
随着变阻式存储器的容量逐渐增大，BL长度也会增大，BL长度的增大意味着共用电流比较电路的存储位元数量增多，这会引起一些负面效应：当读取某条BL上某个存储位元时，虽然该条BL上其它存储位元中的MOS开关管处于关闭状态，但这些MOS开关管上均存在亚阈值漏电流(指的是MOS开关管处于截止区时，源极和漏极之间的微量漏电流)，这些亚阈值漏电流会累积到BL上，影响电流比较电路从BL上获取的电流，BL长度越大，影响程度越大；而且，亚阈值漏电流会受温度影响，高温下的亚阈值漏电流要高于低温下的亚阈值漏电流，所以即使BL上的存储位元数量不变，电流比较电路从BL上获取的电流也会变化，但是，不同场景下，电流比较电路的预设参考电流是固定的，所以可能会存在不同场景下读取同一存储位元的存储值是不同值的情况，从而降低了变阻式存储器的读取准确性。
因此，如何提供一种解决上述技术问题的方案是本领域的技术人员目前需要解决的问题。
发明内容
本发明的目的是提供一种存储器及其读电路，可将位线上引入的亚阈值漏电流抵消掉，避免出现不同场景下读取同一存储位元的存储值是不同值的情况，从而提高了变阻式存储器的读取准确性。
为解决上述技术问题，本发明提供了一种存储器的读电路，应用于包含多个存储阵列的存储器，每个所述存储阵列均包括第一阵列和与所述第一阵列的结构对称的第二阵列；所述存储器的读电路包括与多个所述存储阵列一一对应的多个位元读电路；每个所述位元读电路均包括：
分别与对应读取的目标存储阵列连接的字线控制电路和位线控制电路；
与所述位线控制电路连接的电流比较电路。
可选地，所述字线控制电路分别与所述目标存储阵列内第一目标阵列和第二目标阵列的各字线连接，用于控制待选择的目标存储位元所在的目标字线闭合所述目标存储位元中的第一开关管；
所述位线控制电路分别与所述第一目标阵列和所述第二目标阵列的各位线连接，用于控制所述目标存储位元所在的第一位线及与所述第一位线在结构上对称的第二位线均导通。
可选地，所述位线控制电路包括：
一一设于所述第一目标阵列和所述第二目标阵列的多条位线上的多个第二开关管；其中，每个所述第二开关管的第一端均与所在位线上的存储位元的源端连接，每个所述第二开关管的第二端均与所述电流比较电路连接；
分别与多个所述第二开关管的控制端连接的开关控制电路，用于控制设于所述第一位线和所述第二位线上的第二开关管均闭合，以导通所述第一位线和所述第二位线。
可选地，所述电流比较电路包括：
分别与多个所述第二开关管的第二端连接的第一电流比较子电路，用于在所述目标存储位元位于所述第一目标阵列时进入工作状态，以获取所述第一位线上的第一电流及所述第二位线上的第二电流，若所述第二电流叠加预设参考电流得到的电流值大于所述第一电流，则生成表征所述目标存储位元的存储值为1的第一信号；否则，则生成表征所述目标存储位元的存储值为0第二信号；
分别与多个所述第二开关管的第二端连接的第二电流比较子电路，用于在所述目标存储位元位于所述第二目标阵列时进入工作状态，以获取所述第一电流及所述第二电流，若所述第二电流叠加预设参考电流得到的电流值大于所述第一电流，则生成所述第一信号；否则，则生成所述第二信号。
可选地，所述第一电流比较子电路包括第一开关器件、第二开关器件、第一参考电阻及第一电流灵敏放大器；其中：
所述第一开关器件的第一端分别与所述第一目标阵列对应的多个所述第二开关管的第二端连接，所述第一开关器件的第二端与所述第一电流灵敏放大器的输入负端连接，所述第二开关器件的第一端分别与所述第二目标阵列对应的多个所述第二开关管的第二端连接，所述第二开关器件的第二端分别与所述第一电流灵敏放大器的输入正端和所述第一参考电阻的第一端连接，所述第一参考电阻的第二端接地；其中，所述第一开关器件和所述第二开关器件在所述目标存储位元位于所述第一目标阵列时闭合、在所述目标存储位元位于所述第二目标阵列时断开；
所述第一电流灵敏放大器用于若自身输入正端的电流大于自身输入负端的电流，则输出表征所述目标存储位元的存储值为1的高电平信号；否则，则输出表征所述目标存储位元的存储值为0的低电平信号。
可选地，所述第一电流比较子电路还包括第三开关管和第四开关管；其中：
所述第三开关管的第一端与所述第一开关器件的第二端连接，所述第三开关管的第二端所述第一电流灵敏放大器的输入负端连接，所述第三开关管的控制端接入第一电压，所述第四开关管的第一端分别与所述第一参考电阻的第一端和所述第二开关器件的第二端连接，所述第四开关管的第二端与所述第一电流灵敏放大器的输入正端连接，所述第四开关管的控制端接入第二电压；其中，通过调整所述第一电压和所述第二电压相应调整所述第三开关管和所述第四开关管所在线路上的阻值。
可选地，所述第二电流比较子电路包括第三开关器件、第四开关器件、第二参考电阻及第二电流灵敏放大器；其中：
所述第三开关器件的第一端分别与所述第二目标阵列对应的多个所述第二开关管的第二端连接，所述第三开关器件的第二端与所述第二电流灵敏放大器的输入负端连接，所述第四开关器件的第一端分别与所述第一目标阵列对应的多个所述第二开关管的第二端连接，所述第四开关器件的第二端分别与所述第二电流灵敏放大器的输入正端和所述第二参考电阻的第一端连接，所述第二参考电阻的第二端接地；其中，所述第三开关器件和所述第四开关器件在所述目标存储位元位于所述第二目标阵列时闭合、在所述目标存储位元位于所述第一目标阵列时断开；
所述第二电流灵敏放大器用于若自身输入正端的电流大于自身输入负端的电流，则输出表征所述目标存储位元的存储值为1的高电平信号；否则，则输出表征所述目标存储位元的存储值为0的低电平信号。
可选地，所述第二电流比较子电路还包括第五开关管和第六开关管；其中：
所述第五开关管的第一端与所述第三开关器件的第二端连接，所述第五开关管的第二端所述第二电流灵敏放大器的输入负端连接，所述第五开关管的控制端接入第一电压，所述第六开关管的第一端分别与所述第二参考电阻的第一端和所述第四开关器件的第二端连接，所述第六开关管的第二端与所述第二电流灵敏放大器的输入正端连接，所述第六开关管的控制端接入第二电压；其中，通过调整所述第一电压和所述第二电压相应调整所述第五开关管和所述第六开关管所在线路上的阻值。
可选地，所述第一开关器件、所述第二开关器件、所述第三开关器件及所述第四开关器件均为传送门。
为解决上述技术问题，本发明还提供了一种存储器，包括多个存储阵列及上述任一种存储器的读电路。
可选地，所述存储器为相变存储器或磁性随机存储器或阻变随机存储器。
本发明提供了一种存储器的读电路，应用于包含多个存储阵列的存储器，每个存储阵列均包括第一阵列和与第一阵列的结构对称的第二阵列；存储器的读电路包括与多个存储阵列一一对应的多个位元读电路；每个位元读电路均包括字线控制电路、位线控制电路及电流比较电路。本申请的位元读电路可将位线上引入的亚阈值漏电流抵消掉，避免出现不同场景下读取同一存储位元的存储值是不同值的情况，从而提高了变阻式存储器的读取准确性。
本发明还提供了一种存储器，与上述读电路具有相同的有益效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的一种存储位元的结构示意图；
图2为本发明实施例提供的一种存储器的读电路的结构示意图；
图3为本发明实施例提供的一种读参考电流窗口在不同温度下的对比图；
图4为本发明实施例提供的一种存储器的读电路的具体结构示意图；
图5为本发明实施例提供的一种存储器的读电路的工作原理图；
图6为本发明实施例提供的一种存储器的读电路的简易原理图。
具体实施方式
本发明的核心是提供一种存储器及其读电路，可将位线上引入的亚阈值漏电流抵消掉，避免出现不同场景下读取同一存储位元的存储值是不同值的情况，从而提高了变阻式存储器的读取准确性。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图2，图2为本发明实施例提供的一种存储器的读电路的结构示意图。
该存储器的读电路应用于包含多个存储阵列的存储器(变阻式存储器，如相变存储器或磁性随机存储器或阻变随机存储器)，每个存储阵列均包括第一阵列和与第一阵列的结构对称的第二阵列；存储器的读电路包括与多个存储阵列一一对应的多个位元读电路；每个位元读电路均包括：
分别与对应读取的目标存储阵列内第一目标阵列和第二目标阵列的各字线连接的字线控制电路100，用于控制待选择的目标存储位元所在的目标字线闭合目标存储位元中的第一开关管；
分别与第一目标阵列和第二目标阵列的各位线连接的位线控制电路200，用于控制目标存储位元所在的第一位线及与第一位线在结构上对称的第二位线均导通；
与位线控制电路200连接的电流比较电路300，用于获取第一位线上的第一电流及第二位线上的第二电流，若第二电流叠加预设参考电流得到的电流值大于第一电流，则生成表征目标存储位元的存储值为1的第一信号；否则，则生成表征目标存储位元的存储值为0的第二信号。
具体地，本申请的存储器包含多个存储阵列(存储器的不同存储单元中对应同一位置的存储位元组成同一存储阵列，且同一存储单元的各存储位元在不同存储阵列所处的排列位置是相同的)，每个存储阵列均包括第一阵列和第二阵列，第一阵列与第二阵列在结构上对称。
存储器的读电路包括与多个存储阵列一一对应的多个位元读电路，每个位元读电路用于读取对应的存储阵列中各存储位元的存储值。每个位元读电路每次只读取对应的存储阵列中一个存储位元的存储值，由于每个存储单元内的所有存储位元同时进行读出或写入操作，所以每次多个位元读电路一一读取同一存储单元的各存储位元，从而读取到存储器内各存储单元的存储值。
基于此，每个位元读电路均包括字线控制电路100、位线控制电路200及电流比较电路300，其工作原理为：
字线控制电路100分别与对应读取的存储阵列(称为目标存储阵列)内第一阵列(称为第一目标阵列)和第二阵列(称为第二目标阵列)的各字线连接，字线控制电路100可控制待选择的存储位元(称为目标存储位元)所在的字线(称为目标字线)闭合目标存储位元中的第一开关管(实际上与目标字线连接的所有开关管均闭合)。
位线控制电路200分别与第一目标阵列和第二目标阵列的各位线连接，目标字线可控制目标存储位元所在的位线(称为第一位线)及与第一位线在结构上对称的位线(称为第二位线)均导通。若目标存储位元位于第一目标阵列，则第一位线为第一目标阵列中的一条位线，第二位线为第二目标阵列中的一条位线，第一位线与第二位线在结构上对称；若目标存储位元位于第二目标阵列，则第一位线为第二目标阵列中的一条位线，第二位线为第一目标阵列中的一条位线，第一位线与第二位线在结构上对称。
电流比较电路300与位线控制电路200连接，电流比较电路300可获取第一位线上的电流(称为第一电流)及第二位线上的电流(称为第二电流)，并将第二位线上的第二电流与预设参考电流叠加，得到参考修正电流，然后比较参考修正电流与第一位线上的第一电流，若参考修正电流大于第一电流，说明第一位线上选择的目标存储位元处于高阻态，则生成表征目标存储位元的存储值为1的第一信号；若参考修正电流小于第一电流，说明第一位线上选择的目标存储位元处于低阻态，则生成表征目标存储位元的存储值为0的第二信号。
需要说明的是，之所以现有的存储器的读电路可能存在不同场景下读取同一存储位元的存储值是不同值的情况，是因为：亚阈值漏电流会受温度影响，高温下的亚阈值漏电流要高于低温下的亚阈值漏电流，则高温下位元数据被准确表征的条件：Idata_HR+Idata_lkg_hot＜Iref<Idata_LR+Idata_lkg_hot；低温下位元数据被准确表征的条件：Idata_HR+Idata_lkg_cold＜Iref<Idata_LR+Idata_lkg_cold(Idata_lkg_hot＞Idata_lkg_cold)；高低温下位元数据被准确表征的条件：Iref_window＝Iref_cold_window∩Iref_hot_window；其中，Idata_HR为在所选择的第一存储位元为高阻态时，第一存储位元累积在位线上的电流；Idata_lkg_hot为在高温下，第一存储位元所在的位线上累积的亚阈值漏电流；Iref为预设参考电流；Idata_LR为在所选择的第一存储位元为低阻态时，第一存储位元累积在位线上的电流；Idata_lkg_cold为在低温下，第一存储位元所在的位线上累积的亚阈值漏电流；Iref_cold_window为参考电流Iref在低温下的第一读参考电流窗口；Iref_hot_window为参考电流Iref在高温下的第二读参考电流窗口；Iref_window为第一读参考电流窗口和第二读参考电流窗口的交集，即高低温下复合参考电流窗口(参照图3)。从图3可以看出，由于高低温漏电流变化导致读参考电流窗口在不同温度下不一致，所以当参考电流Iref设置在第一读参考电流窗口和第二读参考电流窗口的不重合位置时，会存在不同温度场景下读取同一存储位元的存储值是不同值的情况。
而在本申请的存储器的读电路中，可以理解的是，第二位线上的第二电流由第二位线上各存储位元内开关管的亚阈值漏电流累积形成，大致可以抵消第一位线上的第一电流中引入的亚阈值漏电流，从而排除了由于高低温漏电流变化导致的读参考电流窗口在不同温度下不一致的问题，也就避免了出现不同场景下读取同一存储位元的存储值是不同值的情况。
还需要说明的是，由于每次多个位元读电路一一读取同一存储单元的各存储位元，而同一存储单元的各存储位元在不同存储阵列所处的排列位置是相同的，即不同存储阵列中每次选择的存储位元在不同存储阵列所处的排列位置是相同的，所以多个位元读电路可共用字线控制电路100和位线控制电路200，以节约电路成本。
可见，本申请提供了一种存储器的读电路，应用于包含多个存储阵列的存储器，每个存储阵列均包括第一阵列和与第一阵列的结构对称的第二阵列；存储器的读电路包括与多个存储阵列一一对应的多个位元读电路；每个位元读电路均包括字线控制电路、位线控制电路及电流比较电路。位元读电路可将位线上引入的亚阈值漏电流抵消掉，避免出现不同场景下读取同一存储位元的存储值是不同值的情况，从而提高了变阻式存储器的读取准确性。
在上述实施例的基础上：
请参照图4，图4为本发明实施例提供的一种存储器的读电路的具体结构示意图。
作为一种可选的实施例，位线控制电路200包括：
一一设于第一目标阵列和第二目标阵列的多条位线上的多个第二开关管Q2；其中，每个第二开关管Q2的第一端均与所在位线上的存储位元的源端连接，每个第二开关管Q2的第二端均与电流比较电路300连接；
分别与多个第二开关管Q2的控制端连接的开关控制电路，用于控制设于第一位线和第二位线上的第二开关管Q2均闭合，以导通第一位线和第二位线。
具体地，本申请的位线控制电路200包括多个第二开关管Q2及开关控制电路，其工作原理为：
多个第二开关管Q2一一设于第一目标阵列和第二目标阵列的多条位线上，多个第二开关管Q2的开关状态由开关控制电路控制。开关控制电路用于控制设于所选择的目标存储位元所在的第一位线和与第一位线在结构上对称的第二位线上的第二开关管Q2均闭合，以导通第一位线和第二位线。
作为一种可选的实施例，电流比较电路300包括：
分别与多个第二开关管Q2的第二端连接的第一电流比较子电路，用于在目标存储位元位于第一目标阵列时进入工作状态，以获取第一电流及第二电流，若第二电流叠加预设参考电流得到的电流值大于第一电流，则生成第一信号；否则，则生成第二信号；
分别与多个第二开关管Q2的第二端连接的第二电流比较子电路，用于在目标存储位元位于第二目标阵列时进入工作状态，以获取第一电流及第二电流，若第二电流叠加预设参考电流得到的电流值大于第一电流，则生成第一信号；否则，则生成第二信号。
具体地，本申请的电流比较电路300包括第一电流比较子电路和第二电流比较子电路，其工作原理为：
在所选择的目标存储位元位于第一目标阵列时，第一电流比较子电路进入工作状态(此时第二电流比较子电路不工作)；在所选择的目标存储位元位于第二目标阵列时，第二电流比较子电路进入工作状态(此时第一电流比较子电路不工作)，第一电流比较子电路和第二电流比较子电路在工作时的工作原理相同：获取第一位线上的第一电流及第二位线上的第二电流，并将第二位线上的第二电流与预设参考电流叠加，得到参考修正电流，然后比较参考修正电流与第一位线上的第一电流，若参考修正电流大于第一电流，则生成表征目标存储位元的存储值为1的第一信号；若参考修正电流小于第一电流，则生成表征目标存储位元的存储值为0的第二信号。
作为一种可选的实施例，第一电流比较子电路包括第一开关器件K1、第二开关器件K2、第一参考电阻RREF1及第一电流灵敏放大器SA1；其中：
第一开关器件K1的第一端分别与第一目标阵列对应的多个第二开关管Q2的第二端连接，第一开关器件K1的第二端与第一电流灵敏放大器SA1的输入负端连接，第二开关器件K2的第一端分别与第二目标阵列对应的多个第二开关管Q2的第二端连接，第二开关器件K2的第二端分别与第一电流灵敏放大器SA1的输入正端和第一参考电阻RREF1的第一端连接，第一参考电阻RREF1的第二端接地；其中，第一开关器件K1和第二开关器件K2在目标存储位元位于第一目标阵列时闭合、在目标存储位元位于第二目标阵列时断开；
第一电流灵敏放大器SA1用于若自身输入正端的电流大于自身输入负端的电流，则输出表征目标存储位元的存储值为1的高电平信号；否则，则输出表征目标存储位元的存储值为0的低电平信号。
具体地，本申请的第一电流比较子电路包括第一开关器件K1、第二开关器件K2、第一参考电阻RREF1及第一电流灵敏放大器SA1，其工作原理为：
第一开关器件K1和第二开关器件K2在目标存储位元位于第一目标阵列时闭合、在目标存储位元位于第二目标阵列时断开，使得第一电流比较子电路在目标存储位元位于第一目标阵列时才进入工作状态。
第一电流灵敏放大器SA1的输入正端输入的是第一参考电阻RREF1产生的参考电流叠加第二位线上的第二电流，即参考修正电流；第一电流灵敏放大器SA1的输入负端输入的是第一位线上的第一电流。第一电流灵敏放大器SA1在参考修正电流大于第一电流时，输出表征目标存储位元的存储值为1的高电平信号；在参考修正电流小于第一电流时，输出表征目标存储位元的存储值为0的低电平信号。
作为一种可选的实施例，第一电流比较子电路还包括第三开关管Q3和第四开关管Q4；其中：
第三开关管Q3的第一端与第一开关器件K1的第二端连接，第三开关管Q3的第二端第一电流灵敏放大器SA1的输入负端连接，第三开关管Q3的控制端接入第一电压，第四开关管Q4的第一端分别与第一参考电阻RREF1的第一端和第二开关器件K2的第二端连接，第四开关管Q4的第二端与第一电流灵敏放大器SA1的输入正端连接，第四开关管Q4的控制端接入第二电压；其中，通过调整第一电压和第二电压相应调整第三开关管Q3和第四开关管Q4所在线路上的阻值。
进一步地，本申请的第一电流比较子电路还包括第三开关管Q3和第四开关管Q4，其工作原理为：
第三开关管Q3和第四开关管Q4主要用于前期调试时调整参考电流的设定值使用。通过调整第三开关管Q3的控制端接入的第一电压(Vref)的电压值可调整第三开关管Q3的阻值，即调整第三开关管Q3所在线路上的阻值，等同于调整第三开关管Q3所在线路上的电流值。同理，通过调整第四开关管Q4的控制端接入的第二电压(Vclamp)的电压值可调整第四开关管Q4的阻值，即调整第四开关管Q4所在线路上的阻值，等同于调整第四开关管Q4所在线路上的电流值。可以理解的是，第一电流比较子电路的电路参数设计只要能够保证位元数据被准确表征即可。
作为一种可选的实施例，第二电流比较子电路包括第三开关器件K3、第四开关器件K4、第二参考电阻RREF2及第二电流灵敏放大器SA2；其中：
第三开关器件K3的第一端分别与第二目标阵列对应的多个第二开关管Q2的第二端连接，第三开关器件K3的第二端与第二电流灵敏放大器SA2的输入负端连接，第四开关器件K4的第一端分别与第一目标阵列对应的多个第二开关管Q2的第二端连接，第四开关器件K4的第二端分别与第二电流灵敏放大器SA2的输入正端和第二参考电阻RREF2的第一端连接，第二参考电阻RREF2的第二端接地；其中，第三开关器件K3和第四开关器件K4在目标存储位元位于第二目标阵列时闭合、在目标存储位元位于第一目标阵列时断开；
第二电流灵敏放大器SA2用于若自身输入正端的电流大于自身输入负端的电流，则输出表征目标存储位元的存储值为1的高电平信号；否则，则输出表征目标存储位元的存储值为0的低电平信号。
具体地，本申请的第二电流比较子电路包括第三开关器件K3、第四开关器件K4、第二参考电阻RREF2及第二电流灵敏放大器SA2，其工作原理为：
第三开关器件K3和第四开关器件K4在目标存储位元位于第二目标阵列时闭合、在目标存储位元位于第一目标阵列时断开，使得第二电流比较子电路在目标存储位元位于第二目标阵列时才进入工作状态。
第二电流灵敏放大器SA2的输入正端输入的是第二参考电阻RREF2产生的参考电流叠加第二位线上的第二电流，即参考修正电流；第二电流灵敏放大器SA2的输入负端输入的是第一位线上的第一电流。第二电流灵敏放大器SA2在参考修正电流大于第一电流时，输出表征目标存储位元的存储值为1的高电平信号；在参考修正电流小于第一电流时，输出表征目标存储位元的存储值为0的低电平信号。
作为一种可选的实施例，第二电流比较子电路还包括第五开关管Q5和第六开关管Q6；其中：
第五开关管Q5的第一端与第三开关器件K3的第二端连接，第五开关管Q5的第二端第二电流灵敏放大器SA2的输入负端连接，第五开关管Q5的控制端接入第一电压，第六开关管Q6的第一端分别与第二参考电阻RREF2的第一端和第四开关器件K4的第二端连接，第六开关管Q6的第二端与第二电流灵敏放大器SA2的输入正端连接，第六开关管Q6的控制端接入第二电压；其中，通过调整第一电压和第二电压相应调整第五开关管Q5和第六开关管Q6所在线路上的阻值。
进一步地，本申请的第二电流比较子电路还包括第五开关管Q5和第六开关管Q6，其工作原理为：
第五开关管Q5和第六开关管Q6主要用于前期调试时调整参考电流的设定值使用。通过调整第五开关管Q5的控制端接入的第一电压的电压值可调整第五开关管Q5的阻值，即调整第五开关管Q5所在线路上的阻值，等同于调整第五开关管Q5所在线路上的电流值。同理，通过调整第六开关管Q6的控制端接入的第二电压的电压值可调整第六开关管Q6的阻值，即调整第六开关管Q6所在线路上的阻值，等同于调整第六开关管Q6所在线路上的电流值。可以理解的是，第二电流比较子电路的电路参数设计只要能够保证位元数据被准确表征即可。
作为一种可选的实施例，第一开关器件K1、第二开关器件K2、第三开关器件K3及第四开关器件K4均为传送门。
具体地，本申请的第一开关器件K1、第二开关器件K2、第三开关器件K3及第四开关器件K4可均选用传送门，也可选用其它开关器件，本申请在此不做特别的限定。
另外，本申请的存储器的读电路内各开关管均可选用MOS管(具体是NMOS管)，也可选用其它开关管，本申请在此不做特别的限定。
综上，如图4所示，第一阵列的字线地址范围是0～y-1，第二阵列的字线地址范围是y～2y-1。当访问第一阵列的目标存储位元时，如有效的字线为WLy-2，有效的位线为BL1，第二阵列的BL1同样有效，即NMOS CSL1处于闭合状态。同时，位于第一阵列的传送门控制信号ctrl0有效，即传送门K1和传送门K2处于通路状态；位于第二阵列的传送门控制信号ctrl1无效，即传送门K3和传送门K4处于断路状态。此时简化后的电路如图5所示。
此时，第一电流灵敏放大器SA1的参考端(输入正端)的第一参考电阻RREF1与第二阵列中同位线地址上的y个存储位元结构进行并联。在读过程中，当被访问的第一阵列中目标存储位元所在BL1上其它(y-1)个存储位元结构存在漏电流Ilkg_data时，第一灵敏放大器的参考端由于并联了几乎同样数量存储位元结构，所以在参考端引入了几乎相同的漏电流，并且两部分的漏电流具有相同的温度特性，所以可抵消了第一阵列BL1上其它没有选通开关管的漏电流所带来的影响。
也就是说，图5的电路原理可简化为图6的结构，第一电流灵敏放大器SA1的数据端(输入负端)的电流Idata＝Idata'+(y-1)*Ilkg_data((y-1)*Ilkg_data＝Idata_lkg)；第一电流灵敏放大器SA1的参考端的电流Iref＝Iref'+y*Ilkg_ref(y*Ilkg_ref＝Iref_lkg)；位元数据被准确表征的条件：Idata_HR'+(y-1)*Ilkg_data＜Iref'+y*Ilkg_ref<Idata_LR'+(y-1)*Ilkg_data；Ilkg_data＝Ilkg_ref，当y比较大时，有：Idata_HR'＜Iref'<Idata_LR'；其中，Idata'为在目标存储位元累积在第一位线上的电流；Iref'为参考电流；Ilkg_ref为一个存储位元累积在第二位线上的电流；Idata_HR'为在目标存储位元为高阻态时，目标存储位元累积在第一位线上的电流；Idata_LR'在目标存储位元为低阻态时，目标存储位元累积在第一位线上的电流。
本申请还提供了一种存储器，包括多个存储阵列及上述任一种存储器的读电路。
作为一种可选的实施例，存储器为相变存储器或磁性随机存储器或阻变随机存储器。
本申请提供的存储器的介绍请参考上述读电路的实施例，本申请在此不再赘述。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种存储器的读电路，其特征在于，应用于包含多个存储阵列的存储器，每个所述存储阵列均包括第一阵列和与所述第一阵列的结构对称的第二阵列；所述存储器的读电路包括与多个所述存储阵列一一对应的多个位元读电路；每个所述位元读电路均包括：
分别与对应读取的目标存储阵列连接的字线控制电路和位线控制电路；
与所述位线控制电路连接的电流比较电路。
2.如权利要求1所述的存储器的读电路，其特征在于，所述字线控制电路分别与所述目标存储阵列内第一目标阵列和第二目标阵列的各字线连接，用于控制待选择的目标存储位元所在的目标字线闭合所述目标存储位元中的第一开关管；
所述位线控制电路分别与所述第一目标阵列和所述第二目标阵列的各位线连接，用于控制所述目标存储位元所在的第一位线及与所述第一位线在结构上对称的第二位线均导通。
3.如权利要求2所述的存储器的读电路，其特征在于，所述位线控制电路包括：
一一设于所述第一目标阵列和所述第二目标阵列的多条位线上的多个第二开关管；其中，每个所述第二开关管的第一端均与所在位线上的存储位元的源端连接，每个所述第二开关管的第二端均与所述电流比较电路连接；
分别与多个所述第二开关管的控制端连接的开关控制电路，用于控制设于所述第一位线和所述第二位线上的第二开关管均闭合，以导通所述第一位线和所述第二位线。
4.如权利要求3所述的存储器的读电路，其特征在于，所述电流比较电路包括：
分别与多个所述第二开关管的第二端连接的第一电流比较子电路，用于在所述目标存储位元位于所述第一目标阵列时进入工作状态，以获取所述第一位线上的第一电流及所述第二位线上的第二电流，若所述第二电流叠加预设参考电流得到的电流值大于所述第一电流，则生成表征所述目标存储位元的存储值为1的第一信号；否则，则生成表征所述目标存储位元的存储值为0第二信号；
分别与多个所述第二开关管的第二端连接的第二电流比较子电路，用于在所述目标存储位元位于所述第二目标阵列时进入工作状态，以获取所述第一电流及所述第二电流，若所述第二电流叠加预设参考电流得到的电流值大于所述第一电流，则生成所述第一信号；否则，则生成所述第二信号。
5.如权利要求4所述的存储器的读电路，其特征在于，所述第一电流比较子电路包括第一开关器件、第二开关器件、第一参考电阻及第一电流灵敏放大器；其中：
所述第一开关器件的第一端分别与所述第一目标阵列对应的多个所述第二开关管的第二端连接，所述第一开关器件的第二端与所述第一电流灵敏放大器的输入负端连接，所述第二开关器件的第一端分别与所述第二目标阵列对应的多个所述第二开关管的第二端连接，所述第二开关器件的第二端分别与所述第一电流灵敏放大器的输入正端和所述第一参考电阻的第一端连接，所述第一参考电阻的第二端接地；其中，所述第一开关器件和所述第二开关器件在所述目标存储位元位于所述第一目标阵列时闭合、在所述目标存储位元位于所述第二目标阵列时断开；
所述第一电流灵敏放大器用于若自身输入正端的电流大于自身输入负端的电流，则输出表征所述目标存储位元的存储值为1的高电平信号；否则，则输出表征所述目标存储位元的存储值为0的低电平信号。
6.如权利要求5所述的存储器的读电路，其特征在于，所述第一电流比较子电路还包括第三开关管和第四开关管；其中：
所述第三开关管的第一端与所述第一开关器件的第二端连接，所述第三开关管的第二端所述第一电流灵敏放大器的输入负端连接，所述第三开关管的控制端接入第一电压，所述第四开关管的第一端分别与所述第一参考电阻的第一端和所述第二开关器件的第二端连接，所述第四开关管的第二端与所述第一电流灵敏放大器的输入正端连接，所述第四开关管的控制端接入第二电压；其中，通过调整所述第一电压和所述第二电压相应调整所述第三开关管和所述第四开关管所在线路上的阻值。
7.如权利要求5或6所述的存储器的读电路，其特征在于，所述第二电流比较子电路包括第三开关器件、第四开关器件、第二参考电阻及第二电流灵敏放大器；其中：
所述第三开关器件的第一端分别与所述第二目标阵列对应的多个所述第二开关管的第二端连接，所述第三开关器件的第二端与所述第二电流灵敏放大器的输入负端连接，所述第四开关器件的第一端分别与所述第一目标阵列对应的多个所述第二开关管的第二端连接，所述第四开关器件的第二端分别与所述第二电流灵敏放大器的输入正端和所述第二参考电阻的第一端连接，所述第二参考电阻的第二端接地；其中，所述第三开关器件和所述第四开关器件在所述目标存储位元位于所述第二目标阵列时闭合、在所述目标存储位元位于所述第一目标阵列时断开；
所述第二电流灵敏放大器用于若自身输入正端的电流大于自身输入负端的电流，则输出表征所述目标存储位元的存储值为1的高电平信号；否则，则输出表征所述目标存储位元的存储值为0的低电平信号。
8.如权利要求7所述的存储器的读电路，其特征在于，所述第二电流比较子电路还包括第五开关管和第六开关管；其中：
所述第五开关管的第一端与所述第三开关器件的第二端连接，所述第五开关管的第二端所述第二电流灵敏放大器的输入负端连接，所述第五开关管的控制端接入第一电压，所述第六开关管的第一端分别与所述第二参考电阻的第一端和所述第四开关器件的第二端连接，所述第六开关管的第二端与所述第二电流灵敏放大器的输入正端连接，所述第六开关管的控制端接入第二电压；其中，通过调整所述第一电压和所述第二电压相应调整所述第五开关管和所述第六开关管所在线路上的阻值。
9.如权利要求7所述的存储器的读电路，其特征在于，所述第一开关器件、所述第二开关器件、所述第三开关器件及所述第四开关器件均为传送门。
10.一种存储器，其特征在于，包括多个存储阵列及如权利要求1-9任一项所述的存储器的读电路。
11.如权利要求10所述的存储器，其特征在于，所述存储器为相变存储器或磁性随机存储器或阻变随机存储器。
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