CN116390483A - 半导体结构的制备方法 - Google Patents

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CN116390483A
CN116390483A CN202310508116.5A CN202310508116A CN116390483A CN 116390483 A CN116390483 A CN 116390483A CN 202310508116 A CN202310508116 A CN 202310508116A CN 116390483 A CN116390483 A CN 116390483A
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王晓玲
王倩
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Changxin Memory Technologies Inc
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Abstract

本申请实施例涉及一种半导体结构的制备方法。该方法包括提供形成有若干第一隔离结构及位于相邻第一隔离结构之间的第一沟槽的基底，第一隔离结构沿第一方向延伸；于第一沟槽中形成叠层材料结构，叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层；于基底上形成贯穿叠层材料结构的若干第二沟槽，第二沟槽沿第二方向延伸，且第二沟槽的顶部尺寸大于第二沟槽的底部尺寸；于第二沟槽中形成第二隔离结构；其中，第二牺牲材料层的刻蚀速率大于第一牺牲材料层的刻蚀速率，且大于导电材料层的刻蚀速率，第二方向与第一方向相交。

Description

半导体结构的制备方法
技术领域
本申请实施例涉及半导体技术领域，特别是涉及一种半导体结构的制备方法。
背景技术
典型的电容接触结构的围栅是在沟槽中填充形成的，由于沟槽的深宽比较高，填充形成围栅时沟槽顶部封口较快，围栅中间会产生缝隙，在后续进行多晶硅的回刻时，围栅材料层的顶部会被刻蚀变窄，容易暴露出围栅中间形成的缝隙，后续填充电容接触结构的过程中容易填充到暴露的缝隙里，导致后边填充的金属层产生短路现象，如何消除围栅中间的缝隙导致的短路成为急需解决的问题。
发明内容
本申请实施例提供了一种半导体结构的制备方法，可以优化围栅中间产生的缝隙，达到避免短路的目的。
本申请提供一种半导体结构的制备方法，包括：
提供基底，所述基底上形成有若干第一隔离结构及位于相邻第一隔离结构之间的第一沟槽，第一隔离结构沿第一方向延伸；
于第一沟槽中形成叠层材料结构，所述叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层；
于基底上形成贯穿叠层材料结构的若干第二沟槽，第二沟槽沿第二方向延伸，且第二沟槽的顶部尺寸大于第二沟槽的底部尺寸；
于第二沟槽中形成第二隔离结构；
其中，第二牺牲材料层的刻蚀速率大于第一牺牲材料层的刻蚀速率，且大于导电材料层的刻蚀速率，第二方向与第一方向相交。
在其中一个实施例中，第一牺牲材料层的刻蚀速率大于导电材料层的刻蚀速率。
在其中一个实施例中，导电材料层、第一牺牲材料层和第二牺牲材料层的构成材料均为第一材料；
其中，导电材料层、第一牺牲材料层和第二牺牲材料层中均掺杂有杂质离子，所述杂质离子用于改变第一材料的刻蚀速率。
在其中一个实施例中，杂质离子包括第一掺杂离子和/或第二掺杂离子；
其中，第一掺杂离子为增大第一材料的刻蚀速率的杂质离子，第二掺杂离子为减小第一材料的刻蚀速率的杂质离子。
在其中一个实施例中，第一掺杂离子包括N型杂质离子，第二掺杂离子包括P型杂质离子。
在其中一个实施例中，第一材料包括多晶硅。
在其中一个实施例中，采用干法刻蚀工艺于基底上形成贯穿叠层材料结构的第二沟槽；
其中，干法刻蚀工艺的刻蚀试剂至少包括氯气、氯化氢、四氯化硅或溴气中的一种。
在其中一个实施例中，采用原子层沉积工艺于第二沟槽中形成第二隔离结构。
在其中一个实施例中，于基底上形成贯穿叠层材料结构的第二沟槽，得到由剩余叠层材料结构构成的叠层结构，于第二沟槽中形成第二隔离结构之后，包括：
去除叠层结构中的第二牺牲材料层和第一牺牲材料层，得到由叠层结构中的导电材料层构成的导电层，及暴露出导电层顶表面的接触孔；
去除接触孔侧壁暴露出的部分第一隔离结构和部分第二隔离结构。
在其中一个实施例中，采用湿法刻蚀工艺去除接触孔侧壁暴露出的部分第一隔离结构和部分第二隔离结构；
其中，湿法刻蚀工艺的刻蚀试剂包括DHF试剂，湿法刻蚀工艺刻蚀第一隔离结构的刻蚀速率大于刻蚀导电层的刻蚀速率，且湿法刻蚀工艺刻蚀第二隔离结构的刻蚀速率大于刻蚀导电层的刻蚀速率。
在其中一个实施例中，去除接触孔侧壁暴露出的部分第一隔离结构和部分第二隔离结构之后，还包括：
于导电层上形成接触结构；
其中，接触结构填充在接触孔中，并与导电层电连接。
在其中一个实施例中，接触结构的侧壁与接触孔靠近顶部开口位置的侧壁之间具有间隙，所述制备方法还包括：
于间隙中形成第三隔离结构；
其中，第三隔离结构填满间隙，第三隔离结构的顶表面与接触结构的顶表面相齐平。
在其中一个实施例中，于导电层上形成接触结构之后，还包括：
于基底上形成电容结构；
其中，电容结构与接触结构电连接。
上述半导体结构的制备方法，通过在沿第一方向延伸的第一沟槽中形成叠层材料结构，叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层，其中，第二牺牲材料层的刻蚀速率大于第一牺牲材料层的刻蚀速率，且大于导电材料层的刻蚀速率，可以形成贯穿叠层材料结构且顶部尺寸大于底部尺寸的第二沟槽，其中，第二沟槽沿与第一方向相交的第二方向延伸，在第二沟槽中形成第二隔离结构时，自基底向叠层材料结构的方向，第二沟槽下窄上宽，消除因顶部封口过快使得第二隔离结构的上表层中出现缝隙，引起半导体结构出现短路的问题。
本申请还提供一种半导体结构，采用如上任一项所述的半导体结构的制备方法而得到，所述半导体结构包括：
基底；
若干第一隔离结构，位于基底上，且沿第一方向延伸；
若干第二隔离结构，位于基底上，且沿第二方向延伸；
导电层，位于相邻第一隔离结构和相邻第二隔离结构围合成的填充区域中；
其中，导电层的顶表面低于第一隔离结构的顶表面，且低于第二隔离结构的顶表面，第二方向与第一方向相交。
在其中一个实施例中，在与导电层的顶表面相齐平的位置，第二隔离结构的齐平尺寸大于第二隔离结构的底部尺寸。
在其中一个实施例中，半导体结构包括动态随机存储器件，第一隔离结构和第二隔离结构的构成材料相同。
上述半导体结构对应的制备方法，通过在沿第一方向延伸的第一沟槽中形成叠层材料结构，叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层，其中，第二牺牲材料层的刻蚀速率大于第一牺牲材料层的刻蚀速率，且大于导电材料层的刻蚀速率，可以形成贯穿叠层材料结构且顶部尺寸大于底部尺寸的第二沟槽，其中，第二沟槽沿与第一方向相交的第二方向延伸，在第二沟槽中形成第二隔离结构时，自基底向叠层材料结构的方向，第二沟槽下窄上宽，消除因顶部封口过快使得第二隔离结构的上表层中出现缝隙，引起半导体结构出现短路的问题。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为一实施例中形成叠层材料结构之后半导体结构的俯视示意图；
图3为图2对应的半导体结构沿AA方向的剖面示意图；
图4为一实施例中于第一沟槽中形成叠层材料结构的流程示意图；
图5为一实施例中形成第二沟槽之后半导体结构沿AA方向的剖面示意图；
图6为一实施例中形成第二隔离结构之后半导体结构沿AA方向的剖面示意图；
图7为一实施例中形成接触孔的流程示意图；
图8为一实施例中形成接触孔后半导体结构沿AA方向的剖面示意图；
图9为一实施例中去除接触孔侧壁暴露出的部分第一隔离结构和部分第二隔离结构之后半导体结构沿AA方向的剖面示意图；
图10为图9对应的半导体结构沿BB方向的俯视示意图；
图11为一实施例中形成接触结构之后半导体结构沿AA方向的剖面示意图；
图12为一实施例中形成第三隔离结构之后半导体结构沿AA方向的剖面示意图。
附图标记说明：
102、基底；104、第一隔离结构；106、第一沟槽；108、字线结构；110、绝缘层；112、底层隔离结构；114、叠层材料结构；116、第二沟槽；118、叠层结构；120、第二隔离结构；122、接触结构；124、第三隔离结构；202、导电材料层；204、第一牺牲材料层；206、第二牺牲材料层；210、填充区域；212、接触孔；214、粘附层；216、接触层；218、间隙；302、第二牺牲层；304、第一牺牲层；306、导电层。
具体实施方式
为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一隔离结构称为第二隔离结构，且类似地，可将第二隔离结构称为第一隔离结构。第一隔离结构和第二隔离结构两者都是隔离结构，但其不是同一隔离结构。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
图1为一实施例中半导体结构的制备方法的流程示意图，如图1所示，在本实施例中，提供一种半导体结构的制备方法，包括：
S102，提供形成有若干第一隔离结构及位于相邻第一隔离结构之间的第一沟槽的基底。
提供基底，该基底可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底的构成材料选用单晶硅。所述基底上形成有若干第一隔离结构及位于相邻第一隔离结构之间的第一沟槽，第一隔离结构沿第一方向延伸，可以明确的是，第一沟槽的侧壁暴露出相邻第一隔离结构的侧壁，第一隔离结构同样沿第一方向延伸。示例性的，第一隔离结构的低表面与第一沟槽的底部位于同一水平面，第一隔离结构的顶表面与第一沟槽的开口位于同一水平面。
S104，于第一沟槽中形成叠层材料结构。
于第一沟槽中形成叠层材料结构，所述叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层，这里的自基底向上的方向为自基底向远离基底的方向；其中，第二牺牲材料层的刻蚀速率大于第一牺牲材料层的刻蚀速率，且第二牺牲材料层的刻蚀速率大于导电材料层的刻蚀速率。
S106，形成沿第二方向延伸、顶部尺寸大于底部尺寸，且贯穿叠层材料结构的第二沟槽。
于基底上形成贯穿叠层材料结构的若干第二沟槽，第二沟槽沿第二方向延伸，且第二沟槽的顶部尺寸大于第二沟槽的底部尺寸，即从导电材料层朝向第二牺牲材料层看，第二沟槽为上宽下窄并且延第二方向延伸的沟槽；其中，第二方向与第一方向相交。示例性的，第二沟槽的底部与第一隔离结构的底表面、第一沟槽的底部位于同一水平面，第二沟槽的开口与第一隔离结构的顶表面、第一沟槽的开口位于同一水平面。
S108，在第二沟槽中形成第二隔离结构。
于第二沟槽中形成第二隔离结构，具体地，在第二沟槽中填充第二隔离结构，示例性的，第二隔离结构填满第二沟槽，且第二隔离结构的顶表面与第一隔离结构的顶表面相齐平。在其他实施例中，第二隔离结构填满第二沟槽，且第二隔离结构的顶表面低于第一隔离结构的顶表面。
上述半导体结构的制备方法，通过在沿第一方向延伸的第一沟槽中形成叠层材料结构，叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层，其中，第二牺牲材料层的刻蚀速率大于第一牺牲材料层的刻蚀速率，且大于导电材料层的刻蚀速率，可以形成贯穿叠层材料结构且顶部尺寸大于底部尺寸的第二沟槽，其中，第二沟槽沿与第一方向相交的第二方向延伸，在第二沟槽中形成第二隔离结构时，自基底向叠层材料结构的方向，第二沟槽下窄上宽，消除因顶部封口过快使得第二隔离结构的上表层中出现缝隙，引起半导体结构出现短路的问题。
图2为一实施例中形成叠层材料结构之后半导体结构的俯视示意图，图3为图2对应的半导体结构沿AA方向的剖面示意图，如图2、图3所示，提供基底102，基底102上形成有若干第一隔离结构104，以及位于相邻第一隔离结构104之间的第一沟槽106，第一隔离结构104和第一沟槽106均沿第一方向延伸，在图示中用X方向表示第一方向。
示例性的，第一隔离结构104的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
继续参考图3，在其中一个实施例中，半导体结构的制备方法还包括于基底102上形成字线结构108，字线结构108沿第二方向延伸，第二方向与第一方向相交，在图示中用与X方向垂直的Y方向表示第二方向。第一隔离结构104的底表面和第一沟槽106的底部位于字线结构108上。示例性的，字线结构108包括叠置的字线导电层、字线接触层和字线隔离层，其中，字线接触层位于字线导电层的顶表面，字线隔离层位于字线接触层的顶表面。字线导电层的构成材料包括导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)、铜(Cu)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括钨硅(WSi)。字线接触层的构成材料包括导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)、铜(Cu)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括钨硅(WSi)。字线隔离层的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
在其中一个实施例中，于基底102上形成字线结构108之前还包括：于基底102上形成绝缘层110；于绝缘层110内形成底层隔离结构112，底层隔离结构112间隔设置在绝缘层110中，底层隔离结构112的底表面与基底102之间通过绝缘层110相隔离，其中，字线结构108位于底层隔离结构112两侧的绝缘层110中，且字线结构108与基底102相隔离。示例性的，字线结构108的底表面高于底层隔离结构112的底表面，且字线结构108的底表面高于绝缘层110的底表面。可以理解的是，底层隔离结构112的底表面低于基底102的顶表面，底层隔离结构112的顶表面不低于绝缘层110的顶表面，字线结构108的顶表面低于或齐平于底层隔离结构112的顶表面。示例性的，绝缘层110的底表面低于基底102的顶表面，且绝缘层110的顶表面高于基底102的顶表面，本申请中描述的底表面和顶表面是相对于基底靠近第一隔离结构的表面来说的，顶表面为靠近基底102的表面，顶表面为远离基底102的表面。
图4为一实施例中于第一沟槽中形成叠层材料结构的流程示意图，如图2、图3、图4所示，在其中一个实施例中，于第一沟槽106中形成叠层材料结构114包括：
S202，于第一沟槽填充导电材料层。
具体地，通过本领域技术人员熟知的成膜工艺，在第一沟槽106中填充导电材料层202，其中，导电材料层202的顶表面低于第一隔离结构104的顶表面。示例性的，导电材料层202的构成材料包括导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)、铜(Cu)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括钨硅(WSi)。
S204，于导电材料层的顶表面形成第一牺牲材料层。
通过本领域技术人员熟知的成膜工艺，在导电材料层202的顶表面形成第一牺牲材料层204；其中，第一牺牲材料层204的顶表面低于第一隔离结构104的顶表面。
S206，于所述牺牲材料层的顶表面形成第二牺牲材料层；
通过本领域技术人员熟知的成膜工艺，在第一牺牲材料层204的顶表面形成第二牺牲材料层206；其中，第二牺牲材料层206的顶表面低于或等于第一隔离结构104的顶表面，第二牺牲材料层206的刻蚀速率大于第一牺牲材料层204的刻蚀速率，同时第二牺牲材料层206的刻蚀速率大于导电材料层202的刻蚀速率。
图5为一实施例中形成第二沟槽之后半导体结构沿AA方向的剖面示意图，在其中一个实施例中，采用干法刻蚀工艺于基底102上形成贯穿叠层材料结构114的第二沟槽116；其中，干法刻蚀工艺的刻蚀试剂至少包括氯气、氯化氢、四氯化硅或溴气中的一种。
示例性的，如图5所示，在叠层材料结构114上形成图形化掩膜层，该图形化掩膜层定义出第二沟槽116的形状和位置。然后，以图形化掩膜层为掩膜，通过干法刻蚀工艺刻蚀去除未被图形化掩膜层覆盖的第二牺牲材料层206及其下方的第一牺牲材料层204、导电材料层202，得到第二沟槽116，以及由剩余第二牺牲材料层206构成的第二牺牲层302，由剩余第一牺牲材料层204构成的第一牺牲层304，由剩余导电材料层202构成的导电层306；因为第二牺牲材料层206的刻蚀速率大于第一牺牲材料层204的刻蚀速率，并且第二牺牲材料层206的刻蚀速率大于导电材料层202的刻蚀速率，所以，沿X方向，第二沟槽116的顶部尺寸D1大于第二沟槽116的齐平尺寸D2，第二沟槽116的顶部尺寸D1大于第二沟槽116的底部尺寸D3，第二牺牲层302、第一牺牲层304和导电层306共同构成叠层结构118；其中，第二沟槽116的顶部尺寸D1为与第二牺牲材料层206的顶表面(第二牺牲层302的顶表面)相齐平的位置，第二沟槽116的尺寸，第二沟槽116的齐平尺寸D2为与第一牺牲材料层204的顶表面(第一牺牲层304的顶表面)相齐平的位置，第二沟槽116的尺寸；第二沟槽116的底部尺寸D3为与导电材料层202的底表面(导电层306的底表面)相齐平的位置，第二沟槽116的尺寸。可以理解的是，在形成第二沟槽116之后还包括：去除图形化掩膜层的步骤。
示例性的，图形化掩膜层的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
可以理解的是，为了减少在第二沟槽116中形成的第二隔离结构中的缝隙，第二隔离结构的沉积分多次(通常为三次)完成，每一次所形成的构成第二隔离结构的第二隔离材料的构成是相同的，在所述沉积之后，执行退火，以使形成的第二隔离结构致密化，提升其机械强度。
图6为一实施例中形成第二隔离结构之后半导体结构沿AA方向的剖面示意图，在其中一个实施例中，采用原子层沉积工艺于第二沟槽116中形成第二隔离结构120，通过该设置可以得到致密性更好的第二隔离结构120。示例性的，采用原子沉积工艺在第二沟槽116中形成第二隔离材料，第二隔离材料填满第二沟槽116，并且第二隔离材料的顶表面高于第一隔离结构104的顶表面(第二沟槽116的开口位置)；然后采用化学机械研磨工艺去除位于第一隔离结构104上方的第二隔离材料，得到由填充在第二沟槽116中的剩余第二隔离材料构成的第二隔离结构120，即第二隔离结构120的顶表面与第一隔离结构104的顶表面相齐平。
示例性的，第二隔离结构120的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
在其中一个实施例中，第一牺牲材料层204的刻蚀速率等于导电材料层202的刻蚀速率。可以理解的是，第一牺牲材料层204的材料可以和导电材料层202相同，也可以和导电材料层202不同，只要满足第一牺牲材料层204的刻蚀速率等于导电材料层202的刻蚀速率即可。
在其中一个实施例中，第一牺牲材料层204的刻蚀速率大于导电材料层202的刻蚀速率，通过该设置，在与第一牺牲层204的顶表面相齐平的位置，第二沟槽的齐平尺寸D2大于第二沟槽的底部尺寸D3，与第一牺牲材料层204的刻蚀速率等于导电材料层202的刻蚀速率相比，在形成第二隔离结构120过程中，构成第二隔离结构120的第二隔离材料在与第一牺牲层204的底表面相齐平的位置封口较慢，降低了导电材料层202底表面与第一牺牲层204的底表面之间第二隔离结构120中产生空隙的概率，从而得到性能更好的第二隔离结构120。
在其中一个实施例中，导电材料层202、第一牺牲材料层204和第二牺牲材料层206的构成材料均为第一材料；其中，导电材料层202、第一牺牲材料层204和第二牺牲材料层206中均掺杂有杂质离子，所述杂质离子用于改变第一材料的刻蚀速率，通过杂质离子的掺入使得第二牺牲材料层206的刻蚀速率大于第一牺牲材料层204的刻蚀速率，同时第二牺牲材料层206的刻蚀速率大于导电材料层202的刻蚀速率。示例性的，可以通过注入工艺将杂质离子掺入第一材料，也可以在沉积第一材料得到导电材料层202或第一牺牲材料层204或第二牺牲材料层206的过程中通入含有杂质离子的反应气体，从而得到掺杂有杂质离子的导电材料层202或掺杂有杂质离子的第一牺牲材料层204或掺杂有杂质离子的第二牺牲材料层206。
在其中一个实施例中，杂质离子包括第一掺杂离子和/或第二掺杂离子；其中，第一掺杂离子为增大第一材料的刻蚀速率的杂质离子，第二掺杂离子为减小第一材料的刻蚀速率的杂质离子。可以理解的是，当第一材料中掺杂有第一掺杂离子时，第一材料的刻蚀速率会变快，第一掺杂离子的离子浓度越高第一材料的刻蚀速率越快；当第一材料中掺杂有第二掺杂离子时，刻蚀速率会变慢，第二掺杂离子的离子浓度越高第一材料的刻蚀速率越慢。通过调整第一材料中杂质离子的掺杂浓度和掺杂类型可以得到刻蚀速率不同导电材料层202、第一牺牲材料层204和第二牺牲材料层206，使得第二沟槽116的形貌符合工艺需求。
可以理解的是，为了得到刻蚀速率和性能均符合要求的导电材料层202或第一牺牲材料层204或第二牺牲材料层206，可以选择仅掺入第一掺杂离子，可以选择仅掺入第二掺杂离子，也可以选择同时掺入第一掺杂离子和第二掺杂离子。示例性的，第二牺牲材料层206、第一牺牲材料层204和导电材料层202中，第二牺牲材料层206中第一掺杂离子的掺杂浓度较高，第二掺杂离子的掺杂浓度较低或为0；第一牺牲材料层204中第一掺杂离子的掺杂浓度处于中等水平，第二掺杂离子的掺杂浓度同样中等水平；导电材料层202中第一掺杂离子的掺杂浓度较低或为0，第二掺杂离子的掺杂浓度较高。
示例性的，掺入的第一掺杂离子的可以是一种材料离子，也可以是多种材料离子，同理，掺入的第二掺杂离子的可以是一种材料构成的离子，也可以是多种材料构成的离子。
在其中一个实施例中，第一掺杂离子包括N型杂质离子，例如磷离子、砷离子、锑离子等，第二掺杂离子包括P型杂质离子，例如硼离子、镓离子、铟离子等。
在其中一个实施例中，第一材料包括多晶硅。
图7为一实施例中形成接触孔的流程示意图，图8为一实施例中形成接触孔后半导体结构沿AA方向的剖面示意图，图9为一实施例中去除接触孔侧壁暴露出的部分第一隔离结构和部分第二隔离结构之后半导体结构沿AA方向的剖面示意图，图10为图9对应的半导体结构沿BB方向的俯视示意图，如图7、图8、图9、图10所示，在其中一个实施例中，于基底102上形成贯穿叠层材料结构114的第二沟槽116，得到由剩余叠层材料结构114构成的叠层结构118，于第二沟槽116中形成第二隔离结构120之后，包括：
S302，形成开设于相邻第一隔离结构和相邻第二隔离结构围合而成的填充区域中的接触孔。
具体的，去除叠层结构118中的第二牺牲材料层206和第一牺牲材料层204，即去除第二牺牲层302和第一牺牲层304，得到由叠层结构118中的导电材料层202构成的导电层306，及暴露出导电层顶306表面的接触孔212，其中，接触孔212开设于相邻第一隔离结构104和相邻第二隔离结构120围合而成的填充区域210中。因第二牺牲材料层206的刻蚀速率大于第一牺牲材料层204的刻蚀速率，且第二牺牲材料层206的刻蚀速率大于导电材料层202的刻蚀速率，所以，沿X方向，第二牺牲层302的第一尺寸小于第一牺牲层304的第二尺寸，第一尺寸小于导电层306的第三尺寸，因此，沿X方向，接触孔212的顶部开口尺寸小于底部开口尺寸。
S304，去除接触孔侧壁暴露出的部分第一隔离结构和部分第二隔离结构。
具体地，去除接触孔212侧壁暴露出的部分第一隔离结构104和部分第二隔离结构120，以增大接触孔212的顶部开口尺寸，从而增加后续形成的接触结构与导电层306的接触面积。
在其中一个实施例中，采用湿法刻蚀工艺去除接触孔212侧壁暴露出的部分第一隔离结构104和部分第二隔离结构120；其中，湿法刻蚀工艺的刻蚀试剂包括DHF试剂，湿法刻蚀工艺刻蚀第一隔离结构104的刻蚀速率大于刻蚀导电层306的刻蚀速率，且湿法刻蚀工艺刻蚀第二隔离结构120的刻蚀速率大于刻蚀导电层306的刻蚀速率。其中，DHF试剂中氢氟酸和去离子水的比值为30:1。
图11为一实施例中形成接触结构之后半导体结构沿AA方向的剖面示意图，如图11所示，在其中一个实施例中，去除接触孔212侧壁暴露出的部分第一隔离结构104和部分第二隔离结构120之后，还包括：
于导电层306上形成接触结构122；其中，接触结构122填充在接触孔212中，并与导电层306电连接。通过接触结构122实现导电层306与后续形成的电容结构的电连接。
在其中一个实施例中，接触结构122包括粘附层214和接触层216，于导电层306上形成接触结构122包括：
于接触孔212的内壁形成粘附材料层，所述粘附材料层的沿接触孔212的内壁延伸覆盖第一导电结构104和第二隔离结构120；于粘附材料层的顶表面形成接触材料层，所述接触材料层填满接触孔212，示例性的，接触材料层的顶表面高于第一隔离结构104的顶表面，且高于第二隔离结构120的顶表面；去除第一隔离结构104顶表面和第二隔离结构120顶表面的接触材料层及其下方的粘附材料层，得到由剩余粘附材料层构成的粘附层214、由剩余接触材料层构成的接触层216。
示例性的，粘附层214的构成材料包括钛和/或氮化钛，接触层216的构成材料包括铜、铝、钨和钨硅中的一种或多种。
图12为一实施例中形成第三隔离结构之后半导体结构沿AA方向的剖面示意图，如图12所示，在其中一个实施例中，接触结构122的侧壁与接触孔212靠近顶部开口位置的侧壁之间具有间隙218，示例性的，去除第一隔离结构104侧壁和第二隔离结构120侧壁的部分粘附材料层，或第一隔离结构104侧壁和第二隔离结构120侧壁的部分粘附材料层及部分接触材料层，得到接触结构122，以及位于接触结构122的侧壁与接触孔212靠近顶部开口位置的侧壁(第一隔离结构104的顶部侧壁和第二隔离结构120的顶部侧壁)之间的间隙218，所述制备方法还包括：
于间隙218中形成第三隔离结构124；其中，第三隔离结构124填满间隙218，第三隔离结构124的顶表面与接触结构122的顶表面相齐平。
示例性的，第三隔离结构124的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
在其中一个实施例中，于导电层306上形成接触结构122之后，还包括：
于基底102上形成电容结构；其中，电容结构与接触结构122电连接。
应该理解的是，虽然图1、图4、图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图4、图7中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
如图9、图10所示，本申请还提供一种半导体结构，采用如上任一项所述的半导体结构的制备方法而得到，所述半导体结构包括：基底102、若干第一隔离结构104、若干第二隔离结构120和导电层306。该基底102可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底102的构成材料选用单晶硅。第一隔离结构104位于基底102上，且沿第一方向延伸；第二隔离结构120位于基底102上，且沿第二方向延伸；导电层306位于相邻第一隔离结构104和相邻第二隔离结构120围合成的填充区域210中；其中，导电层306的顶表面低于第一隔离结构104的顶表面，且低于第二隔离结构120的顶表面，第二方向与第一方向相交。
上述半导体结构对应的制备方法，通过在沿第一方向延伸的第一沟槽中形成叠层材料结构，叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层，其中，第二牺牲材料层的刻蚀速率大于第一牺牲材料层的刻蚀速率，且大于导电材料层的刻蚀速率，可以形成贯穿叠层材料结构且顶部尺寸大于底部尺寸的第二沟槽，其中，第二沟槽沿与第一方向相交的第二方向延伸，在第二沟槽中形成第二隔离结构时，自基底向叠层材料结构的方向，第二沟槽下窄上宽，消除因顶部封口过快使得第二隔离结构的上表层中出现缝隙，引起半导体结构出现短路的问题。
在其中一个实施例中，第二隔离结构120的顶表面与第一隔离结构104的顶表面相齐平。在其他实施例中，第二隔离结构120的顶表面低于第一隔离结构104的顶表面。
示例性的，第一隔离结构104的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
示例性的，导电层306的构成材料包括导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)、铜(Cu)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括钨硅(WSi)。
示例性的，第二隔离结构120的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
继续参考图9，在其中一个实施例中，半导体结构还包括：
字线结构108，位于基底102上，字线结构108沿第二方向延伸，在图示中用与X方向垂直的Y方向表示第二方向。第一隔离结构104的底表面和第二隔离结构120的底部位于字线结构108上。示例性的，字线结构108包括叠置的字线导电层、字线接触层和字线隔离层，其中，字线接触层位于字线导电层的顶表面，字线隔离层位于字线接触层的顶表面。字线导电层的构成材料包括导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)、铜(Cu)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括钨硅(WSi)。字线接触层的构成材料包括导电的多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)、铜(Cu)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括钨硅(WSi)。字线隔离层的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
在其中一个实施例中，半导体结构还包括：绝缘层110和底层隔离结构112；绝缘层110位于基底102上；底层隔离结构112位于绝缘层110内，底层隔离结构112间隔设置在绝缘层110中，底层隔离结构112的底表面与基底102之间通过绝缘层110相隔离，其中，字线结构108位于底层隔离结构112两侧的绝缘层110中，且字线结构108与基底102相隔离。示例性的，字线结构108的底表面高于底层隔离结构112的底表面，且字线结构108的底表面高于绝缘层110的底表面。可以理解的是，底层隔离结构112的底表面低于基底102的顶表面，底层隔离结构112的顶表面不低于绝缘层110的顶表面，字线结构108的顶表面低于或齐平于底层隔离结构112的顶表面。示例性的，绝缘层110的底表面低于基底102的顶表面，且绝缘层110的顶表面高于基底102的顶表面，本申请中描述的底表面和顶表面是相对于基底靠近第一隔离结构的表面来说的，顶表面为靠近基底102的表面，顶表面为远离基底102的表面。
在其中一个实施例中，沿X方向，在与导电层306的顶表面相齐平的位置，第二隔离结构120的齐平尺寸大于第二隔离结构120的顶部尺寸。
如图11所示，在其中一个实施例中，半导体结构还包括：
接触结构122，位于导电层306的顶表面，接触结构122填充在填充区域210中，并与导电层306电连接。
在其中一个实施例中，接触结构122包括：粘附层214和接触层216；粘附层214覆盖在导电层306的顶表面，且延伸覆盖第一隔离结构104的侧壁和第二隔离结构120的侧壁；位于粘附层214的顶表面，且填充于填充区域210中。
示例性的，粘附层214的构成材料包括钛和/或氮化钛，接触层216的构成材料包括铜、铝、钨和钨硅中的一种或多种。
在其中一个实施例中，接触结构122的侧壁与第一隔离结构104侧壁、第二隔离结构120侧壁之间具有间隙218，所述半导体结构还包括：
第三隔离结构124，填充于间隙218中；其中，第三隔离结构124填满间隙218，第三隔离结构124的顶表面与接触结构122的顶表面相齐平。
示例性的，第三隔离结构124的构成材料包括氧化物、氮化物和氮氧化物中的一种或多种，其中，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。
在其中一个实施例中，所述半导体结构还包括：电容结构，位于基底上，其中，电容结构与接触结构122电连接。
在其中一个实施例中，半导体结构包括动态随机存储器件，第一隔离结构和第二隔离结构的构成材料相同。
本申请实施例还提供了一种电子设备，包括前面任一所述的半导体结构。该电子设备可以包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。本申请实施例对上述电子设备的具体形式不做特殊限制。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底上形成有若干第一隔离结构及位于相邻所述第一隔离结构之间的第一沟槽，所述第一隔离结构沿第一方向延伸；
于所述第一沟槽中形成叠层材料结构，所述叠层材料结构包括自基底向上依次叠置的导电材料层、第一牺牲材料层、第二牺牲材料层；
于所述基底上形成贯穿所述叠层材料结构的若干第二沟槽，所述第二沟槽沿第二方向延伸，且所述第二沟槽的顶部尺寸大于所述第二沟槽的底部尺寸；
于所述第二沟槽中形成第二隔离结构；
其中，所述第二牺牲材料层的刻蚀速率大于所述第一牺牲材料层的刻蚀速率，且大于所述导电材料层的刻蚀速率，所述第二方向与所述第一方向相交。
2.根据权利要求1所述的制备方法，其特征在于，所述第一牺牲材料层的刻蚀速率大于所述导电材料层的刻蚀速率。
3.根据权利要求1或2所述的制备方法，其特征在于，所述导电材料层、所述第一牺牲材料层和所述第二牺牲材料层的构成材料均为第一材料；
其中，所述导电材料层、所述第一牺牲材料层和所述第二牺牲材料层中均掺杂有杂质离子，所述杂质离子用于改变所述第一材料的刻蚀速率。
4.根据权利要求3所述的制备方法，其特征在于，所述杂质离子包括第一掺杂离子和/或第二掺杂离子；
其中，所述第一掺杂离子为增大所述第一材料的刻蚀速率的杂质离子，所述第二掺杂离子为减小所述第一材料的刻蚀速率的杂质离子。
5.根据权利要求4所述的制备方法，其特征在于，所述第一掺杂离子包括N型杂质离子，所述第二掺杂离子包括P型杂质离子。
6.根据权利要求1所述的制备方法，其特征在于，采用干法刻蚀工艺于所述基底上形成贯穿所述叠层材料结构的第二沟槽；
其中，所述干法刻蚀工艺的刻蚀试剂至少包括氯气、氯化氢、四氯化硅或溴气中的一种。
7.根据权利要求1所述的制备方法，其特征在于，所述于所述基底上形成贯穿所述叠层材料结构的第二沟槽，得到由剩余叠层材料结构构成的叠层结构，所述于所述第二沟槽中形成第二隔离结构之后，包括：
去除所述叠层结构中的所述第二牺牲材料层和所述第一牺牲材料层，得到由所述叠层结构中的导电材料层构成的导电层，及暴露出所述导电层顶表面的接触孔；
去除所述接触孔侧壁暴露出的部分所述第一隔离结构和部分所述第二隔离结构。
8.根据权利要求7所述的制备方法，其特征在于，采用湿法刻蚀工艺去除所述接触孔侧壁暴露出的部分所述第一隔离结构和部分所述第二隔离结构；
其中，所述湿法刻蚀工艺的刻蚀试剂包括DHF试剂，所述湿法刻蚀工艺刻蚀所述第一隔离结构的刻蚀速率大于刻蚀所述导电层的刻蚀速率，且所述湿法刻蚀工艺刻蚀所述第二隔离结构的刻蚀速率大于刻蚀所述导电层的刻蚀速率。
9.根据权利要求7所述的制备方法，其特征在于，所述去除所述接触孔侧壁暴露出的部分所述第一隔离结构和部分所述第二隔离结构之后，还包括：
于所述导电层上形成接触结构；
其中，所述接触结构填充在所述接触孔中，并与所述导电层电连接。
10.根据权利要求9所述的制备方法，其特征在于，所述接触结构的侧壁与所述接触孔靠近顶部开口位置的侧壁之间具有间隙，所述制备方法还包括：
于所述间隙中形成第三隔离结构；
其中，所述第三隔离结构填满所述间隙，所述第三隔离结构的顶表面与所述接触结构的顶表面相齐平。
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