CN114864487A - 半导体结构及其制备方法 - Google Patents

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CN114864487A CN202210503343.4A CN202210503343A CN114864487A CN 114864487 A CN114864487 A CN 114864487A CN 202210503343 A CN202210503343 A CN 202210503343A CN 114864487 A CN114864487 A CN 114864487A
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Abstract

本公开实施例涉及一种半导体结构及其制备方法。该方法包括：包括阵列区和外围区的基底，阵列区靠近外围区的边缘处形成有依次叠置的导电层、引出层、第一隔离层和介质层，外围区形成有第二隔离层和所述介质层，其中，导电层、引出层以及第一隔离层位于基底表面之下，第二隔离层以及介质层位于基底表面之上；于阵列区靠近外围区的边缘处形成第一沟槽，第一沟槽依次贯穿介质层、第一隔离层以及引出层以暴露出导电层，于外围区形成第二沟槽，第二沟槽依次贯穿介质层和第二隔离层以暴露出基底；其中，当第一沟槽贯穿第一隔离层并暴露出引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层。避免了在第二沟槽下方的基底中形成凹槽。

Description

半导体结构及其制备方法
技术领域
本公开实施例涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
半导体结构包括用于形成器件结构的器件区和用于形成外围结构的外围区，受多晶硅和基底刻蚀选择比的限制，通过等离子刻蚀形成位于器件区用于引出器件结构的器件通孔和位于外围结构的外围通孔时，刻蚀量小时，器件通孔下方会有多晶硅残留，导致器件通孔中用于引出器件结构的引出结构整体电阻率会很高；过刻蚀时，器件通孔下方的多晶硅会被去除干净，但容易在外围通孔下方的基底中形成凹槽，位于外围通孔中的接触结构的电阻率会很高，如何在去除器件通孔下方的多晶硅的同时避免在外围通孔的下方形成凹槽成为急需解决的问题。
发明内容
本公开实施例提供了一种半导体结构及其制备方法，可以优化形成器件通孔和外围通孔的工艺，达到去除器件通孔下方的多晶硅的同时避免在外围通孔的下方形成凹槽的目的。
本公开提供一种半导体结构的制备方法，包括：
提供基底，基底包括阵列区和外围区，阵列区靠近外围区的边缘处形成有依次叠置的导电层、引出层、第一隔离层和介质层，外围区形成有第二隔离层和所述介质层，其中，导电层、引出层以及第一隔离层位于基底表面之下，第二隔离层以及介质层位于基底表面之上；
于阵列区靠近外围区的边缘处形成第一沟槽，所述第一沟槽依次贯穿介质层、第一隔离层以及引出层以暴露出导电层，于外围区形成第二沟槽，第二沟槽依次贯穿介质层和第二隔离层以暴露出基底；
其中，当第一沟槽贯穿第一隔离层并暴露出引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层。
在其中一个实施例中，于阵列区靠近外围区的边缘处形成第一沟槽，第一沟槽依次贯穿介质层、第一隔离层以及引出层以暴露出导电层，于外围区形成第二沟槽，第二沟槽依次贯穿介质层和第二隔离层并暴露出基底，包括：
于阵列区靠近外围区的边缘处进行第一刻蚀以形成第一子沟槽，所述第一子沟槽至少贯穿介质层；
于外围区进行第二刻蚀以形成第二子沟槽，第二子沟槽至少贯穿介质层。
在其中一个实施例中，第一刻蚀和第二刻蚀同时进行。
在其中一个实施例中，在形成第一子沟槽和第二子沟槽之后，于第一子沟槽和第二子沟槽的侧壁和底部形成保护层。
在其中一个实施例中，于第一子沟槽和第二子沟槽的侧壁和底部形成保护层之后包括：
沿第一子沟槽向沟槽底部进行第三刻蚀以形成第三子沟槽，所述第三子沟槽至少贯穿保护层并暴露出引出层；
沿第二子沟槽向沟槽底部进行第四刻蚀以形成第四子沟槽，所述第四子沟槽至少贯穿保护层并暴露出基底。
在其中一个实施例中，第三刻蚀和第四刻蚀同时进行。
在其中一个实施例中，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层，包括：
采用湿法刻蚀工艺进行第五刻蚀，以去除被第三子沟槽暴露出的引出层以形成第五子沟槽，第五子沟槽贯穿引出层以暴露出导电层。
在其中一个实施例中，第五刻蚀对引出层的刻蚀速率与对基底的刻蚀速率的比值大于10:1。
在其中一个实施例中，第五刻蚀对引出层的刻蚀速率与对保护层的刻蚀速率的比值大于10:1。
在其中一个实施例中，第五刻蚀的刻蚀溶液包括氢氧化铵和去离子水。
在其中一个实施例中，氢氧化铵和去离子水的体积百分比包括1％-5％。
在其中一个实施例中，第一刻蚀、第二刻蚀、第三刻蚀和第四刻蚀均采用干法刻蚀工艺。
在其中一个实施例中，在形成第一子沟槽和第二子沟槽之前还包括：
于介质层上形成图形化掩膜层，所述图形化掩膜层定义出第一子沟槽、第二子沟槽的形状和位置；
基于图形化掩膜层对介质层进行图形化处理，以得到第一子沟槽和第二子沟槽。
本公开还提供一种半导体结构，所述半导体结构采用如上述任一项所述的制备方法制成，半导体结构包括：
基底，所述基底包括阵列区和外围区，阵列区靠近外围区的边缘处依次形成有字线掩埋层、字线引出层、字线隔离层和介质层，外围区具有外围隔离层和所述介质层，其中，字线掩埋层和字线引出层位于基底表面之下，外围隔离层和介质层位于基底表面之上；
第一沟槽，位于阵列区靠近外围区的边缘处，第一沟槽依次贯穿介质层、字线隔离层和字线引出层，第一沟槽的底部暴露出字线掩埋层；
第二沟槽，位于外围区，第二沟槽依次贯穿介质层和外围隔离层，第二沟槽的底部暴露出基底。
在其中一个实施例中，第一沟槽和第二沟槽的侧壁具有接触保护层。
在其中一个实施例中，字线引出层的材料包括多晶硅，字线隔离层和外围隔离层的材料均包括氮化硅，介质层的材料包括氧化硅。
上述半导体结构的制备方法，包括提供基底，基底包括阵列区和外围区，阵列区靠近外围区的边缘处形成有依次叠置的导电层、引出层、第一隔离层和介质层，外围区形成有第二隔离层和所述介质层，其中，导电层、引出层以及第一隔离层位于基底表面之下，第二隔离层以及介质层位于基底表面之上；于阵列区靠近外围区的边缘处形成第一沟槽，所述第一沟槽依次贯穿介质层、第一隔离层以及引出层以暴露出导电层，于外围区形成第二沟槽，第二沟槽依次贯穿介质层和第二隔离层以暴露出基底；其中，当第一沟槽贯穿第一隔离层并暴露出引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层。本公开的技术方案在第一沟槽贯穿第一隔离层并暴露出引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层，使得在去除被暴露出的引出层的过程中既能无缺陷地暴露出导电层也不会消耗或损伤第二沟槽暴露出的基底，避免了在第二沟槽下方的基底中形成凹槽，导致在第二沟槽中形成的接触结构的电阻率高，影响半导体结构性能的问题。
上述半导体结构，采用如上述任一项所述的制备方法制成，包括：基底，所述基底包括阵列区和外围区，阵列区靠近外围区的边缘处依次形成有字线掩埋层、字线引出层、字线隔离层和介质层，外围区具有外围隔离层和所述介质层，其中，字线掩埋层和字线引出层位于基底表面之下，外围隔离层和介质层位于基底表面之上；第一沟槽，位于阵列区靠近外围区的边缘处，第一沟槽依次贯穿介质层、字线隔离层和字线引出层，第一沟槽的底部暴露出字线掩埋层；第二沟槽，位于外围区，第二沟槽依次贯穿介质层和外围隔离层，第二沟槽的底部暴露出基底。本公开的技术方案在第一沟槽贯穿字线隔离层并暴露出字线引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的字线引出层，直至暴露出字线掩埋层，使得在去除被暴露出的字线引出层的过程中既能无缺陷地暴露出字线掩埋层也不会消耗损伤第二沟槽暴露出的基底，避免了在第二沟槽下方的基底中形成凹槽，导致在第二沟槽中形成的接触结构的电阻率高，影响半导体结构性能的问题。
附图说明
为了更清楚地说明本公开实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为一实施例中形成第一沟槽之前半导体结构的剖面示意图；
图3为一实施例中步骤S104的流程示意图；
图4为图2对应的一实施例中形成第一子沟槽和第二子沟槽后半导体结构的剖面示意图；
图5为图2对应的另一实施例中形成第一子沟槽和第二子沟槽后半导体结构的剖面示意图；
图6为图4对应的一实施例中形成保护层后半导体结构的剖面示意图；
图7为图5对应的一实施例中形成保护层后半导体结构的剖面示意图；
图8为图6对应的一实施例中去除第一子沟槽和第二子沟槽底部的保护层后半导体结构的剖面示意图；
图9为图7对应的一实施例中去除第一子沟槽和第二子沟槽底部的保护层后半导体结构的剖面示意图；
图10为图8对应的一实施例中形成第五子沟槽后半导体结构的剖面示意图；
图11为图9对应的一实施例中形成第五子沟槽后半导体结构的剖面示意图。
附图标记说明：
100、基底；102、阵列区；104、外围区；202、导电层；204、引出层；206、第一隔离层；208、介质层；210、位线结构；212、绝缘层；214、填充层；302、第二隔离层；304、栅极结构；306、盖层结构；308、隔离结构；310、第一子沟槽；312、第二子沟槽；314、保护层；316、第三子沟槽；318、第四子沟槽；320、第五子沟槽；402、栅氧化层；404、栅多晶硅层；406、栅金属层；408、栅接触层；410、第一氮化硅层；412、第一氧化硅层；414、第二氮化硅层；416、隔离沟槽；418、第一氧化硅层；420、氮化硅层；422、第二氧化硅层。
具体实施方式
为了便于理解本公开实施例，下面将参照相关附图对本公开实施例进行更全面的描述。附图中给出了本公开实施例的首选实施例。但是，本公开实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开实施例的技术领域的技术人员通常理解的含义相同。本文中在本公开实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本公开实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本公开实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开实施例的限制。
可以理解，本公开所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本公开的范围的情况下，可以将第一隔离层称为第二隔离层，且类似地，可将第二隔离层称为第一隔离层。第一隔离层和第二隔离层两者都是隔离层，但其不是同一隔离层。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本公开的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
图1为一实施例中半导体结构的制备方法的流程示意图，如图1所示，在本实施例中，提供一种半导体结构的制备方法，包括：
S102，提供包括阵列区和外围区的基底。
具体的，提供基底，该基底可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底的构成材料选用单晶硅。基底包括阵列区和外围区，阵列区靠近外围区的边缘处形成有依次叠置的导电层、引出层、第一隔离层和介质层，外围区形成有第二隔离层和所述介质层；其中，导电层、引出层以及第一隔离层位于基底表面之下，第二隔离层以及介质层位于基底表面之上。
S102，于阵列区靠近外围区的边缘处形成暴露出导电层的第一沟槽，于外围区形成暴露出基底的第二沟槽。
具体的，于阵列区靠近外围区的边缘处形成第一沟槽，所述第一沟槽依次贯穿阵列区的介质层、第一隔离层以及引出层以暴露出导电层，于外围区形成第二沟槽，第二沟槽依次贯穿外围区的介质层和第二隔离层以暴露出基底；其中，当第一沟槽贯穿阵列区的第一隔离层并暴露出引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层。可以理解的是，采用湿法刻蚀工艺刻蚀去除引出层的过程中，湿法刻蚀工艺刻蚀引出层的刻蚀速率远大于刻蚀基底的速率，湿法刻蚀工艺对第二沟槽暴露出的基底的消耗或者损伤可以忽略不计，即湿法刻蚀工艺可以实现仅刻蚀引出层的目的。
上述半导体结构的制备方法，包括提供基底，基底包括阵列区和外围区，阵列区靠近外围区的边缘处形成有依次叠置的导电层、引出层、第一隔离层和介质层，外围区形成有第二隔离层和所述介质层，其中，导电层、引出层以及第一隔离层位于基底表面之下，第二隔离层以及介质层位于基底表面之上；于阵列区靠近外围区的边缘处形成第一沟槽，所述第一沟槽依次贯穿介质层、第一隔离层以及引出层以暴露出导电层，于外围区形成第二沟槽，第二沟槽依次贯穿介质层和第二隔离层以暴露出基底；其中，当第一沟槽贯穿第一隔离层并暴露出引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层。本公开的技术方案在第一沟槽贯穿第一隔离层并暴露出引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层，直至暴露出导电层，使得在去除被暴露出的引出层的过程中既能无缺陷地暴露出导电层也不会消耗或者损伤第二沟槽暴露出的基底，避免了在第二沟槽下方的基底中形成凹槽，导致在第二沟槽中形成的接触结构的电阻率高，影响半导体结构性能的问题。
图2为一实施例中形成第一沟槽之前半导体结构的剖面示意图，如图2所示，提供基底100，基底100包括阵列区102和位于阵列区102外部的外围区104，阵列区102用于形成半导体结构的主要功能器件及信号传输结构，例如存储器件中的存储晶体管、电容器件、字线结构、位线结构；外围区104用于形成半导体结构对应的辅助外围器件结构，例如外围晶体管、互连结构等；阵列区102靠近外围区104的边缘处形成有导电层202、引出层204、第一隔离层206和介质层208，其中，导电层202、引出层204以及第一隔离层206位于基底100表面之下，可以理解的是，导电层202、引出层204、第一隔离层206和介质层208自靠近基底100未形成器件结构的表面向基底100形成器件结构的表面依次叠置，即引出层204位于导电层202上，第一隔离层206位于引出层204上，介质层208位于第一隔离层206上，示例性的，引出层204位于导电层202的上表面，第一隔离层206位于引出层204的上表面，介质层208位于第一隔离层206上，导电层202可以作为半导体结构的字线掩埋层(埋入式字线结构)，可以理解的是，阵列区102还形成有位于基底100上的位线结构210，其中，位线结构210之间填充有绝缘层212。外围区104形成有自基底100形成器件结构的表面向远离基底100形成器件结构的表面依次叠置的第二隔离层302和介质层208。在其中一个实施例中，第一隔离层206的上表面、第二隔离层302的下表面均与基底100形成器件结构的表面相齐平。可以理解的是，导电层202的构成材料包括金属材料，例如金属钨、金属钛和氮化钛；引出层204的构成材料包括多晶硅，第一隔离层206和第二隔离层302的构成材料包括氮化物，如氮化硅；介质层208的构成材料包括氧化物，如二氧化硅。可以理解的是，介质层208上还形成有填充层214，示例性的，填充层214位于介质层208的上表面，并且填充层214的上表面与绝缘层212的上表面相齐平。在其中一个实施例中，填充层214的构成材料与绝缘层212的构成材料相同，例如，均为氮化硅层。
继续参考图2，在其中一个实施例中，外围区104形成有外围晶体管包括栅极结构304，示例性的，栅极结构304包括自基底100向远离基底100的方向依次叠置的栅氧化层402、栅多晶硅层404、栅金属层406和栅接触层408，可以理解的是，栅接触层408的构成材料包括金属硅化物。
在其中一个实施例中，栅极结构304的侧壁形成有盖层结构306，示例性的，盖层结构306为NON(Nitride-Oxide-Nitride)结构，包括位于栅极结构304相对侧壁的第一氮化硅层410、第一氧化硅层412和第二氮化硅层414，其中，第二氮化硅层414沿第一氧化硅层412的侧壁延伸覆盖在栅极结构304上，可以理解的是，第二隔离层302的构成材料包括氮化硅，此时，第二隔离层302位于第一氧化硅层412及栅极结构304上的部分为第二氮化硅层414。
继续参考图2，外围区104还形成有隔离结构308，所述隔离结构308位于外围晶体管的外侧。示例性的，隔离结构308包括浅槽隔离结构。可以理解的是，隔离结构308填充于隔离沟槽416中，包括自隔离沟槽416内壁依次形成的第一氧化硅层418、氮化硅层420和第二氧化硅层422，其中，第二氧化硅层422填满所述隔离沟槽416。通过隔离结构308可以使外围晶体管与阵列区102和/或外围区104中的其他器件结构隔离开。
图3为一实施例中步骤S104的流程示意图，如图3所示，在其中一个实施例中，于阵列区靠近外围区的边缘处形成第一沟槽，第一沟槽依次贯穿介质层、第一隔离层以及引出层以暴露出导电层，于外围区形成第二沟槽，第二沟槽依次贯穿介质层和第二隔离层并暴露出基底，包括：
S202，于阵列区靠近外围区的边缘处形成至少贯穿介质层的第一子沟槽。
具体的，于阵列区102靠近外围区104的边缘处进行第一刻蚀，以形成第一子沟槽，所述第一子沟槽至少贯穿介质层208。
S204，于外围区形成至少贯穿介质层的第二子沟槽。
具体的，于外围区104进行第二刻蚀以形成第二子沟槽，第二子沟槽至少贯穿介质层208。
图4为图2对应的一实施例中形成第一子沟槽和第二子沟槽后半导体结构的剖面示意图，图5为图2对应的另一实施例中形成第一子沟槽和第二子沟槽后半导体结构的剖面示意图；如图4所示，在其中一个实施例中，第一子沟槽310贯穿介质层208，暴露出第一隔离层206的上表面，第二子沟槽312贯穿介质层208，暴露出第二隔离层302的上表面，即第一刻蚀停止于第一隔离层206的上表面，第二刻蚀停止于第二隔离层302的上表面，通过该设置可以降低第一刻蚀和第二刻蚀的工艺难度，降低半导体结构的工艺成本，同时起到保护引出层204的目的。如图5所示，在另一个实施例中，第一子沟槽310贯穿介质层208及第一隔离层206，暴露出引出层204的上表面，第二子沟槽312贯穿介质层208及第二隔离层302，暴露出基底100的表面，即第一刻蚀停止于引出层204的上表面，第二刻蚀停止于基底100的表面。可以理解的是，当第一刻蚀和第二刻蚀同时进行时,第二刻蚀蚀刻第二隔离层302的刻蚀速率均远大于第二刻蚀蚀刻基底100的速率，即第二刻蚀对基底100的过度蚀刻可以忽略不计。
继续参考图4和图5，在介质层208上形成有填充层214时，第一子沟槽310和第二子沟槽312贯穿填充层214。
在其中一个实施例中，第一刻蚀和第二刻蚀同时进行,以简化工艺步骤，降低工艺成本。
图6为图4对应的一实施例中形成保护层后半导体结构的剖面示意图，图7为图5对应的一实施例中形成保护层后半导体结构的剖面示意图，如图6、图7所示，在其中一个实施例中，在形成第一子沟槽310和第二子沟槽312之后，于第一子沟槽310和第二子沟槽312的侧壁和底部形成保护层314，通过形成保护层314可以避免在后续刻蚀引出层204的同时对第一子沟槽310和第二子沟槽312的侧壁形貌造成的损伤。在其中一个实施例中，保护层314的构成材料、第一隔离层206的构成材料和第二隔离层302的构成材料相同，例如均为氮化硅，通过该设置可以在第一子沟槽310暴露出第一隔离层206的上表面和第二子沟槽312暴露出第二隔离层302的上表面时，通过一次刻蚀即可去除第一子沟槽310底部的保护层314和第一隔离层206，以及第二子沟槽312底部的保护层314和第二隔离层302，达到简化工艺步骤，降低工艺成本的目的。
在其中一个实施例中，采用原子层沉积工艺在第一子沟槽310和第二子沟槽312的侧壁和底部形成保护层314，通过该方式可以得到性能良好的保护层314。在其他实施例中，可以采用化学气相沉积在第一子沟槽310和第二子沟槽312的侧壁和底部形成保护层314。在其他实施例中，在沉积形成保护层314时，保护层314还覆盖在介质层208上。
在其中一个实施例中，于第一子沟槽310和第二子沟槽312的侧壁和底部形成保护层314之后包括：沿第一子沟槽310向沟槽底部进行第三刻蚀以形成第三子沟槽316，所述第三子沟槽316至少贯穿保护层314并暴露出引出层204；沿第二子沟槽312向沟槽底部进行第四刻蚀以形成第四子沟槽318，所述第四子沟槽318至少贯穿保护层314并暴露出基底100。
图8为图6对应的一实施例中去除第一子沟槽和第二子沟槽底部的保护层后半导体结构的剖面示意图，图9为图7对应的一实施例中去除第一子沟槽和第二子沟槽底部的保护层后半导体结构的剖面示意图；如图8所示，在第一子沟槽310和第二子沟槽312的侧壁和底部形成保护层314之后包括：沿第一子沟槽310向沟槽底部进行第三刻蚀以形成第三子沟槽316，所述第三子沟槽316贯穿保护层314以及第一隔离层206，并暴露出引出层204的上表面；沿第二子沟槽312向沟槽底部进行第四刻蚀以形成第四子沟槽318，所述第四子沟槽318贯穿保护层314以及第二隔离层302，并暴露出基底100的上表面。即通过第三刻蚀去除第一子沟槽310底部的第一隔离层206，通过第四刻蚀去除第二子沟槽312底部的第二隔离层302，通过该设置可以降低半导体结构的工艺成本。可以理解的是，当第三刻蚀和第四刻蚀同时进行时，第四刻蚀蚀刻第二隔离层302的刻蚀速率均远大于第四刻蚀蚀刻基底100的速率，即第四刻蚀对基底100的过度蚀刻可以忽略不计。如图9所示，在第一子沟槽310和第二子沟槽312的侧壁和底部形成保护层314之后包括：沿第一子沟槽310向沟槽底部进行第三刻蚀以形成第三子沟槽316，所述第三子沟槽316贯穿保护层314并暴露出引出层204的上表面；沿第二子沟槽312向沟槽底部进行第四刻蚀以形成第四子沟槽318，所述第四子沟槽318贯穿保护层314并暴露出基底100的上表面。即通过第三刻蚀去除第一子沟槽310底部的保护层314，通过第四刻蚀去除第二子沟槽312底部的保护层314。
在其中一个实施例中，第三刻蚀和第四刻蚀同时进行，以简化工艺步骤，降低工艺成本。
在其中一个实施例中，第一刻蚀、第二刻蚀、第三刻蚀和第四刻蚀均采用干法刻蚀工艺。
图10为图8对应的一实施例中形成第五子沟槽后半导体结构的剖面示意图，图11为图9对应的一实施例中形成第五子沟槽后半导体结构的剖面示意图；在其中一个实施例中，采用湿法刻蚀工艺刻蚀去除被暴露出的引出层204，直至暴露出导电层202，包括：采用湿法刻蚀工艺进行第五刻蚀，以去除被第三子沟槽316暴露出的引出层204以形成第五子沟槽320，第五子沟槽320贯穿引出层204以暴露出导电层202。可以理解的是，第五刻蚀对引出层204的蚀刻速率远大于对基底100的蚀刻速率，即第五刻蚀对基底100的蚀刻可以忽略不计，第一子沟槽310、第三子沟槽316和第五子沟槽320共同构成依次贯穿介质层208、第一隔离层206以及引出层204以暴露出导电层202的第一沟槽，第二子沟槽312和第四子沟槽318共同构成依次贯穿介质层208和第二隔离层302以暴露出基底100的第二沟槽。
在其中一个实施例中，第五刻蚀对引出层204的刻蚀速率与对基底100的刻蚀速率的比值大于10:1，例如15:1；20:1；25:1；30:1等。
在其中一个实施例中，第五刻蚀对引出层204的刻蚀速率与对保护层314的刻蚀速率的比值大于10:1，例如15:1；20:1；25:1；30:1等。
在其中一个实施例中，第五刻蚀的刻蚀溶液包括氢氧化铵和去离子水。
在其中一个实施例中，氢氧化铵和去离子水的体积百分比包括1％-5％，例如1％，2.5％，3％，3.5％，4％，4.5％，5％等。
在其中一个实施例中，在形成第一子沟槽310和第二子沟槽312之前还包括：
于介质层208上形成图形化掩膜层，所述图形化掩膜层定义出第一子沟槽310、第二子沟槽312的形状和位置；基于图形化掩膜层对介质层208进行图形化处理，以得到第一子沟槽310和第二子沟槽312。
在其中一个实施例中，在形成第一沟槽和第二沟槽后，还包括：分别于第一沟槽和第二沟槽中填充金属接触材料，以形成金属接触的步骤。
应该理解的是，虽然图1、图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图3中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
如图2、图10、图11所示，本公开还提供一种半导体结构，所述半导体结构采用如上述任一项所述的制备方法制成，半导体结构包括：基底100、第一沟槽和第二沟槽；基底100可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底100的构成材料选用单晶硅。基底100包括阵列区102和外围区104，阵列区102用于形成半导体结构的主要功能器件及信号传输结构，例如存储器件中的存储晶体管、电容器件、字线结构、位线结构；外围区104用于形成半导体结构对应的辅助外围器件结构，例如外围晶体管、互连结构等；阵列区102靠近外围区104的边缘处依次形成有字线掩埋层、字线引出层、字线隔离层和介质层，外围区具有外围隔离层和所述介质层，其中，字线掩埋层和字线引出层位于基底表面之下，外围隔离层和介质层位于基底表面之上；即阵列区102靠近外围区104的边缘处形成有依次叠置的导电层202(字线掩埋层)、引出层204(字线引出层)、第一隔离层206(字线隔离层)和介质层208，外围区104形成有第二隔离层302(外围隔离层)和所述介质层208；其中，导电层202、引出层204以及第一隔离层206位于基底100表面之下，第二隔离层302以及介质层208位于基底表面之上。第一沟槽位于阵列区102靠近外围区104的边缘处，第一沟槽依次贯穿介质层208、字线隔离层(第一隔离层206)和字线引出层(引出层204)，第一沟槽的底部暴露出字线掩埋层(导电层202)；第二沟槽位于外围区104，第二沟槽依次贯穿介质层208和外围隔离层(第二隔离层302)，第二沟槽的底部暴露出基底100。
上述半导体结构，采用如上述任一项所述的制备方法制成，包括：基底，所述基底包括阵列区和外围区，阵列区靠近外围区的边缘处依次形成有字线掩埋层、字线引出层、字线隔离层和介质层，外围区具有外围隔离层和所述介质层，其中，字线掩埋层和字线引出层位于基底表面之下，外围隔离层和介质层位于基底表面之上；第一沟槽，位于阵列区靠近外围区的边缘处，第一沟槽依次贯穿介质层、字线隔离层和字线引出层，第一沟槽的底部暴露出字线掩埋层；第二沟槽，位于外围区，第二沟槽依次贯穿介质层和外围隔离层，第二沟槽的底部暴露出基底。本公开的技术方案在第一沟槽贯穿字线隔离层并暴露出字线引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的字线引出层，直至暴露出字线掩埋层，使得在去除被暴露出的字线引出层的过程中既能无缺陷地暴露出字线掩埋层也不会消耗或者损伤第二沟槽暴露出的基底，避免了在第二沟槽下方的基底中形成凹槽，导致在第二沟槽中形成的接触结构的电阻率高，影响半导体结构性能的问题。
可以理解的是，导电层202、引出层204、第一隔离层206和介质层208自靠近基底100未形成器件结构的表面向基底100形成器件结构的表面依次叠置，即引出层204位于导电层202上，第一隔离层206位于引出层204上，介质层208位于第一隔离层206上，示例性的，引出层204位于导电层202的上表面，第一隔离层206位于引出层204的上表面，介质层208位于第一隔离层206上，导电层202可以作为半导体结构的字线掩埋层(埋入式字线结构)，可以理解的是，半导体结构还包括位线结构210，位于阵列区102的基底100上，其中，位线结构210之间填充有绝缘层212。外围区104的第二隔离层302和介质层208自基底100形成器件结构的表面向远离基底100形成器件结构的表面依次叠置。在其中一个实施例中，第一隔离层206的上表面、第二隔离层302的下表面均与基底100形成器件结构的表面相齐平。可以理解的是，字线掩埋层的构成材料包括金属材料，例如金属钨、金属钛和氮化钛；字线引出层的构成材料包括多晶硅，字线隔离层和外围隔离层的构成材料包括氮化物，如氮化硅；介质层208的构成材料包括氧化物，如二氧化硅。可以理解的是，介质层208上还形成有填充层214，示例性的，填充层214位于介质层208的上表面，并且填充层214的上表面与绝缘层212的上表面相齐平。在其中一个实施例中，填充层214的构成材料与绝缘层212的构成材料相同，例如，均为氮化硅层。
继续参考图2，在其中一个实施例中，半导体结构中位于外围区104的外围晶体管包括栅极结构304，示例性的，栅极结构304包括自基底100向远离基底100的方向依次叠置的栅氧化层402、栅多晶硅层404、栅金属层406和栅接触层408，可以理解的是，栅接触层408的构成材料包括金属硅化物。
在其中一个实施例中，半导体结构还包括盖层结构306，位于栅极结构304的侧壁，示例性的，盖层结构306为NON(Nitride-Oxide-Nitride)结构，包括位于栅极结构304相对侧壁的第一氮化硅层410、第一氧化硅层412和第二氮化硅层414，其中，第二氮化硅层414沿第一氧化硅层412的侧壁延伸覆盖在栅极结构304上，可以理解的是，第二隔离层302的构成材料包括氮化硅，此时，第二隔离层302位于第一氧化硅层412及栅极结构304上的部分为第二氮化硅层414。
继续参考图2，半导体结构还包括隔离结构308，位于外围区104形成的外围晶体管的外侧。示例性的，隔离结构308包括浅槽隔离结构。可以理解的是，隔离结构308填充于隔离沟槽416中，包括自隔离沟槽416内壁依次形成的第一氧化硅层418、氮化硅层420和第二氧化硅层422，其中，第二氧化硅层422填满所述隔离沟槽416。通过隔离结构308可以使外围晶体管与阵列区102和/或外围区104中的其他器件结构隔离开。
在其中一个实施例中，第一沟槽和第二沟槽的侧壁具有接触保护层，具体的，如图8、图9所示，位于第三子沟槽316侧壁和第四子沟槽318侧壁的保护层314即为第一沟槽侧壁和第二沟槽侧壁的接触保护层。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开实施例构思的前提下，还可以做出若干变形和改进，这些都属于本公开实施例的保护范围。因此，本公开实施例专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底包括阵列区和外围区，所述阵列区靠近所述外围区的边缘处形成有依次叠置的导电层、引出层、第一隔离层和介质层，所述外围区形成有第二隔离层和所述介质层，其中，所述导电层、所述引出层以及所述第一隔离层位于所述基底表面之下，所述第二隔离层以及所述介质层位于所述基底表面之上；
于所述阵列区靠近所述外围区的边缘处形成第一沟槽，所述第一沟槽依次贯穿所述介质层、所述第一隔离层以及所述引出层以暴露出所述导电层，于所述外围区形成第二沟槽，所述第二沟槽依次贯穿所述介质层和所述第二隔离层以暴露出所述基底；
其中，当所述第一沟槽贯穿所述第一隔离层并暴露出所述引出层后，采用湿法刻蚀工艺刻蚀去除被暴露出的所述引出层，直至暴露出所述导电层。
2.根据权利要求1所述的制备方法，其特征在于，所述于所述阵列区靠近所述外围区的边缘处形成第一沟槽，所述第一沟槽依次贯穿所述介质层、所述第一隔离层以及所述引出层以暴露出所述导电层，于所述外围区形成第二沟槽，所述第二沟槽依次贯穿所述介质层和所述第二隔离层并暴露出所述基底，包括：
于所述阵列区靠近所述外围区的边缘处进行第一刻蚀以形成第一子沟槽，所述第一子沟槽至少贯穿所述介质层；
于所述外围区进行第二刻蚀以形成第二子沟槽，所述第二子沟槽至少贯穿所述介质层。
3.根据权利要求2所述的制备方法，其特征在于，所述第一刻蚀和所述第二刻蚀同时进行。
4.根据权利要求2所述的制备方法，其特征在于，在形成所述第一子沟槽和所述第二子沟槽之后，于所述第一子沟槽和所述第二子沟槽的侧壁和底部形成保护层。
5.根据权利要求4所述的制备方法，其特征在于，所述于所述第一子沟槽和所述第二子沟槽的侧壁和底部形成保护层之后包括：
沿所述第一子沟槽向沟槽底部进行第三刻蚀以形成第三子沟槽，所述第三子沟槽至少贯穿所述保护层并暴露出所述引出层；
沿所述第二子沟槽向沟槽底部进行第四刻蚀以形成第四子沟槽，所述第四子沟槽至少贯穿所述保护层并暴露出所述基底。
6.根据权利要求5所述的制备方法，其特征在于，所述第三刻蚀和所述第四刻蚀同时进行。
7.根据权利要求5所述的制备方法，其特征在于，所述采用湿法刻蚀工艺刻蚀去除被暴露出的所述引出层，直至暴露出所述导电层，包括：
采用湿法刻蚀工艺进行第五刻蚀，以去除被所述第三子沟槽暴露出的所述引出层以形成第五子沟槽，所述第五子沟槽贯穿所述引出层以暴露出所述导电层。
8.根据权利要求7所述的制备方法，其特征在于，所述第五刻蚀对所述引出层的刻蚀速率与对所述基底的刻蚀速率的比值大于10:1。
9.根据权利要求7所述的制备方法，其特征在于，所述第五刻蚀对所述引出层的刻蚀速率与对所述保护层的刻蚀速率的比值大于10:1。
10.根据权利要求7所述的制备方法，其特征在于，所述第五刻蚀的刻蚀溶液包括氢氧化铵和去离子水。
11.根据权利要求10所述的制备方法，其特征在于，所述氢氧化铵和所述去离子水的体积百分比包括1％-5％。
12.根据权利要求5所述的制备方法，其特征在于，所述第一刻蚀、第二刻蚀、第三刻蚀和第四刻蚀均采用干法刻蚀工艺。
13.根据权利要求2所述的制备方法，其特征在于，在形成所述第一子沟槽和所述第二子沟槽之前还包括：
于所述介质层上形成图形化掩膜层，所述图形化掩膜层定义出所述第一子沟槽、所述第二子沟槽的形状和位置；
基于所述图形化掩膜层对所述介质层进行图形化处理，以得到所述第一子沟槽和所述第二子沟槽。
14.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1-13中任一项所述的制备方法制成，包括：
基底，所述基底包括阵列区和外围区，所述阵列区靠近所述外围区的边缘处依次形成有字线掩埋层、字线引出层、字线隔离层和介质层，所述外围区具有外围隔离层和所述介质层，其中，所述字线掩埋层和所述字线引出层位于所述基底表面之下，所述外围隔离层和所述介质层位于所述基底表面之上；
第一沟槽，位于所述阵列区靠近所述外围区的边缘处，所述第一沟槽依次贯穿所述介质层、所述字线隔离层和所述字线引出层，所述第一沟槽的底部暴露出所述字线掩埋层；
第二沟槽，位于所述外围区，所述第二沟槽依次贯穿所述介质层和所述外围隔离层，所述第二沟槽的底部暴露出所述基底。
15.根据权利要求14所述的半导体结构，其特征在于，所述第一沟槽和所述第二沟槽的侧壁具有接触保护层。
16.根据权利要求14所述的半导体结构，其特征在于，所述字线引出层的材料包括多晶硅，所述字线隔离层和所述外围隔离层的材料均包括氮化硅，所述介质层的材料包括氧化硅。
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