CN116366075A - 一种基于高速收发器的分布式波形产生与数字化系统 - Google Patents

Abstract

本发明公开了一种基于高速收发器的分布式波形产生与数字化系统，该系统中主节点包括FPGA板卡和服务器，子节点包括模数转换器、数模转换器和高速收发器；其中，模拟信号通过模数转换器转换为数字信号后，并行输入至高速收发器转换为高速串行数据，再通过光模块转换为相应的光信号，并通过光纤传输至主节点；服务器提供用于波形产生的数字化信号，并通过PCIE总线传输至FPGA板卡，FPGA板卡通过光模块转换为相应的光信号，并通过光纤传输至子节点，子节点将相应的光信号转换为串行数据，并通过高速收发器转换为低速并行数据，再通过数模转换器转换为相应的模拟信号输出。本发明可降低硬件设计难度、时间和成本，并可使得系统空间分布范围不受限制。

Description

一种基于高速收发器的分布式波形产生与数字化系统

技术领域

本发明涉及分布式数据传输技术领域，尤其涉及一种基于高速收发器的分布式波形产生与数字化系统。

背景技术

波形产生与波形数字化系统是模拟信号世界与数字信号世界的桥梁，前者通常指采用数模转换器(DAC)将数字信号转换成模拟波形输出，后者则相反一般指采用模数转换器(ADC)对模拟波形进行实时的数字化。

典型的波形产生与数字化系统通常是集总式设计，以波形数字化为例，多路模拟信号在单点由ADC进行数字化并由FPGA(现场可编程门阵列)之类的数字信号处理器进一步处理。对于分布式系统，当需要在不同位置实现波形产生或数字化系统时，常用的方法有两种，一种方式是需要在每个子节点基于FPGA进行较复杂的硬件及固件设计，然后各FPGA与总节点进行数据交互，其缺点是子节点电路设计较为复杂；另一种方式则是将各节点的模拟信号连接到总节点，其缺点是模拟信号传输距离有限且容易受到各种干扰。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提供一种基于高速收发器的分布式波形产生与数字化系统，该系统中的各子节点无需进行复杂电路设计，也无需开发芯片控制与数据收发处理等固件，从而可降低硬件设计难度、时间和成本，并且该系统中的各子节点与主节点之间采用数字信号形式通信，使得系统空间分布范围不再受到限制。

为达到上述目的，本发明通过以下技术方案实现：

一种基于高速收发器的分布式波形产生与数字化系统，包括：

一个主节点和若干个子节点，所述主节点包括FPGA板卡和服务器，所述FPGA板卡与所述服务器之间通过PCIE总线进行通信，每一子节点包括模数转换器、数模转换器和第一高速收发器，所述模数转换器和所述数模转换器分别与所述第一高速收发器连接，每一所述子节点与所述主节点通过光纤进行通信；其中，所述子节点输入的模拟信号通过所述模数转换器转换为数字信号后，并行输入至所述第一高速收发器转换为高速串行数据，所述高速串行数据通过光模块转换为相应的光信号，并通过光纤传输至所述主节点，所述主节点将所述光信号转换为相应的数字信号；

所述服务器提供用于波形产生的数字化信号，并通过所述PCIE总线将所述数字化信号传输至所述FPGA板卡，所述FPGA板卡通过光模块转换为相应的光信号，并通过光纤传输至所述子节点，所述子节点将相应的光信号转换为串行数据，并通过所述第一高速收发器将所述串行数据转换为低速并行数据，所述低速并行数据通过所述数模转换器转换为相应的模拟信号输出。

可选的，所述FPGA板卡包括：第二高速收发器、第一缓存器、第二缓存器、AXI协议转换器和PCIE Ip核，所述服务器提供用于波形产生的数字化信号，并通过所述PCIE总线将所述数字化信号传输至所述PCIE Ip核，所述PCIE Ip核通过AXI总线以AXI协议格式将所述数字化信号传输至所述AXI协议转换器，所述AXI协议转换器进行协议格式转换，并将转换后的所述数字化信号发送至所述第一缓存器进行缓存，所述第一缓存器将所述数字化信号发送至所述第二高速收发器，以便所述第二高速收发器对所述数字化信号进行8b/10b编码后，将编码数据经光模块转换为光信号后发送至所述子节点。

可选的，所述主节点将所述子节点发送的光信号转换为电信号后，通过所述第二高速收发器进行数据和时钟恢复，并得到所述高速串行数据，所述第二高速收发器还对所述高速串行数据进行8b/10b解码，并将解码后的数据发送至所述第二缓存器缓存，所述第二缓存器将解码后的数据发送至所述AXI协议转换器以转换为AXI协议格式数据，并通过所述AXI总线传输至所述PCIE Ip核，以通过所述PCIE Ip核传输至所述服务器。

可选的，所述PCIE Ip核还用于向所述第一缓存器和所述第二缓存器以及所述AXI协议转换器提供时钟信号。

可选的，所述第一高速收发器和所述模数转换器采用外部时钟信号或者本地晶振提供的时钟信号进行同步；所述FPGA板卡工作在系统时钟，当所述第一高速收发器将所述串行数据转换为所述低速并行数据时，还得到系统时钟信号，并向所述数模转换器提供所述系统时钟信号，以实现所述数模转换器与所述主节点的时钟同步。

可选的，每一所述子节点还包括时钟信号切换芯片，所述时钟信号切换芯片将外部时钟信号或者本地晶振提供的时钟信号转换为三路时钟信号，分别提供给所述模数转换器、所述数模转换器和所述第一高速收发器以保证时钟同步，其中，所述FPGA板卡工作在系统时钟，当所述第一高速收发器将所述串行数据转换为所述低速并行数据并得到系统时钟信号时，所述时钟信号切换芯片切换输出信号为所述系统时钟信号，以向所述模数转换器、所述数模转换器和所述第一高速收发器提供所述系统时钟信号，便于保证所述模数转换器和所述数模转换器的采样时钟与所述主节点的系统时钟同步。

可选的，所述第一高速收发器包括两个相同的高速收发芯片，第一高速收发芯片用于将输入的并行数据转换为所述高速串行数据发送至所述主节点，第二高速收发芯片用于将从所述主节点获取的所述串行数据转换为所述低速并行数据，其中，所述FPGA板卡工作在系统时钟，当所述第二高速收发芯片将所述串行数据转换为所述低速并行数据时，恢复获取系统时钟信号，并向所述模数转换器、所述数模转换器和所述第一高速收发芯片提供所述系统时钟信号，以保证所述模数转换器和所述数模转换器的采样时钟与所述主节点的系统时钟同步。

可选的，所述服务器上配置有软件，所述软件通过所述PCIE Ip核对所述FPGA板卡上的固件和硬件进行配置和监测。

可选的，所述时钟信号切换芯片采用CDCE62005型号芯片。

可选的，所述第二高速收发器为GTX收发器。

本发明至少具有以下技术效果：

本发明提供的一种基于高速收发器的分布式波形产生与数字化系统为一种全新的分布式解决方案，具体采用分布式设计，其同时支持各子节点的波形产生与波形数字化，其中，子节点集波形数字化与波形产生于一体，各子节点与主节点间进行高速数字信号互传，抗干扰能力强，相对于基于模拟信号传输的系统而言其空间分布范围几乎不受限制，且支持即连即用；另外，本发明中的子节点采用专用高速收发器，以替代常用的功能复杂的FPGA，其设计更简单，从而降低了硬件设计难度、时间与成本，同时也不需要开发芯片控制与数据收发处理等固件；本发明还提出了三种子节点时钟设计方案，可以实现整个分布式系统各子节点波形产生链路DAC的时钟同步，以及可同时实现波形数字化链路ADC的时钟同步。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1为本发明实施例的基于高速收发器的分布式波形产生与数字化系统的工作原理图。

图2为本发明实施例的子节点部分工作原理图。

图3为本发明实施例的主节点部分工作原理图。

图4为本发明实施例的第一种时钟同步方案示意图。

图5为本发明实施例的第二种时钟同步方案示意图。

图6为本发明实施例的第三种时钟同步方案示意图。

具体实施方式

下面详细描述本实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图描述本实施例的一种基于高速收发器的分布式波形产生与数字化系统。

图1为本发明实施例的基于高速收发器的分布式波形产生与数字化系统的工作原理图。图2为本发明实施例的子节点部分工作原理图。如图1-2所示，基于高速收发器的分布式波形产生与数字化系统，包括：一个主节点和若干个子节点，主节点包括FPGA板卡和服务器，FPGA板卡与服务器之间通过PCIE(高速串行计算机扩展总线标准)总线进行通信，每一子节点包括模数转换器ADC、数模转换器DAC和第一高速收发器即TLK2501收发器，模数转换器ADC和数模转换器DAC分别与TLK2501收发器连接，每一子节点与主节点通过光纤进行通信；其中，子节点输入的模拟信号通过ADC转换为数字信号后，并行输入至TLK2501收发器转换为高速串行数据，高速串行数据通过子节点中的光模块SFP+转换为相应的光信号，并通过光纤传输至主节点，主节点将光信号转换为相应的数字信号，其中，SFP+表示光模块的类型。

另外，服务器可提供用于波形产生的数字化信号，并通过PCIE总线将数字化信号传输至FPGA板卡，FPGA板卡通过其上设置的光模块SFP+转换为相应的光信号，并通过光纤传输至子节点，子节点将相应的光信号转换为串行数据，并通过TLK2501收发器将串行数据转换为低速并行数据，低速并行数据通过DAC转换为相应的模拟信号输出。

具体的，子节点的数据流连接图如图2所示，共包含两个数据流链路。其中一个链路是模拟信号注入，通过ADC模数转换后变成数字信号，再经过TLK2501收发器把并行数据流变成高速串行数据由光模块SFP+发送端经光纤传递给主节点；另外一个链路是由主节点通过光纤传输高速串行数字信号，信号经过子节点中的光模块SFP+接收端转成电信号，再由TLK2501收发器经过串并转换变成16比特的低速并行数据，最后通过DAC数模转换产生模拟波形即模拟信号。

其中，主节点和子节点之间通过一对双向光纤进行信号传输。本实施例中，TLK2501收发器集成了8b10b编码与解码的功能，其支持最高2.5Gbps的高速串行信号。本实施例中，TLK2501收发器的低速端为16比特同步的并行端口，每个端口最高速度为125Mbps。因此，本实施例中的分布式系统最多支持16比特分辨、125Msps采样率的ADC和DAC，其中，8b10b为一种编码方式，Gbps和Mbps为传输速率单位，Msps为采样率单位。

图3为本发明实施例的主节点部分工作原理图。如图3所示，FPGA板卡包括：第二高速收发器即GTX收发器(收发器类型)、第一缓存器即WR FIFO、第二缓存器RD FIFO、AXI协议转换器即AXI Protocol Conversion和PCIE Ip核即PCIE XDMA，其中，服务器可提供用于波形产生的数字化信号，并通过PCIE总线驱动即PCIE Driver将数字化信号传输至PCIE Ip核即PCIE XDMA，PCIE XDMA通过AXI(一种总线协议)总线以AXI协议格式将数字化信号传输至AXI协议转换器即AXI Protocol Conversion，AXI Protocol Conversion进行协议格式转换，并将转换后的数字化信号WR Data发送至第一缓存器即WR FIFO进行缓存，WR FIFO将数字化信号中的TX Data数据发送至第二高速收发器即GTX收发器，以便GTX收发器对TX Data数据进行8b/10b编码后，将编码数据经光模块SFP+转换为光信号后发送至子节点。

另外，主节点将子节点发送的光信号转换为电信号后，可通过第二高速收发器即GTX收发器进行数据和时钟恢复，并得到高速串行数据，GTX收发器还对高速串行数据进行8b/10b解码，并将解码后的数据发送至第二缓存器即RD FIFO缓存，其中，GTX收发器解码后的数据包括时钟数据RX CLK和所要传输的数据RX Data。进一步的，RD FIFO可在缓存后，将相应数据RD Data发送至AXI协议转换器即AXI Protocol Conversion以转换为AXI协议格式数据，并通过AXI总线传输至PCIE Ip核即PCIE XDMA，以便通过PCIE XDMA传输至服务器。其中，PCIE Ip核即PCIE XDMA还用于向WR FIFO、RD FIFO以及AXI Protocol Conversion提供时钟信号AXI CLK。

本实施例中，该主节点可以实现与子节点的双向数据互传与编解码，同时可与服务器端的软件进行数据互传。本实施例中主节点可采用Xilinx公司的FPGA，本实施例中服务器端的软件可将用于波形产生的数据经PCIE总线实时传输到FPGA板卡，FPGA板卡内部的PCIE IP核将软件发来的数据经过AXI总线送往AXI协议转换器，该协议转换器将AXI协议数据转换成普通FIFO缓存器能够接收的格式，数据经由WR FIFO缓存器后，由FPGA板卡内部的高速收发器GTX按照TLK2501格式进行8b10b编码后，经光模块SFP+转成光信号发往相应子节点。相反的，前端子节点过来的持续的数字化波形数据由光模块转成电信号，再由FPGA板卡内部的高速收发器GTX恢复出时钟与数据，并进行相应的8b10b解码。解码得到的波形数据流经过RD FIFO缓存器缓存后，再转换成AXI协议格式发往PCIE IP核，最后经过PCIE总线发往服务器端的软件。本实施例中，除了双向数据流传输外，服务器端的软件也可经过PCIEIp核对FPGA板卡上的固件和硬件进行慢速的配置与监测。

本发明还提供了多种时钟同步方案，以保证子节点与主节点的时钟同步，从而满足系统时间统一性的需求。

图4为本发明实施例的第一种时钟同步方案示意图。如图4所示，第一高速收发器即TLK2501收发器和模数转换器ADC可通过Sel组件选取采用外部时钟信号即SMA接口输入的时钟信号或者本地晶振Crystal提供的时钟信号进行同步。

本实施例中，Sel组件可选取外部时钟信号或者本地晶振Crystal提供的时钟信号，然后输入至时钟缓冲器CLK Buffer，再传输至TLK2501收发器和模数转换器ADC进行时钟同步，其中输入至TLK2501收发器的时钟信号为GTX_CLK信号。本实施例中，当FPGA板卡工作在系统时钟System Clock时，TLK2501收发器可将串行数据转换为低速并行数据，并从中恢复得到系统时钟信号即与System Clock同步的RX_CLK信号，并向数模转换器DAC提供该RX_CLK信号，以实现DAC与主节点的时钟同步。

具体的，可以选择子节点上125MHz(兆赫兹)的晶振产生的时钟，或者由SMA接口输入的125MHz外部时钟作为参考时钟，该时钟经时钟扇出芯片分成两路，一路输出直接提供给TLK2501收发器，作为GTX_CLK参考时钟，另一路送到ADC作为采样时钟，当然TLK2501收发器也可以使用ADC输出的单端时钟作为GTX_CLK参考时钟。

可以理解的是，ADC与TLK2501收发器发送的波形数字化链路系统时钟均与子节点本地晶振提供的时钟或外部SMA接口接入的时钟同步。反方向的波形产生链路，用于波形产生的DAC的时钟则来自于TLK2501收发器恢复的RX_CLK，其与主节点的系统时钟SystemClock同步。需要说明的是各子节点要同步则必须有同步的外部的125MHz时钟。

图5为本发明实施例的第二种时钟同步方案示意图。如图5所示，每一子节点还包括时钟信号切换芯片即CDCE62005型号芯片，时钟信号切换芯片将外部时钟信号或者本地晶振提供的时钟信号转换为三路时钟信号，分别提供给ADC、数模转换器DAC和TLK2501收发器以保证时钟同步。其中，FPGA板卡工作在系统时钟System Clock，当TLK2501收发器将串行数据转换为低速并行数据并得到系统时钟信号即与系统时钟System Clock同步的RX_CLK时，时钟信号切换芯片切换输出信号为RX_CLK，以向ADC、DAC和TLK2501收发器提供系统时钟信号，便于保证ADC、DAC的采样时钟与主节点的系统时钟System Clock同步。

本方案相对于前一种方案，子节点上采用了时钟芯片CDCE62005，其作用是当系统初始工作时，与方案一相同，CDCE62005输出到TLK2501收发器、ADC及DAC的时钟与本地晶振提供的时钟或外部SMA接入的时钟同步，但当TLK2501收发器稳定恢复出RX_CLK后，CDCE62005的各输出自动切换到和RX_CLK同步，因此该方案各子节点ADC和DAC链路的采样时钟均与后端主节点的系统时钟System Clock同步。

图6为本发明实施例的第三种时钟同步方案示意图。如图6所示，本实施例中的第一高速收发器包括两片TLK2501高速收发芯片，分别作为发射器TLK2501TX和接收器TLK2501RX，TLK2501TX用于将输入的并行数据转换为高速串行数据发送至主节点，TLK2501RX用于将从主节点获取的串行数据转换为低速并行数据，其中，FPGA板卡工作在系统时钟System Clock，TLK2501RX将串行数据转换为低速并行数据时，可恢复获取与系统时钟System Clock同步的系统时钟信号RX_CLK，并向ADC、DAC和TLK2501TX提供RX_CLK，以保证ADC和DAC的采样时钟与主节点的系统时钟System Clock同步。

本实施例通过三种时钟同步方案，可有效保证子节点与主节点的时钟同步，从而满足系统时间统一性的需求。

综上所述，本发明提供的一种基于高速收发器的分布式波形产生与数字化系统为一种全新的分布式解决方案，具体采用分布式设计，其同时支持各子节点的波形产生与波形数字化，其中，子节点集波形数字化与波形产生于一体，各子节点与主节点间进行高速数字信号互传，抗干扰能力强，相对于基于模拟信号传输的系统而言其空间分布范围几乎不受限制，且支持即连即用；另外，本发明中的子节点采用专用高速收发器，以替代常用的功能复杂的FPGA，其设计更简单，从而降低了硬件设计难度、时间与成本，同时也不需要开发芯片控制与数据收发处理等固件；本发明还提出了三种子节点时钟设计方案，可以实现整个分布式系统各子节点波形产生链路DAC的时钟同步，以及可同时实现波形数字化链路ADC的时钟同步。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (10)

1.一种基于高速收发器的分布式波形产生与数字化系统，其特征在于，包括：一个主节点和若干个子节点，所述主节点包括FPGA板卡和服务器，所述FPGA板卡与所述服务器之间通过PCIE总线进行通信，每一子节点包括模数转换器、数模转换器和第一高速收发器，所述模数转换器和所述数模转换器分别与所述第一高速收发器连接，每一所述子节点与所述主节点通过光纤进行通信；其中，

所述子节点输入的模拟信号通过所述模数转换器转换为数字信号后，并行输入至所述第一高速收发器转换为高速串行数据，所述高速串行数据通过光模块转换为相应的光信号，并通过光纤传输至所述主节点，所述主节点将所述光信号转换为相应的数字信号；

所述服务器提供用于波形产生的数字化信号，并通过所述PCIE总线将所述数字化信号传输至所述FPGA板卡，所述FPGA板卡通过光模块转换为相应的光信号，并通过光纤传输至所述子节点，所述子节点将相应的光信号转换为串行数据，并通过所述第一高速收发器将所述串行数据转换为低速并行数据，所述低速并行数据通过所述数模转换器转换为相应的模拟信号输出。

2.如权利要求1所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述FPGA板卡包括：第二高速收发器、第一缓存器、第二缓存器、AXI协议转换器和PCIE Ip核，所述服务器提供用于波形产生的数字化信号，并通过所述PCIE总线将所述数字化信号传输至所述PCIE Ip核，所述PCIE Ip核通过AXI总线以AXI协议格式将所述数字化信号传输至所述AXI协议转换器，所述AXI协议转换器进行协议格式转换，并将转换后的所述数字化信号发送至所述第一缓存器进行缓存，所述第一缓存器将所述数字化信号发送至所述第二高速收发器，以便所述第二高速收发器对所述数字化信号进行8b/10b编码后，将编码数据经光模块转换为光信号后发送至所述子节点。

3.如权利要求2所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述主节点将所述子节点发送的光信号转换为电信号后，通过所述第二高速收发器进行数据和时钟恢复，并得到所述高速串行数据，所述第二高速收发器还对所述高速串行数据进行8b/10b解码，并将解码后的数据发送至所述第二缓存器缓存，所述第二缓存器将解码后的数据发送至所述AXI协议转换器以转换为AXI协议格式数据，并通过所述AXI总线传输至所述PCIE Ip核，以通过所述PCIE Ip核传输至所述服务器。

4.如权利要求3所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述PCIE Ip核还用于向所述第一缓存器和所述第二缓存器以及所述AXI协议转换器提供时钟信号。

5.如权利要求3所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述第一高速收发器和所述模数转换器采用外部时钟信号或者本地晶振提供的时钟信号进行同步；所述FPGA板卡工作在系统时钟，当所述第一高速收发器将所述串行数据转换为所述低速并行数据时，还得到系统时钟信号，并向所述数模转换器提供所述系统时钟信号，以实现所述数模转换器与所述主节点的时钟同步。

6.如权利要求3所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，每一所述子节点还包括时钟信号切换芯片，所述时钟信号切换芯片将外部时钟信号或者本地晶振提供的时钟信号转换为三路时钟信号，分别提供给所述模数转换器、所述数模转换器和所述第一高速收发器以保证时钟同步，其中，所述FPGA板卡工作在系统时钟，当所述第一高速收发器将所述串行数据转换为所述低速并行数据并得到系统时钟信号时，所述时钟信号切换芯片切换输出信号为所述系统时钟信号，以向所述模数转换器、所述数模转换器和所述第一高速收发器提供所述系统时钟信号，便于保证所述模数转换器和所述数模转换器的采样时钟与所述主节点的系统时钟同步。

7.如权利要求3所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述第一高速收发器包括两个相同的高速收发芯片，第一高速收发芯片用于将输入的并行数据转换为所述高速串行数据发送至所述主节点，第二高速收发芯片用于将从所述主节点获取的所述串行数据转换为所述低速并行数据，其中，所述FPGA板卡工作在系统时钟，当所述第二高速收发芯片将所述串行数据转换为所述低速并行数据时，恢复获取系统时钟信号，并向所述模数转换器、所述数模转换器和所述第一高速收发芯片提供所述系统时钟信号，以保证所述模数转换器和所述数模转换器的采样时钟与所述主节点的系统时钟同步。

8.如权利要求2所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述服务器上配置有软件，所述软件通过所述PCIE Ip核对所述FPGA板卡上的固件和硬件进行配置和监测。

9.如权利要求6所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述时钟信号切换芯片采用CDCE62005型号芯片。

10.如权利要求2-9中任一项所述的基于高速收发器的分布式波形产生与数字化系统，其特征在于，所述第二高速收发器为GTX收发器。

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