CN110708119A - 一种多路1553b总线光纤中继装置和方法 - Google Patents

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Abstract

本发明涉及一种多路1553B总线光纤中继装置和方法，属于计算机通信1553总线技术领域。本发明实现了多路1553B总线中继，最多可以为4路1553B总线或者4冗余1553B总线提供中继方案，增加通信距离，减少电缆数目和重量；本发明能有效区分和实现4路1553B总线不同的信号状态和半双工状态，方案简单，可实现性强；本发明只用2个光纤实现了多路1553B总线中继方法和装置，经济且高效；本发明只用2个光纤实现了多路1553B总线中继的方法，减轻了电缆重量，不受到电磁干扰，极大增加了传输距离。

Description

一种多路1553B总线光纤中继装置和方法
技术领域
本发明属于计算机通信1553总线技术领域，具体涉及一种多路1553B总线光纤中继装置和方法。
背景技术
MIL-STD-1553B时分制指令/响应式多路数据传输总线协议(1553B)，是1978年由美国军方制定的一种航空系统通信总线标准，具有实时性好和可靠性高的优点，在各种军用、民用飞机以及战车战舰都表现极其优越。1553B总线采用的是指令/响应型的通信协议，其传输速率为1Mbps，协议字的长度20bit，数据位有效长度为16bit，信息量最大长度为32个字，传输方式为半双工方式。为了进一步提高应用系统的可靠性，1553B总线还可以在系统设计层次上进行冗余设计，采用双冗余总线、三冗余总线、甚至四冗余总线。1553B总线通常采用变压器耦合方式，通过耦合器和隔离变压器进行1553B总线设备接入，并进行终端故障隔离。
1553B总线采用双绞线电缆。电缆重量较大，易受到电磁干扰，无法进行长距离传输。1553B总线信号有两种状态：有信号状态和无信号状态。1553B总线是半双工模式，工作在发送或接收状态。多路1553总线在同一时刻存在不同的信号状态和不同的收发方向。在设计多路1553总线中继方案时，需要提供一种经济、高效的方法。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何设计一种经济、高效的多路1553B总线光纤中继装置和方法，最多可以为4路1553B总线或者4冗余1553B总线提供中继方案；同时能有效区分和实现4路1553B总线不同的信号状态和半双工状态。
(二)技术方案
为了解决上述技术问题，本发明提供了一种多路1553B总线光纤中继装置，包括1553B隔离变压器、1553B接口驱动器、FPGA和SFP光模块；每个1553B端口的双向差分信号经过1553B隔离变压器传送到1553B接口驱动器转换为两个单向收发信号再传送到FPGA；每个1553B端口有独立的1553B隔离变压器和1553B接口驱动器；FPGA用于实现将4路单向1553B电信号通过曼彻斯特编解码模块、信号复合模块、信号分配模块、8B/10B编解码模块和串并/并串转换模块处理转换为单路串行比特流传送到SFP光模块，所述串并/并串转换模块称为SerDes模块。
优选地，其中，所述FPGA包括4个曼彻斯特编解码模块、1个信号复合模块、1个信号分配模块、1个8B/10B编解码模块和1个SerDes模块；
所述曼彻斯特编解码模块：(1)用于将1553B接口驱动器输出的单电平曼彻斯特码转换为NRZ码，用1比特位宽表示，定义为发送单路数据信号TX_SGL_DATA信号，定义1比特位宽的单路数据使能信号SGL_DATA_EN信号，当1553B总线处于无信号状态时，发送单路数据使能信号TX_SGL_DATA_EN信号为0，否则TX_SGL_DATA_EN为1；(2)对于信号分配模块输出的接收单路数据使能信号RX_SGL_DATA_EN和接收单路数据信号RX_SGL_DATA信号，如果RX_SGL_DATA_EN为0，曼彻斯特编解码模块输出全0给1553B接口驱动器，且1553总线处于无信号状态，如果RX_SGL_DATA_EN为1，曼彻斯特编解码模块将RX_SGL_DATA编码为单电平曼彻斯特码输出给1553B接口驱动器。
优选地，所述信号复合模块的输入信号包括端口1对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_1和TX_SGL_DATA_1，包括端口2对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_2和TX_SGL_DATA_2，包括端口3对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_3和TX_SGL_DATA_3，还包括端口4对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_4和TX_SGL_DATA_4；信号复合模块输出信号为1比特位宽的TX_MUL_DATA_EN和8比特位宽的TX_MUL_DATA至8B/10B编解码模块；如果包括TX_SGL_DATA_EN_1至TX_SGL_DATA_EN_4的4个TX_SGL_DATA_EN信号中任何一个为1时，则TX_MUL_DATA_EN为1；如果4个TX_SGL_DATA_EN信号全都为0时，则TX_MUL_DATA_EN为0；TX_SGL_DATA_EN_1等于TX_MUL_DATA的比特7，TX_SGL_DATA_1等于TX_MUL_DATA的比特6，TX_SGL_DATA_EN_2等于TX_MUL_DATA的比特5，TX_SGL_DATA_2等于TX_MUL_DATA的比特4，TX_SGL_DATA_EN_3等于TX_MUL_DATA的比特3，TX_SGL_DATA_3等于TX_MUL_DATA的比特2，TX_SGL_DATA_EN_4等于TX_MUL_DATA的比特1，TX_SGL_DATA_4等于TX_MUL_DATA的比特0。
优选地，所述信号分配模块的输入信号为8B/10B编解码模块输出的1比特位宽的接收复合数据使能信号RX_MUL_DATA_EN和8比特位宽的接收复合数据信号RX_MUL_DATA；信号分配器的输出信号为输出至端口1的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_1和RX_SGL_DATA_1，输出至端口2的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_2和RX_SGL_DATA_2，输出至端口3的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_3和RX_SGL_DATA_3，输出至端口4的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_4和RX_SGL_DATA_4；当RX_MUL_DATA_EN为1时，RX_SGL_DATA_EN_1等于RX_MUL_DATA的比特7、RX_SGL_DATA_1等于RX_MUL_DATA的比特6、RX_SGL_DATA_EN_2等于RX_MUL_DATA的比特5、RX_SGL_DATA_2等于RX_MUL_DATA的比特4、RX_SGL_DATA_EN_3等于RX_MUL_DATA的比特3、RX_SGL_DATA_3等于RX_MUL_DATA的比特2、RX_SGL_DATA_EN_4等于RX_MUL_DATA的比特1、RX_SGL_DATA_4等于RX_MUL_DATA的比特0；否则，当RX_MUL_DATA_EN为0时，RX_SGL_DATA_EN_1、RX_SGL_DATA_1、RX_SGL_DATA_EN_2、RX_SGL_DATA_2、RX_SGL_DATA_EN_3、RX_SGL_DATA_3、RX_SGL_DATA_EN_4、RX_SGL_DATA_4全部为0。
优选地，所述8B/10B编解码模块：用于进行8B到10B编码处理：当TX_MUL_DATA_EN为1时，将8比特位宽TX_MUL_DATA编码为10比特位宽的数据码，输出至SerDes模块；当TX_MUL_DATA_EN为0时，输出10比特位宽的空闲码至SerDes模块；还用于进行10B到8B解码处理：解码输出8比特位宽的RX_MUL_DATA，如果10码为数字码，RX_MUL_DATA_EN为1，否则为0。
优选地，所述SerDes模块：用于将10比特并行数据转换为高速1比特串行数据输出；还用于将接收的高速1比特串行数据转换为10比特并行数据。
本发明还提供了一种利用所述的装置实现的4路1553B总线中继方法，包括以下步骤：将4路1553B总线通过4个1553B耦合器接入到一中继装置，中继装置将在4路1553B总线上接收到的电信号转换为光信号在1根发送光纤上进行传输，再利用另一中继装置将在另1根接收光纤上接收到的光信号转换为电信号相应发送至4路1553B总线上，其中两台中继装置分别将相应的1553总线#1接入中继装置的端口1，1553总线#2接入中继装置的端口2，1553总线#3接入中继装置的端口3，1553总线#4接入中继装置的端口4。
优选地，两台中继装置之间通过2根光纤进行连接。
(三)有益效果
本发明实现了多路1553B总线中继，最多可以为4路1553B总线或者4冗余1553B总线提供中继方案，增加通信距离，减少电缆数目和重量；本发明能有效区分和实现4路1553B总线不同的信号状态和半双工状态，方案简单，可实现性强；本发明只用2个光纤实现了多路1553B总线中继方法和装置，经济且高效；本发明只用2个光纤实现了多路1553B总线中继的方法，减轻了电缆重量，不受到电磁干扰，极大增加了传输距离。
附图说明
图1为本发明的中继装置结构示意图；
图2为本发明的中继系统结构示意图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
如图1所示，本发明提供的一种多路1553B总线光纤中继装置包括1553B隔离变压器、1553B接口驱动器、FPGA和SFP光模块；每个1553B端口的双向差分信号经过1553B隔离变压器传送到1553B接口驱动器转换为两个单向收发信号再传送到FPGA；每个1553B端口有独立的1553B隔离变压器和1553B接口驱动器；FPGA用于实现将4路单向1553B电信号通过曼彻斯特编解码模块、信号复合模块、信号分配模块、8B/10B编解码模块和串并/并串转换(SerDes)模块处理转换为单路串行比特流传送到SFP光模块。
其中，FPGA包括4个曼彻斯特编解码模块、1个信号复合模块、1个信号分配模块、1个8B/10B编解码模块和1个SerDes模块。
曼彻斯特编解码模块：(1)用于将1553B接口驱动器输出的单电平曼彻斯特码转换为NRZ码，用1比特位宽表示，定义为发送单路数据信号TX_SGL_DATA信号，定义1比特位宽的单路数据使能信号SGL_DATA_EN信号，当1553B总线处于无信号状态时，发送单路数据使能信号TX_SGL_DATA_EN信号为0，否则TX_SGL_DATA_EN为1；(2)对于信号分配模块输出的接收单路数据使能信号RX_SGL_DATA_EN和接收单路数据信号RX_SGL_DATA信号，如果RX_SGL_DATA_EN为0，曼彻斯特编解码模块输出全0给1553B接口驱动器，且1553总线处于无信号状态，如果RX_SGL_DATA_EN为1，曼彻斯特编解码模块将RX_SGL_DATA编码为单电平曼彻斯特码输出给1553B接口驱动器。
信号复合模块：信号复合模块的输入信号包括端口1对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_1和TX_SGL_DATA_1，包括端口2对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_2和TX_SGL_DATA_2，包括端口3对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_3和TX_SGL_DATA_3，还包括端口4对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_4和TX_SGL_DATA_4；信号复合模块输出信号为1比特位宽的TX_MUL_DATA_EN和8比特位宽的TX_MUL_DATA至8B/10B编解码模块；如果4个TX_SGL_DATA_EN(包括TX_SGL_DATA_EN_1至TX_SGL_DATA_EN_4)信号任何一个为1时，则TX_MUL_DATA_EN为1；如果4个TX_SGL_DATA_EN信号全都为0时，则TX_MUL_DATA_EN为0；TX_SGL_DATA_EN_1等于TX_MUL_DATA的比特7，TX_SGL_DATA_1等于TX_MUL_DATA的比特6，TX_SGL_DATA_EN_2等于TX_MUL_DATA的比特5，TX_SGL_DATA_2等于TX_MUL_DATA的比特4，TX_SGL_DATA_EN_3等于TX_MUL_DATA的比特3，TX_SGL_DATA_3等于TX_MUL_DATA的比特2，TX_SGL_DATA_EN_4等于TX_MUL_DATA的比特1，TX_SGL_DATA_4等于TX_MUL_DATA的比特0。
信号分配模块：信号分配模块的输入信号为8B/10B编解码模块输出的1比特位宽的接收复合数据使能信号RX_MUL_DATA_EN和8比特位宽的接收复合数据信号RX_MUL_DATA；信号分配器的输出信号为输出至端口1的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_1和RX_SGL_DATA_1，输出至端口2的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_2和RX_SGL_DATA_2，输出至端口3的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_3和RX_SGL_DATA_3，输出至端口4的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_4和RX_SGL_DATA_4；当RX_MUL_DATA_EN为1时，RX_SGL_DATA_EN_1等于RX_MUL_DATA的比特7、RX_SGL_DATA_1等于RX_MUL_DATA的比特6、RX_SGL_DATA_EN_2等于RX_MUL_DATA的比特5、RX_SGL_DATA_2等于RX_MUL_DATA的比特4、RX_SGL_DATA_EN_3等于RX_MUL_DATA的比特3、RX_SGL_DATA_3等于RX_MUL_DATA的比特2、RX_SGL_DATA_EN_4等于RX_MUL_DATA的比特1、RX_SGL_DATA_4等于RX_MUL_DATA的比特0；否则，当RX_MUL_DATA_EN为0时，RX_SGL_DATA_EN_1、RX_SGL_DATA_1、RX_SGL_DATA_EN_2、RX_SGL_DATA_2、RX_SGL_DATA_EN_3、RX_SGL_DATA_3、RX_SGL_DATA_EN_4、RX_SGL_DATA_4全部为0。
8B/10B编解码模块：(1)8B到10B编码处理：当TX_MUL_DATA_EN为1时，将8比特位宽TX_MUL_DATA编码为10比特位宽的数据码，输出至SerDes模块；当TX_MUL_DATA_EN为0时，输出10比特位宽的空闲码至SerDes模块；(2)10B到8B解码处理：解码输出8比特位宽的RX_MUL_DATA，如果10码为数字码，RX_MUL_DATA_EN为1，否则为0。
SerDes模块：(1)将10比特并行数据转换为高速1比特串行数据输出；(2)将接收的高速1比特串行数据转换为10比特并行数据。
SFP光模块是一种小封装、可热插拔的光纤收发一体模块，实现光电/电光信号转换，具有灵活性、易维护、低成本等特点，广泛地被应用到各种光纤应用场景。
如图2所示，利用本发明的中继装置实现了4路1553B总线中继方法，将4路1553B总线通过4个1553B耦合器接入到本发明的中继装置(中继器)。中继装置将在4路1553B总线上接收到的电信号转换为光信号在1根发送光纤上进行传输。再利用本发明的另一中继装置将在另1根接收光纤上接收到的光信号转换为电信号相应发送至4路1553B总线上。其中两台中继装置分别将相应的1553总线#1接入中继装置的端口1，1553总线#2接入中继装置的端口2，1553总线#3接入中继装置的端口3，1553总线#4接入中继装置的端口4。两台中继装置之间通过2根光纤进行连接。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (8)

1.一种多路1553B总线光纤中继装置，其特征在于，包括1553B隔离变压器、1553B接口驱动器、FPGA和SFP光模块；每个1553B端口的双向差分信号经过1553B隔离变压器传送到1553B接口驱动器转换为两个单向收发信号再传送到FPGA；每个1553B端口有独立的1553B隔离变压器和1553B接口驱动器；FPGA用于实现将4路单向1553B电信号通过曼彻斯特编解码模块、信号复合模块、信号分配模块、8B/10B编解码模块和串并/并串转换模块处理转换为单路串行比特流传送到SFP光模块，所述串并/并串转换模块称为SerDes模块。
2.如权利要求1所述的多路1553B总线光纤中继装置，其特征在于，其中，所述FPGA包括4个曼彻斯特编解码模块、1个信号复合模块、1个信号分配模块、1个8B/10B编解码模块和1个SerDes模块；
所述曼彻斯特编解码模块：(1)用于将1553B接口驱动器输出的单电平曼彻斯特码转换为NRZ码，用1比特位宽表示，定义为发送单路数据信号TX_SGL_DATA信号，定义1比特位宽的单路数据使能信号SGL_DATA_EN信号，当1553B总线处于无信号状态时，发送单路数据使能信号TX_SGL_DATA_EN信号为0，否则TX_SGL_DATA_EN为1；(2)对于信号分配模块输出的接收单路数据使能信号RX_SGL_DATA_EN和接收单路数据信号RX_SGL_DATA信号，如果RX_SGL_DATA_EN为0，曼彻斯特编解码模块输出全0给1553B接口驱动器，且1553总线处于无信号状态，如果RX_SGL_DATA_EN为1，曼彻斯特编解码模块将RX_SGL_DATA编码为单电平曼彻斯特码输出给1553B接口驱动器。
3.如权利要求2所述的多路1553B总线光纤中继装置，其特征在于，所述信号复合模块的输入信号包括端口1对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_1和TX_SGL_DATA_1，包括端口2对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_2和TX_SGL_DATA_2，包括端口3对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_3和TX_SGL_DATA_3，还包括端口4对应曼彻斯特编解码模块输出的信号，为TX_SGL_DATA_EN_4和TX_SGL_DATA_4；信号复合模块输出信号为1比特位宽的TX_MUL_DATA_EN和8比特位宽的TX_MUL_DATA至8B/10B编解码模块；如果包括TX_SGL_DATA_EN_1至TX_SGL_DATA_EN_4的4个TX_SGL_DATA_EN信号中任何一个为1时，则TX_MUL_DATA_EN为1；如果4个TX_SGL_DATA_EN信号全都为0时，则TX_MUL_DATA_EN为0；TX_SGL_DATA_EN_1等于TX_MUL_DATA的比特7，TX_SGL_DATA_1等于TX_MUL_DATA的比特6，TX_SGL_DATA_EN_2等于TX_MUL_DATA的比特5，TX_SGL_DATA_2等于TX_MUL_DATA的比特4，TX_SGL_DATA_EN_3等于TX_MUL_DATA的比特3，TX_SGL_DATA_3等于TX_MUL_DATA的比特2，TX_SGL_DATA_EN_4等于TX_MUL_DATA的比特1，TX_SGL_DATA_4等于TX_MUL_DATA的比特0。
4.如权利要求3所述的多路1553B总线光纤中继装置，其特征在于，所述信号分配模块的输入信号为8B/10B编解码模块输出的1比特位宽的接收复合数据使能信号RX_MUL_DATA_EN和8比特位宽的接收复合数据信号RX_MUL_DATA；信号分配器的输出信号为输出至端口1的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_1和RX_SGL_DATA_1，输出至端口2的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_2和RX_SGL_DATA_2，输出至端口3的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_3和RX_SGL_DATA_3，输出至端口4的对应曼彻斯特编解码模块的RX_SGL_DATA_EN_4和RX_SGL_DATA_4；当RX_MUL_DATA_EN为1时，RX_SGL_DATA_EN_1等于RX_MUL_DATA的比特7、RX_SGL_DATA_1等于RX_MUL_DATA的比特6、RX_SGL_DATA_EN_2等于RX_MUL_DATA的比特5、RX_SGL_DATA_2等于RX_MUL_DATA的比特4、RX_SGL_DATA_EN_3等于RX_MUL_DATA的比特3、RX_SGL_DATA_3等于RX_MUL_DATA的比特2、RX_SGL_DATA_EN_4等于RX_MUL_DATA的比特1、RX_SGL_DATA_4等于RX_MUL_DATA的比特0；否则，当RX_MUL_DATA_EN为0时，RX_SGL_DATA_EN_1、RX_SGL_DATA_1、RX_SGL_DATA_EN_2、RX_SGL_DATA_2、RX_SGL_DATA_EN_3、RX_SGL_DATA_3、RX_SGL_DATA_EN_4、RX_SGL_DATA_4全部为0。
5.如权利要求4所述的多路1553B总线光纤中继装置，其特征在于，所述8B/10B编解码模块：用于进行8B到10B编码处理：当TX_MUL_DATA_EN为1时，将8比特位宽TX_MUL_DATA编码为10比特位宽的数据码，输出至SerDes模块；当TX_MUL_DATA_EN为0时，输出10比特位宽的空闲码至SerDes模块；还用于进行10B到8B解码处理：解码输出8比特位宽的RX_MUL_DATA，如果10码为数字码，RX_MUL_DATA_EN为1，否则为0。
6.如权利要求5所述的多路1553B总线光纤中继装置，其特征在于，所述SerDes模块：用于将10比特并行数据转换为高速1比特串行数据输出；还用于将接收的高速1比特串行数据转换为10比特并行数据。
7.一种利用权利要求1至6中任一项所述的装置实现的4路1553B总线中继方法，其特征在于，包括以下步骤：将4路1553B总线通过4个1553B耦合器接入到一中继装置，中继装置将在4路1553B总线上接收到的电信号转换为光信号在1根发送光纤上进行传输，再利用另一中继装置将在另1根接收光纤上接收到的光信号转换为电信号相应发送至4路1553B总线上，其中两台中继装置分别将相应的1553总线#1接入中继装置的端口1，1553总线#2接入中继装置的端口2，1553总线#3接入中继装置的端口3，1553总线#4接入中继装置的端口4。
8.如权利要求7所述的方法，其特征在于，两台中继装置之间通过2根光纤进行连接。
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