CN116364782A - 栅极过压保护的芯片晶体管结构与制造方法 - Google Patents

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Abstract

本发明公开一种栅极过压保护的芯片晶体管结构与制造方法，栅极过压保护叠层以上下交叠形成两层或两层以上PN叠层的方式形成在半导体栅极之上或之下，源极金属与栅极过压保护叠层或者栅极过压保护叠层与漏极半导体层形成上下层接触。本发明具有使芯片内栅极过压保护措施微小化与分散化、即使芯片内设有栅极过压保护措施也能使源极金属与栅极金属在同一设置水平下毗邻的效果。

Description

栅极过压保护的芯片晶体管结构与制造方法
技术领域
本发明涉及芯片晶体管的技术领域，尤其是涉及一种栅极过压保护的芯片晶体管结构与制造方法。
背景技术
ESD（Electro-Static discharge）“静电释放”的过压保护功能是芯片结构中需要考虑的因素。早期是以独立器件设置在包括功率芯片的各种芯片之外，为独立安装的组件，例如TVS二极管。但是，这样成本较高且产品体积变得较大，并且也不能解决芯片制造过程中以及芯片安装使用前的静电破坏，故在芯片结构内设计过压保护措施有其必要性。
关于芯片晶体管结构的栅极过压保护措施，发明申请号CN108389858A公开了一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法，该器件包括：半导体衬底；位于半导体衬底上的外延层；形成于外延层中并依次排布的第一沟槽、第二沟槽及第三沟槽；填充于第二沟槽内以及第一沟槽和第三沟槽下部的屏蔽电极；包裹屏蔽电极的绝缘隔离层；填充于第一沟槽上部的栅电极及栅介质层；设于第三沟槽上部的ESD保护二极管；位于外延层上部的体区；位于体区之上的源区；设于半导体衬底下方的漏区；其中，源极端金属与源区、体区、屏蔽电极以及ESD保护二极管的一端电性连接；栅极端金属与栅电极以及ESD保护二极管的另一端连接。相关现有技术中，指导了ESD保护二极管可以横卧方式内置于芯片内部且在源极端金属与栅极端金属之间的下方空间，以连接源极端金属与栅极端金属，也就是说栅极端金属重叠覆盖了部分的ESD保护二极管，通常结构中栅极端金属的尺寸小于源极端金属。使用时，ESD保护二极管容易受到打线在栅极端金属的使用损坏，或者，倒装芯片的表面接合下栅极端金属的承受应力直接传导到ESD保护二极管而造成损伤。并且，横卧式ESD保护二极管的占据面积不仅较大且横卧式ESD保护二极管的制造不相容于晶体管的制造工艺，导致生产成本大幅提高。
关于芯片晶体管结构的另一种栅极过压保护措施，发明申请号CN103367439A公开了一种用于化合物半导体晶体管的栅极过压保护技术，适用于SiC或GaN化合物半导体，采取了直立式ESD保护二极管的结构，将栅极过压保护器件设置在侧边绝缘的电性导通孔中。一种晶体管器件包括化合物半导体本体、布置在化合物半导体本体中的漏极以及布置在化合物半导体本体中且通过沟道区域与漏极空间隔开的源极。提供用于控制沟道区域的栅极。该晶体管器件还包括连接在源极和栅极之间的栅极过压保护器件，该栅极过压保护器件包括p型和n型含硅半导体材料。相关现有技术中，化合物半导体的晶体管结构相对于硅基半导体仍属于早期设计，还没有器件密集化的考虑需求，故芯片内部的栅极过压保护器件也没有对应的密集微小化的结构设计。在固有技术思维下，栅极过压保护器件还设置在栅极（G）端子的下方。
发明内容
本发明的主要目的一是提供一种栅极过压保护的芯片晶体管结构，主要进步在于，改变栅极过压保护措施的朝向、位置与连接关系，使其数量化、分散化与微小化，能整合于芯片结构中，栅极过压保护措施不再设置于栅极金属的下方，以解决栅极过压保护措施因过于接近栅极金属导致的使用损坏问题（例如打线损伤或倒装芯片的表面接合损伤），芯片排布上有更大的有源器件面积占比。
本发明的主要目的二是提供一种栅极过压保护的芯片晶体管结构的制造方法，用以实现栅极过压保护措施不再设置于栅极金属下方的芯片晶体管结构的制造。
本发明的主要目的一是通过以下技术方案得以实现的：
提出一种栅极过压保护的芯片晶体管结构，包括：
漏极半导体层；
沟道半导体层与多个半导体栅极，设于所述漏极半导体层上，所述半导体栅极连接至在栅极接触区下的栅极连接条；
同层分断的多个第一栅极过压保护叠层，以上下交叠形成两层或两层以上PN叠层的方式形成在对应的所述半导体栅极上；
源极半导体层，形成在所述沟道半导体层上；
源极金属，设于所述源极半导体层上，所述源极金属与所述源极半导体层之间形成上下层接触，所述源极金属还与所述第一栅极过压保护叠层之间形成上下层接触；
栅极金属，对应于所述栅极接触区而设于所述栅极连接条上。
通过采用上述技术方案，利用同层分断的多个第一栅极过压保护叠层形成在对应的多个半导体栅极上，使栅极过压保护措施为数量化、分散化与微小化，能整合于芯片结构中，打破了栅极过压保护措施的全部或部分设于栅极金属下的现有技术的固有思维。以第一栅极过压保护叠层作为栅极过压保护措施，使其位置相对远离栅极金属,芯片使用上不会有打线损伤或倒装芯片的表面接合损伤的问题，故芯片内设有栅极过压保护措施的晶体管能密集排列，源极金属与栅极金属在同一设置水平下毗邻，芯片排布上有更大的有源器件面积占比（即晶体管有源区域的芯片面积占比提高，栅极接触区的芯片面积占比降低，在晶体管有源区域与栅极接触区之外的未使用区的芯片面积占比降低）。
本发明在较佳示例中可以进一步配置为：所述第一栅极过压保护叠层与所述源极半导体层之间的隔离层包括栅氧化层；优选的，所述漏极半导体层中形成有隔离结，位于所述半导体栅极的下方；或者，所述芯片晶体管结构还包括同层分断的多个第二栅极过压保护叠层，以上下交叠形成两层或两层以上第二PN叠层的方式形成在所述半导体栅极与所述漏极半导体层之间。
可以通过采用上述优选技术特点，利用栅氧化层还位于所述第一栅极过压保护叠层与所述源极半导体层之间，则在源漏极相同电位差下调整源极的电位以改变所述第一栅极过压保护叠层内PN叠层的内电阻，栅极过压保护时栅极往源极放电的阈值也随之改变，达到栅极过压保护的电特性可调整效果。另外，利用优选方案一的隔离结，阻止在半导体栅极下方的大电流汇集或避免寄生电容；利用优选方案二的第二栅极过压保护叠层，具备双调整改变栅极漏极的电位的特性，利用改变所述第二栅极过压保护叠层的PN叠层的内电阻，栅极过压保护时栅极也能往漏极放电，栅极往源极放电的第一保护阈值与栅极往漏极放电的第二保护阈值可依需要调整为不相同或相同，在漏极的突波脉冲电压下能依序或同时往源极与漏极进行较为缓和的静电放电，而在源极/漏极的突波脉冲电压下N-MOS管形成源极往漏极放电的旁通电子流（绕过沟道）或者P-MOS管形成漏极往源极放电的电子流（绕过沟道），减少静电放电对沟道的电磁脉冲，以避免芯片内部沟道的结构损坏。在N-MOS管应用中，由于漏极的电平通常为正电压，相对于第一栅极过压保护叠层的P型层的P浓度，第二栅极过压保护叠层的P型层的P浓度优选较高，以避免过早的反型感应。
本发明在较佳示例中可以进一步配置为：所述栅氧化层一体形成于所述半导体栅极与所述第一栅极过压保护叠层的两侧；优选的，所述栅氧化层突出于所述第一栅极过压保护叠层与所述源极半导体层。
通过采用上述优选技术特点，利用所述栅氧化层的突出形态，以隔离所述第一栅极过压保护叠层与所述源极半导体层，并增加源极金属在芯片表面上的附着力。所述栅氧化层的突出可由间介电层来增加支撑厚度。
本发明在较佳示例中可以进一步配置为：所述芯片晶体管结构还包括隔离栅，设于所述半导体栅极两侧并与所述源极金属接触。
通过采用上述优选技术特点，利用所述隔离栅改变芯片内部在所述晶体管有源区域的垂直投射区的周边电场，减少外来电场的影响。
本发明在较佳示例中可以进一步配置为：所述第一栅极过压保护叠层还包括极性半导体垫层，设于所述半导体栅极与所述PN叠层之间；优选的，所述半导体栅极与所述第一栅极过压保护叠层为外延形成的单晶结构。
通过采用上述优选技术特点，利用所述极性半导体垫层的设置，使得所述第一栅极过压保护叠层具体为N（PN）x的由下往上叠层组合，其中x≧2，以适用于N-MOS管产品；非限定的在P-MOS管产品应用时，所述第一栅极过压保护叠层具体为（PN）xP的叠层组合，其中x≧2，以表面P层与源极金属的接触，以防止肖特基二极管的效应，降低第一栅极过压保护叠层在金属表面的内阻。所述第一栅极过压保护叠层还可以是（PN）x的叠层组合或（NP）x的叠层组合。以上几种由下往上的叠层结构下的叠层数量x可以比传统的栅极过压保护措施有更多的PN结数量。
本发明在较佳示例中可以进一步配置为：所述芯片晶体管结构还包括漏极金属，设于所述漏极半导体层的下表面或所述漏极半导体层下方的衬底下表面；具体的，所述第一栅极过压保护叠层的图形与所述半导体栅极实质相同，所述第一栅极过压保护叠层的纵向过压保护长度位在所述源极半导体层的层厚度空间中；更具体的，所述源极金属与所述栅极金属之间的毗邻空隙小于所述栅极连接条的宽度。
通过采用上述优选技术特点，利用所述第一栅极过压保护叠层的图形与所述半导体栅极实质相同，可利用相同的刻蚀或沉积图形成形；利用第一栅极过压保护叠层的纵向过压保护长度，薄层化缩小直立状栅极过压保护措施的长度；利用所述源极金属与所述栅极金属之间的毗邻空隙缩小化，不需要配置栅极过压保护措施在该毗邻空隙的下方，可缩小未使用区的芯片面积占比。
本发明的主要目的二是通过以下技术方案得以实现的：
提出一种栅极过压保护的芯片晶体管结构的制造方法，用于制造如上所述可能特征组合方案的一种栅极过压保护的芯片晶体管结构，该制造方法包括：
S11、提供衬底；
S12、形成漏极半导体层在所述衬底上；
S13、形成沟道半导体层在所述漏极半导体层上；
S14、形成源极半导体层在所述沟道半导体层的上层；
S15、图案化所述沟道半导体层，以形成栅极槽孔；
S16、形成多个半导体栅极在所述栅极槽孔中，所述半导体栅极连接至在栅极接触区下的栅极连接条；
S17、以上下交叠形成两层或两层以上PN叠层的方式形成同层分断的多个第一栅极过压保护叠层在所述栅极槽孔中的所述半导体栅极上；
S18、形成源极金属在所述源极半导体层与所述第一栅极过压保护叠层上，并对应于所述栅极接触区而形成栅极金属在所述栅极连接条上；其中，所述源极金属与所述源极半导体层之间形成上下层接触，所述源极金属还与所述第一栅极过压保护叠层之间形成上下层接触，所述栅极金属与所述栅极连接条连接。
通过采用上述技术方案，利用沟渠式工艺形成的同层分断的多个第一栅极过压保护叠层设于所述栅极槽孔中的所述半导体栅极上，能够制造出将栅极过压保护措施（对应于多个第一栅极过压保护叠层）整合于晶体管有源区域下方的芯片晶体管结构，即栅极过压保护措施既不位于栅极接触区也不位于未使用区的下方。多个第一栅极过压保护叠层为多数量化、分散化与微小化，整合于芯片结构中，芯片产品中有更大的有源器件面积占比。
本发明在较佳示例中可以进一步配置为：在S15形成所述栅极槽孔之后与S16形成所述半导体栅极之前，该制造方法还包括：
形成栅氧化层在所述栅极槽孔的内壁；
形成隔离结在所述漏极半导体层中，所述隔离结位在栅极槽孔的下方；
S18形成所述源极金属与所述栅极金属的步骤包括：
形成源栅金属层在所述源极半导体层上与所述栅极连接条上；
图案化所述源栅金属层，以形成所述源极金属与所述栅极金属之间的间隙。
可以通过采用上述优选技术特点，利用沟渠式工艺后形成的所述栅氧化层，实现所述源极半导体层具备对所述第一栅极过压保护叠层的内阻可调整性能。利用所述源栅金属层的形成，使所述源极金属与所述栅极金属之间的排列更加邻靠。
本发明的主要目的三是通过以下技术方案得以实现的：
提出另一种栅极过压保护的芯片晶体管结构的制造方法，用于制造如上所述可能特征组合方案的一种栅极过压保护的芯片晶体管结构，该制造方法包括：
S21、提供衬底；
S22、形成漏极半导体层在所述衬底上；
S23、形成栅极半导体层在所述漏极半导体层上；
S24、外延形成两层或两层以上PN叠层在所述栅极半导体层上；
S25、图案化所述PN叠层，以形成同层分断的多个第一栅极过压保护叠层；并持续图案化所述栅极半导体层，以形成在所述第一栅极过压保护叠层下方的半导体栅极，所述半导体栅极连接至在栅极接触区下的栅极连接条；
S26、形成沟道半导体层在所述半导体栅极之间与所述漏极半导体层上；
S27、形成源极半导体层在所述沟道半导体层上；
S28、形成源极金属在所述源极半导体层与所述第一栅极过压保护叠层上，并对应于所述栅极接触区而形成栅极金属在所述栅极连接条上；其中，所述源极金属与所述源极半导体层之间形成上下层接触，所述源极金属还与所述第一栅极过压保护叠层之间形成上下层接触，所述栅极金属与所述栅极连接条连接。
通过采用上述技术方案，利用堆叠式工艺与槽孔反转图像刻蚀形成的同层分断的多个第一栅极过压保护叠层设于所述半导体栅极上，能够制造出将栅极过压保护措施（对应于多个第一栅极过压保护叠层）整合于晶体管有源区域下方的芯片晶体管结构，符合多数量化、分散化与微小化，芯片产品中有更大的有源器件面积占比。
本发明在较佳示例中可以进一步配置为：在S25图案化形成所述第一栅极过压保护叠层与所述半导体栅极之后与S26形成所述沟道半导体层之前，该制造方法还包括：
形成栅氧化层在所述第一栅极过压保护叠层与所述半导体栅极的外壁；
在S26形成所述栅极半导体层之前或之中，还包括：以上下交叠形成两层或两层以上第二PN叠层的方式形成第二栅极过压保护叠层在所述漏极半导体层上。
通过采用上述优选技术特点，利用堆叠式工艺与槽孔反转图像刻蚀后形成的所述栅氧化层，实现所述源极半导体层具备对所述第一栅极过压保护叠层的内阻可调整性能。优选还利用所述第二栅极过压保护叠层在所述漏极半导体层上的形成，以提供对所述沟道半导体层的过压保护，在漏极半导体层或源极半导体层的突波脉冲电压下，对应的所述第二栅极过压保护叠层或第一栅极过压保护叠层产生低内阻的变化。
本发明的主要目的四是通过以下技术方案得以实现的：
提出另一种栅极过压保护的芯片晶体管结构，包括：
漏极半导体层；
沟道半导体层与多个半导体栅极，设于所述漏极半导体层上，所述半导体栅极连接至在栅极接触区下的栅极连接条；
同层分断的多个第二栅极过压保护叠层，以上下交叠形成两层或两层以上第二PN叠层的方式形成在所述半导体栅极与所述漏极半导体层之间；
源极金属，设于所述半导体栅极与所述沟道半导体层上，所述源极金属与所述沟道半导体层形成上下电性连接；
栅极金属，对应于所述栅极接触区而设于所述栅极连接条上；
优选的，所述芯片晶体管结构还包括漏极金属，设于所述漏极半导体层的下表面或所述漏极半导体层下方的衬底下表面；
优选的，所述第二栅极过压保护叠层与所述半导体栅极由堆叠式工艺与槽孔反转图像刻蚀所形成；更优选的，所述第二栅极过压保护叠层与所述半导体栅极为外延形成的单晶结构；
优选的，所述第二栅极过压保护叠层与所述漏极半导体层之间的隔离层包括栅氧化层。
通过采用上述技术方案，利用同层分断的多个第二栅极过压保护叠层形成在对应的多个半导体栅极下，更贴近漏极半导体层，使栅极过压保护措施为数量化、分散化与微小化，能整合于芯片结构中，打破了栅极过压保护措施的全部或部分设于栅极金属下的现有技术的固有思维。以第二栅极过压保护叠层作为栅极过压保护措施，使其位置相对远离栅极金属,芯片使用上不会有打线损伤或倒装芯片的表面接合损伤的问题，故芯片内设有栅极过压保护措施的晶体管能密集排列，源极金属与栅极金属在同一设置水平下毗邻，芯片排布上有更大的有源器件面积占比（即晶体管有源区域的芯片面积占比提高，栅极接触区的芯片面积占比降低，在晶体管有源区域与栅极接触区之外的未使用区的芯片面积占比降低）。
本发明的主要目的五是提出一种电子装置，包括如上所述可能特征组合方案的一种栅极过压保护的芯片晶体管结构。
综上所述，本发明包括以下至少一种对现有技术作出贡献的技术效果：
1.打破现有技术中将栅极过压保护措施的部分或全部设置在栅极金属下的固有技术思维；
2.解决芯片使用上受到打线键合力或倒装芯片的表面接合力可能损害芯片内栅极过压保护措施的问题；
3.改善芯片内安装栅极过压保护措施会减少有源器件面积占比的问题；
4.产生芯片内栅极过压保护措施的内阻或电性能的可调整效果。
附图说明
图1绘示本发明第一实施例群组的栅极过压保护的芯片晶体管结构的局部截面示意图；
图2至图8绘示本发明第一实施例群组的栅极过压保护的芯片晶体管结构在制造过程中对应组件的局部截面示意图（对应步骤S11至S18）；
图9绘示本发明第二实施例群组的栅极过压保护的芯片晶体管结构的局部截面示意图；
图10至图18绘示本发明第二实施例群组的栅极过压保护的芯片晶体管结构在制造过程中对应组件的局部截面示意图（对应步骤S21至S28）；
图19绘示本发明第三实施例群组的栅极过压保护的芯片晶体管结构的局部截面示意图。
附图标记：10、漏极半导体层；11、衬底；12、隔离结；20、沟道半导体层；21、槽孔；221、槽孔反转图像；30、半导体栅极；230、栅极半导体层；31、栅极连接条；32、栅氧化层；40、第一栅极过压保护叠层；41、PN叠层；42、极性半导体垫层；50、源极半导体层；60、源栅金属层；61、源极金属；62、栅极金属；63、漏极金属；64、空隙；270、第二栅极过压保护叠层；271、第二PN叠层；272、第二极性半导体垫层；80、隔离栅；81、半导体源极；82、间介电层；381、半导体浮空极；290、表面介质层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案，以下将本发明的栅极过压保护的芯片晶体管结构与制造方法做进一步详细描述与解释，但不作为本发明限定的保护范围。
对应一个芯片的整个处理表面界定为“芯片单元面积”，设有沟道半导体层与多个半导体栅极的垂直投影区域界定为“晶体管有源区域”，用于设置晶体管，非限定的通常对应于源极金属的设置面积，“晶体管有源区域的芯片面积占比”为将晶体管有源区域除以芯片单元面积得到的百分比；用于设置栅极金属的区域界定为“栅极接触区”，对应于栅极金属的设置面积，用于栅极端的电接触，栅极接触区的下方通常不设置晶体管，“栅极接触区的芯片面积占比”为将栅极接触区除以芯片单元面积得到的百分比；芯片单元面积减去晶体管有源区域与栅极接触区的其余区域界定为“未使用区”，非限定的通常是芯片的处理表面在源极金属占据区域与栅极金属占据区域的其余区域，包括源极金属边缘到相邻芯片边缘的区域、栅极金属边缘到相邻芯片边缘的区域以及在源极金属与栅极金属之间的空隙区域，未使用区的下方通常不设置晶体管，“未使用区的芯片面积占比”为将未使用区除以芯片单元面积得到的百分比；“未使用区的芯片面积占比”加上“晶体管有源区域的芯片面积占比”与“栅极接触区的芯片面积占比”的三者之和为100%。当晶体管有源区域的芯片面积占比越高，表示相同芯片处理面积下可用于配置晶体管的面积越多；在相同晶体管尺寸下，能排列更多数量的晶体管。
附图所示仅仅是绘示多个实施例具有共性的部分，具有差异或区别的部分另以文字方式描述或是与图面对比的方式呈现。基于产业特性与技术本质，熟知本领域的技术人员应正确且合理的理解与判断以下所述的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。
图1绘示本发明第一实施例群组的栅极过压保护的芯片晶体管结构的局部截面示意图；图2至图8绘示本发明第一实施例群组的栅极过压保护的芯片晶体管结构在制造过程中对应组件的局部截面示意图（对应步骤S11至S18）。该芯片晶体管结构具体为硅基但不限于硅基，晶圆处理工艺中使用的衬底11通常为硅基。
参照图1，本发明第一实施例群组公开一种栅极过压保护的芯片晶体管结构，包括：漏极半导体层10、设于所述漏极半导体层10上的沟道半导体层20与多个半导体栅极30、形成在所述半导体栅极30上的多个第一栅极过压保护叠层40、形成在所述沟道半导体层20上的源极半导体层50、设于所述源极半导体层50上的源极金属61以及位于栅极接触区且靠近所述源极金属61的栅极金属62。
漏极半导体层10的主要作用是漏极在半导体材料的延伸，接收由沟道半导体层20输出载流子；以N-MOS管为例，漏极半导体层10为N型多子形态，载流子为负电电子；以P-MOS管为例，漏极半导体层10为P型少子形态，载流子为正电空穴；漏极半导体层10的底部可以有但不限定于必须有地承接同型的衬底11。
所述半导体栅极30连接至在栅极接触区下的栅极连接条31；沟道半导体层20用于被控地提供导电沟道，以N-MOS管为例，沟道半导体层20为P-型；半导体栅极30用于电场改变沟道半导体层20，以控制沟道半导体层20的导电沟道的形成，半导体栅极30通常为P+型，有可以是N+型，示例为P+型；本示例中，半导体栅极30的形态为槽孔结构，半导体栅极30表面形成有栅氧化层32。所述栅极连接条31具体是一体连接所述半导体栅极30并延伸到所述栅极接触区的下方（图未示出）。
多个第一栅极过压保护叠层40为同层分断，以上下交叠形成两层或两层以上PN叠层41的方式形成在对应的所述半导体栅极30上。PN叠层41包括相互直接接触的一个P型层与一个N型层，基于N型层至P型层的内电场，在负偏压下会形成内阻变大的PN结，在正偏压下也会形成有内阻较小的PN结，以形成正常使用电平下半导体栅极30与源极金属61的电性隔离。第一栅极过压保护叠层40与半导体栅极30是图形对应，第一栅极过压保护叠层40的图形与半导体栅极30的图形可相同或较小，故一个半导体栅极30匹配一个第一栅极过压保护叠层40构成的栅极过压保护措施且基于载流子阻隔方向为直立型。
源极半导体层50形成在所述沟道半导体层20上。源极半导体层50的主要作用是源极在半导体材料的延伸，对沟道半导体层20输入载流子；N型载流子为电子，P型载流子为正电空穴。具体的，源极半导体层50介设于第一栅极过压保护叠层40之间，即第一栅极过压保护叠层40的同层分断介质包括源极半导体层50。在N-MOS管应用中，源极半导体层50为N型多子形态。
设于所述源极半导体层50上的源极金属61不仅与所述源极半导体层50之间形成上下层接触，所述源极金属61还与所述第一栅极过压保护叠层40之间形成上下层接触。源极金属61具体地位于晶体管有源区域上，可大面积的形成以增加散热性。而栅极金属62对应于所述栅极接触区而设于所述栅极连接条31上。所述栅极金属62与所述栅极连接条31之间建立电性导通关系，施加于所述栅极金属62的偏压通过所述栅极连接条31能改变所述半导体栅极30的电位。所述源极金属61与所述栅极金属62的金属材质具体是相同，两者的主体是单一金属结构（例如铜或铝）或是复合层的多金属结构，所述源极金属61与所述栅极金属62的接触表面可以有一层或一层以上的阻障层（图未示出），常见阻障层材料为钨、钛、钽、钴、钌、镍或其合金组合或其氮化物，例如氮化钛(TiN)、氮化钽(TaN)、以及氮化钨(WN)，或其他能阻止金属往半导体体区扩散的阻障材料。
本第一实施例群组的产品实施原理为：利用同层分断的多个第一栅极过压保护叠层40形成在对应的多个半导体栅极30上，作为数量化众多的、分散的与微小化的栅极过压保护措施，并能整合于芯片结构中，打破了栅极过压保护措施的全部或部分设于栅极金属下的现有技术的固有思维。以第一栅极过压保护叠层40的位置相对远离栅极金属62,在芯片使用上不会有打线损伤或倒装芯片的表面接合损伤的问题。由此可知，芯片内部能设置有与晶体管同等密集排列的多数栅极过压保护措施，能使源极金属61与栅极金属62在同一设置水平下毗邻，芯片排布上有更大的有源器件面积占比，即晶体管有源区域的芯片面积占比提高，栅极接触区的芯片面积占比降低，在晶体管有源区域与栅极接触区之外的未使用区的芯片面积占比降低。
本较佳示例中，所述第一栅极过压保护叠层40与所述源极半导体层50之间的隔离层包括栅氧化层32；利用栅氧化层32在所述第一栅极过压保护叠层40与所述源极半导体层50之间的位置关系，在源漏极相同电位差下调整源极的电位以改变所述第一栅极过压保护叠层40内PN叠层41的内电阻，栅极过压保护时栅极往源极放电的阈值也随之改变，达到栅极过压保护的电特性可调整效果。栅氧化层32的一种材质具体是但非限定为氧化硅。另外优选的，所述漏极半导体层10中形成有隔离结12，位于所述半导体栅极30的下方，隔离结12的设置用于阻止在半导体栅极30下方的大电流汇集或避免寄生电容。N-MOS管应用中，隔离结12是将漏极半导体层10局部区域改型的P型，使隔离结12区域为电中性或弱正电接近电中性，即提高所述半导体栅极30下方的区域内阻。
本示例中，所述栅氧化层32一体形成于所述半导体栅极30与所述第一栅极过压保护叠层40的两侧；优选示例中，所述栅氧化层32突出于所述第一栅极过压保护叠层40与所述源极半导体层50。利用所述栅氧化层32的突出形态，以隔离所述第一栅极过压保护叠层40与所述源极半导体层50，并增加源极金属61在芯片表面上的附着力。所述栅氧化层32的突出可由间介电层82来增加支撑厚度（配合参阅图5）。
本较佳示例中，所述芯片晶体管结构还包括隔离栅80，设于所述半导体栅极30两侧并与所述源极金属61接触。利用所述隔离栅80改变芯片内部在所述晶体管有源区域的垂直投射区的周边电场，减少外来电场的影响。具体结构中，隔离栅80的设置位置位于晶体管有源区域的侧边，可以利用大部分阻隔但非完全阻断方式将隔离栅80设置在半导体栅极30与栅极连接条31之间，隔离栅80还可以设置于容易集中产生大量载流子流动的晶体管单元中。隔离栅80的结构是模拟具有半导体栅极30的晶体管单元，但是两者对比下是不相同的连接关系；所述隔离栅80具体可包括半导体源极81以及在所述半导体源极81侧边的间介电层82。在材质上，半导体源极81可与半导体栅极30相同，但是半导体源极81不与栅极连接条31连接。间介电层82的材质包括但不限于氮化硅，间介电层82的层数也不限定于一层。间介电层82的膜厚度通常大于栅氧化层32的膜厚度。
本较佳示例中，所述第一栅极过压保护叠层40还包括极性半导体垫层42，可以是N型或是N+型，极性半导体垫层42设于所述半导体栅极30与所述PN叠层41之间。利用所述极性半导体垫层42的设置，使得所述第一栅极过压保护叠层40具体为N（PN）x的由下往上叠层组合，其中x≧2，以适用于N-MOS管产品；非限定的在P-MOS管产品应用时，所述第一栅极过压保护叠层40具体又可为（PN）xP的叠层组合，其中x≧2，以表面P层与源极金属61的接触，以防止肖特基二极管的效应，降低第一栅极过压保护叠层40在金属表面的内阻。所述第一栅极过压保护叠层40还可以是（PN）x的叠层组合或（NP）x的叠层组合。以上几种由下往上的叠层结构下的叠层数量x可以比传统的栅极过压保护措施有更多的PN结数量。基本上，所述第一栅极过压保护叠层40中与半导体栅极30接触的介面层（对应极性半导体垫层42的层位置）可以与半导体栅极30保持相同极性或相反极性，当采用方案是相反极性，例如极性半导体垫层42为N型且半导体栅极30为P型，极性半导体垫层42与半导体栅极30之间会形成一层PN结空间，导致半导体栅极30的有效高度降低，故半导体栅极30的顶面应当高于所述沟道半导体层20的上界面在一个PN结层厚度以上；当所述第一栅极过压保护叠层40中与半导体栅极30接触的介面层与半导体栅极30的极性相比下采用方案是相同极性，半导体栅极30的使用有效高度包含该介面层减少一个PN结层厚度，两层或两层以上的PN叠层41使得每一个所述第一栅极过压保护叠层40至少会形成两层PN结，以提高所述第一栅极过压保护叠层40的内阻。
具体示例中，所述第一栅极过压保护叠层40的图形与所述半导体栅极30实质相同，所述第一栅极过压保护叠层40的纵向过压保护长度位在所述源极半导体层50的层厚度空间中；利用所述第一栅极过压保护叠层40的图形与所述半导体栅极30实质相同，可利用相同的刻蚀或沉积图形成形；第一栅极过压保护叠层40提供了个别栅极半导体30的纵向过压保护长度，薄层化缩小直立状栅极过压保护措施的长度。
本较佳示例中，所述芯片晶体管结构还包括漏极金属63，设于所述漏极半导体层10的下表面或所述漏极半导体层10下方的衬底11下表面。所述漏极金属63与所述漏极半导体层10形成电性导通关系，所述漏极金属63可全面覆盖于半导体层的底面。在所述栅极金属62的偏压控制下，载流子的流动方向是由所述源极金属61至所述漏极金属63，N型为电子，P型为电洞。所述漏极金属63的金属材质可以与所述源极金属61相同或不相同，所述漏极金属63的主体是单一金属结构或是复合层的多金属结构，所述漏极金属63的接触表面可以有一层或一层以上的阻障层（图未示出）。
更具体示例中，所述源极金属61与所述栅极金属62之间的毗邻空隙64小于所述栅极连接条31的宽度；利用所述源极金属61与所述栅极金属62之间的毗邻空隙64缩小化，不需要配置栅极过压保护措施在该毗邻空隙64的下方，可缩小未使用区的芯片面积占比。
参照图2至图8，本发明第一实施例群组公开的一种栅极过压保护的芯片晶体管结构的制造方法包括以下步骤：
步骤S11可参阅图2，提供衬底11；衬底11具体是硅基晶圆；
步骤S12可参阅图2，形成漏极半导体层10在所述衬底11上；步骤S12具体实施方法包括外延；
步骤S13可参阅图2，形成沟道半导体层20在所述漏极半导体层10上；步骤S13具体实施方法包括外延；
步骤S14可参阅图2，形成源极半导体层50在所述沟道半导体层20的上层；步骤S14具体实施方法包括增层式原位植入的外延或者是对沟道半导体层20的上层进行离子植入；若采取增层式原位植入技术，步骤S14形成在步骤S13与步骤S15之间；若采取对沟道半导体层20的离子植入的方式形成源极半导体层50，步骤S14可以形成在步骤S17与步骤S18之间，也可形成在步骤S13与步骤S15之间；
步骤S15可参阅图3，图案化所述沟道半导体层20，以形成栅极槽孔21；步骤S15的具体实施方法包括在光刻显影之后进行图案化的半导体刻蚀；
步骤S16可参阅图4与图5，形成多个半导体栅极30在所述栅极槽孔21中，所述半导体栅极30连接至在栅极接触区下的栅极连接条31；图4与图5的顺序可见是先形成图4的栅氧化层32，再形成如图5所示的半导体栅极30与栅极连接条31；步骤S16的具体实施方法包括导电性多晶硅的CVD层沉积与图案化的半导体回蚀；
步骤S17可参阅图6，以上下交叠形成两层或两层以上PN叠层41的方式形成同层分断的多个第一栅极过压保护叠层40在所述栅极槽孔21中的所述半导体栅极30上；步骤S17的具体实施方法包括包括图案化交替式P型与N型多晶硅的CVD层沉积；
步骤S18可参阅图7与图8，形成源极金属61在所述源极半导体层50与所述第一栅极过压保护叠层40上，并对应于所述栅极接触区而形成栅极金属62在所述栅极连接条31上；其中，所述源极金属61与所述源极半导体层50之间形成上下层接触，所述源极金属61还与所述第一栅极过压保护叠层40之间形成上下层接触，所述栅极金属62与所述栅极连接条31连接；可以先形成如图7所示的源栅金属层60，再以图案化金属刻蚀所述源栅金属层60的方式，形成如图8所示的源极金属61与栅极金属62。步骤S18的具体实施方法包括包括PVD或/与溅镀，或可包括金属刻蚀。
之后再形成漏极金属63在所述漏极半导体层10的下表面或所述漏极半导体层10下方的衬底11下表面，后经过晶圆测试与晶圆切割，可制得如图1所示的芯片晶体管结构。在形成所述漏极金属63之前，在步骤S18之后，可剥离所述衬底11或是以晶背研磨方式减少所述衬底11的厚度，图1至图19附图绘示的衬底厚度乃至于衬底的存在都是示意表示。
本第一实施例群组的方法实施原理为：利用沟渠式工艺形成的同层分断的多个第一栅极过压保护叠层40设于所述栅极槽孔21中的所述半导体栅极30上，能够制造出将栅极过压保护措施（对应于多个第一栅极过压保护叠层40）整合于晶体管有源区域下方的芯片晶体管结构，即栅极过压保护措施既不位于栅极接触区也不位于未使用区的下方。多个第一栅极过压保护叠层40为多数量化、分散化与微小化，整合于芯片结构中，芯片产品中有更大的有源器件面积占比。
本较佳示例中，在步骤S15形成所述栅极槽孔21之后与步骤S16形成所述半导体栅极30之前，该制造方法还包括：
参阅图4，形成栅氧化层32在所述栅极槽孔21的内壁；
参阅图4，形成隔离结12在所述漏极半导体层10中，所述隔离结12位在栅极槽孔21的下方。利用沟渠式工艺后形成的所述栅氧化层32，实现所述源极半导体层50具备对所述第一栅极过压保护叠层40的内阻可调整性能。
本较佳示例中，步骤S18形成所述源极金属61与所述栅极金属62的步骤包括：
参阅图7，形成源栅金属层60在所述源极半导体层50上与所述栅极连接条31上；
参阅图8，图案化所述源栅金属层60，以形成所述源极金属61与所述栅极金属62之间的间隙。利用所述源栅金属层60的形成，使所述源极金属61与所述栅极金属62之间的排列更加邻靠。
再参阅图1，该制造方法还包括：形成漏极金属63于所述漏极半导体层10的下表面或所述漏极半导体层10下方的衬底11下表面。在晶圆测试与晶圆切单分割后，可制得本发明第一实施例群组的一种栅极过压保护的芯片晶体管结构。
本较佳示例中，再参阅图2与图5，步骤S14形成的源极半导体层50实施在步骤S13之后与步骤S15之前，即是预先确定了源极半导体层50的厚度。步骤S16形成半导体栅极30的过程中包括图案化的半导体回蚀，可能存在回蚀的误差。再参阅图6，若回蚀不足，步骤S17形成的第一栅极过压保护叠层40的第一层，即是极性半导体垫层41，与半导体栅极30为相反极性，以降低半导体栅极30的工作高度；例如，半导体栅极30为P+型，半导体垫层41为N型，或者半导体栅极30为N+型，半导体垫层41为P型。若过度回蚀，步骤S17形成的第一栅极过压保护叠层40的第一层，即是极性半导体垫层41，可以与半导体栅极30为同极性，以垫高半导体栅极30的工作高度；例如，半导体栅极30为P+型，半导体垫层41为P型，或者半导体栅极30为N+型，半导体垫层41为N型。由此可知，源极半导体层50的厚度能在步骤S14中预先确定，并且沟道半导体层20的厚度能在步骤S13中预先确定，晶体管的沟道长度（沟道半导体层20在槽孔21中间隔源极半导体层50与漏极半导体层10的纵向距离）就能预先确定，晶体管的电性性能相对稳定。
图9绘示本发明第二实施例群组的栅极过压保护的芯片晶体管结构的局部截面示意图；图10至图18绘示本发明第二实施例群组的栅极过压保护的芯片晶体管结构在制造过程中对应组件的局部截面示意图（对应步骤S21至S28）。第二实施例群组与第一实施例群组的最大不同之处在于生产工艺的不相同。第一实施例群组的半导体栅极30与所述第一栅极过压保护叠层40为漕渠式形成，第二实施例群组的半导体栅极30与所述第一栅极过压保护叠层40为堆叠式形成。
参照图9，本发明第二实施例群组公开一种栅极过压保护的芯片晶体管结构，包括：
漏极半导体层10；
沟道半导体层20与多个半导体栅极30，设于所述漏极半导体层10上，所述半导体栅极30连接至在栅极接触区下的栅极连接条31；
同层分断的多个第一栅极过压保护叠层40，以上下交叠形成两层或两层以上PN叠层41的方式形成在对应的所述半导体栅极30上；
源极半导体层50，形成在所述沟道半导体层20上；
源极金属61，设于所述源极半导体层50上，所述源极金属61与所述源极半导体层50之间形成上下层接触，所述源极金属61还与所述第一栅极过压保护叠层40之间形成上下层接触；
栅极金属62，对应于所述栅极接触区而设于所述栅极连接条31上。
本较佳示例中，所述芯片晶体管结构还包括漏极金属63，设于所述漏极半导体层10的下表面或所述漏极半导体层10下方的衬底11下表面；具体的，所述第一栅极过压保护叠层40的图形与所述半导体栅极30实质相同，所述第一栅极过压保护叠层40的纵向过压保护长度位在所述源极半导体层50的层厚度空间中。利用所述第一栅极过压保护叠层40的图形与所述半导体栅极30实质相同，可利用相同的刻蚀或沉积图形成形；利用第一栅极过压保护叠层40的纵向过压保护长度，薄层化缩小直立状栅极过压保护措施的长度。
本第二实施例群组的产品优选示例中，所述第一栅极过压保护叠层40与所述源极半导体层50之间的隔离层包括栅氧化层32；所述芯片晶体管结构还包括同层分断的多个第二栅极过压保护叠层270，以上下交叠形成两层或两层以上第二PN叠层271的方式形成在所述半导体栅极30与所述漏极半导体层10之间。利用栅氧化层32还位于所述第一栅极过压保护叠层40与所述源极半导体层50之间，则在源漏极相同电位差下调整源极的电位以改变所述第一栅极过压保护叠层40内PN叠层41的内电阻，栅极过压保护时栅极往源极放电的阈值也随之改变，达到栅极过压保护的电特性可调整效果。利用第二栅极过压保护叠层270，具备双调整改变栅极漏极的电位的特性，利用改变所述第二栅极过压保护叠层270的PN叠层41的内电阻，栅极过压保护时栅极也能往漏极放电，栅极往源极放电的第一保护阈值与栅极往漏极放电的第二保护阈值可依需要调整为不相同或相同，在漏极的突波脉冲电压下能依序或同时往源极与漏极进行较为缓和的静电放电，而在源极/漏极的突波脉冲电压下N-MOS管形成源极往漏极放电的旁通电子流（绕过沟道）或者P-MOS管形成漏极往源极放电的电子流（绕过沟道），减少静电放电对沟道的电磁脉冲，以避免芯片内部沟道的结构损坏。在N-MOS管应用中，由于漏极的电平通常为正电压，相对于第一栅极过压保护叠层40的P型层的P浓度，第二栅极过压保护叠层270的P型层的P浓度优选较高，以避免过早的反型感应。
本较佳示例中，所述栅氧化层32一体形成于所述半导体栅极30与所述第一栅极过压保护叠层40的两侧；优选的，所述栅氧化层32突出于所述第一栅极过压保护叠层40与所述源极半导体层50。利用所述栅氧化层32的突出形态，以隔离所述第一栅极过压保护叠层40与所述源极半导体层50，并增加源极金属61在芯片表面上的附着力。
本较佳示例中，所述第一栅极过压保护叠层40还包括极性半导体垫层42，设于所述半导体栅极30与所述PN叠层41之间；优选的，所述半导体栅极30与所述第一栅极过压保护叠层40为外延形成的单晶结构，而具有较稳定的晶体结构。利用所述极性半导体垫层42的设置，使得所述第一栅极过压保护叠层40具体为N（PN）x的由下往上叠层组合，其中x≧2，以适用于N-MOS管产品；非限定的在P-MOS管产品应用时，所述第一栅极过压保护叠层40具体为（PN）xP的叠层组合，其中x≧2，以表面P层与源极金属61的接触，以防止肖特基二极管的效应，降低第一栅极过压保护叠层40在金属表面的内阻。所述第一栅极过压保护叠层40还可以是（PN）x的叠层组合或（NP）x的叠层组合。以上几种由下往上的叠层结构下的叠层数量x可以比传统的栅极过压保护措施有更多的PN结数量。所述极性半导体垫层42的极性可与所述半导体栅极30相同或相反；两者极性不相同则是为了多增加一层PN结在所述半导体栅极30，以增加所述第一栅极过压保护叠层40的内阻；两者极性相同是为了增加所述半导体栅极30的有效工作长度。
本较佳示例中，所述第二栅极过压保护叠层270还包括第二极性半导体垫层272，设于所述半导体栅极30与所述第二PN叠层271之间；优选的，所述第二栅极过压保护叠层270为外延形成的单晶结构，而具有较稳定的晶体结构。所述第二极性半导体垫层272的极性可与所述半导体栅极30相同或相反。此外，所述第二栅极过压保护叠层270的所述第二PN叠层271与所述第一栅极过压保护叠层40所述PN叠层41之间P型层与N型层的各层厚度与极性浓度可以相同也可以不相同。
本较佳示例中，所述芯片晶体管结构还包括隔离栅80，设于所述半导体栅极30两侧并与所述源极金属61接触。利用所述隔离栅80改变芯片内部在所述晶体管有源区域的垂直投射区的周边电场，减少外来电场的影响。所述隔离栅80包括半导体源极81以及位于所述半导体源极81侧边的间介电层82。所述半导体源极81的上方设置有第一栅极过压保护叠层40，所述半导体源极81的下方设置有第二栅极过压保护叠层270。所述半导体源极81不与所述栅极连接条31连接。
本较佳示例中，所述芯片晶体管结构还包括表面介质层290，形成于所述源极半导体层50上对应芯片未使用区的部分。所述表面介质层290还可用于填充所述源极金属61与所述栅极金属62之间的间隙，具体可应用于预先分离所述源极金属61与所述栅极金属62（如图17与图18所示）。在变化示例中，所述表面介质层290的组件与设置可以省略。
参照图10至图18，本发明第二实施例群组公开一种栅极过压保护的芯片晶体管结构的制造方法，包括以下步骤：
步骤S21可参阅图10，提供衬底11；
步骤S22可参阅图10，形成漏极半导体层10在所述衬底11上；
步骤S23可参阅图11，形成栅极半导体层230在所述漏极半导体层10上；
步骤S24可参阅图11，外延形成两层或两层以上PN叠层41在所述栅极半导体层230上；步骤S22至步骤S24的具体实施方法包括增层式原位植入的外延；
步骤S25可参阅图12，基于槽孔反转图像221图案化所述PN叠层41，以形成同层分断的多个第一栅极过压保护叠层40；并持续图案化所述栅极半导体层230，以形成在所述第一栅极过压保护叠层40下方的半导体栅极30，所述半导体栅极30连接至在栅极接触区下的栅极连接条31；步骤S25的具体实施方法包括在光刻显影之后进行图案化的半导体刻蚀；
步骤S25的后步骤可参阅图13，形成栅氧化层32在所述第一栅极过压保护叠层40与所述半导体栅极30的侧壁；步骤S25的另一后步骤可参阅图14，图案化所述栅氧化层32，使所述栅氧化层32在所述槽孔反转图像221底部的部分被移除；
步骤S26可参阅图15，形成沟道半导体层20在所述半导体栅极30之间与所述漏极半导体层10上；步骤S26的具体实施方法包括增层式原位植入的外延或是多晶硅的CVD沉积；
步骤S27可参阅图16，形成源极半导体层50在所述沟道半导体层20上；步骤S27的具体实施方法包括增层式原位植入的外延或者是对沟道半导体层20的上层进行离子植入；
步骤S28可参阅图17与图18，形成源极金属61在所述源极半导体层50与所述第一栅极过压保护叠层40上，并对应于所述栅极接触区而形成栅极金属62在所述栅极连接条31上；其中，所述源极金属61与所述源极半导体层50之间形成上下层接触，所述源极金属61还与所述第一栅极过压保护叠层40之间形成上下层接触，所述栅极金属62与所述栅极连接条31连接；步骤S28的具体实施方法包括包括PVD或/与溅镀，或可包括CMP；在另一变化示例中，第二实施例群组的所述源极金属61与所述栅极金属62的形成方法也可以利用第一实施例群组的源栅金属层60的金属刻蚀所形成。
之后再形成漏极金属63在所述漏极半导体层10的下表面或所述漏极半导体层10下方的衬底11下表面，以制得如图9所示的芯片晶体管结构。
本第二实施例群组的方法实施原理为：利用堆叠式工艺与槽孔反转图像221刻蚀形成的同层分断的多个第一栅极过压保护叠层40设于所述半导体栅极30上，能够制造出将栅极过压保护措施（对应于多个第一栅极过压保护叠层40）整合于晶体管有源区域下方的芯片晶体管结构，符合多数量化、分散化与微小化，芯片产品中有更大的有源器件面积占比。
本较佳示例中，在步骤S25图案化形成所述第一栅极过压保护叠层40与所述半导体栅极30之后与步骤S26形成所述沟道半导体层20之前，该制造方法还包括：
参阅图13，形成栅氧化层32在所述第一栅极过压保护叠层40与所述半导体栅极30的外壁；利用堆叠式工艺与槽孔反转图像221刻蚀后形成的所述栅氧化层32，实现所述源极半导体层50具备对所述第一栅极过压保护叠层40的内阻可调整性能。
参阅图12至图16的栅极连接条31的变化，在步骤S25形成所述半导体栅极30的过程中，栅极连接条31的上方也形成有所述第一栅极过压保护叠层40，在步骤S27形成所述源极半导体层50之后，栅极连接条31上方的所述第一栅极过压保护叠层40被消除，以增加后续工艺制备的栅极金属62与栅极连接条31之间的连接导电性。所述栅极连接条31上方所述第一栅极过压保护叠层40的消除方法包括但不限定于：与所述栅极连接条31同极的重离子掺杂，例如：所述栅极连接条31为P+型，对所述第一栅极过压保护叠层40的重离子掺杂也是P+型，以破坏内部PN叠层41的N型层；同样地，当所述栅极连接条31为N+型，对所述第一栅极过压保护叠层40的重离子掺杂也是N+型。因此，所述栅极连接条31上方不形成有第一栅极过压保护叠层40（如图16所示）。
参阅图11与图16至图18，在步骤S26形成所述栅极半导体层230之前或之中，该制造方法还包括：以上下交叠形成两层或两层以上第二PN叠层271的方式形成第二栅极过压保护叠层270在所述漏极半导体层10上。优选还利用所述第二栅极过压保护叠层270在所述漏极半导体层10上的形成，以提供对所述沟道半导体层20的过压保护，在漏极半导体层10或源极半导体层50的突波脉冲电压下，对应的所述第二栅极过压保护叠层270或第一栅极过压保护叠层40产生低内阻的变化。
图19绘示本发明第三实施例群组的栅极过压保护的芯片晶体管结构的局部截面示意图。第三实施例群组与第二实施例群组的制造工艺接近，都是对半导体栅极30的堆叠式形成，故省略附图的绘示。第三实施例群组与第二实施例群组的最大不同之处在于，第三实施例群组与第二实施例群组的最大不同之处在于，第三实施例群组的结构中可以省略第一栅极过压保护叠层40与源极半导体层50的组件设置。用于栅极过压保护的同层分断的多个栅极过压保护叠层要上连接于源极金属，还是要下连接于漏极金属，取决于栅极金属的工作使用电位是接近于源极金属电位或是接近于漏极金属。当栅极金属62的工作使用电位接近于源极金属61的电位，可采取但非用于限定的第一实施例群组的第一栅极过压保护叠层40；当接近于漏极金属63的电位，可采取但非用于限定的第三实施例群组的第二栅极过压保护叠层270；当源极金属61与漏极金属63的电位相差不大，可采取但非用于限定的第二实施例群组的第一栅极过压保护叠层40与第二栅极过压保护叠层270。
参照图19，本发明第三实施例群组公开一种栅极过压保护的芯片晶体管结构，包括：
漏极半导体层10；
沟道半导体层20与多个半导体栅极30，设于所述漏极半导体层10上，所述半导体栅极30连接至在栅极接触区下的栅极连接条31；
同层分断的多个第二栅极过压保护叠层270，以上下交叠形成两层或两层以上第二PN叠层271的方式形成在所述半导体栅极30与所述漏极半导体层10之间；
源极金属61，设于所述半导体栅极30与所述沟道半导体层20上，所述源极金属61与所述沟道半导体层20形成上下电性连接；
栅极金属62，对应于所述栅极接触区而设于所述栅极连接条31上；
漏极金属63，设于所述漏极半导体层10的下表面或所述漏极半导体层10下方的衬底11下表面。
优选示例中，所述第二栅极过压保护叠层270与所述半导体栅极30由堆叠式工艺与槽孔反转图像221刻蚀所形成，以位于所述半导体栅极30下方的第二栅极过压保护叠层270替代位于所述半导体栅极30上方的第一栅极过压保护叠层。更优选示例中，所述第二栅极过压保护叠层270与所述半导体栅极30为外延形成的单晶结构，以提高使用上的电子性能稳定度。
优选示例中，所述第二栅极过压保护叠层270与所述漏极半导体层10之间的隔离层包括栅氧化层32。故在电场感应作用下，所述漏极半导体层10的工作电位会调整改变所述第二栅极过压保护叠层270的内阻。
本第三实施例群组的产品实施原理为：利用同层分断的多个第二栅极过压保护叠层270形成在对应的多个半导体栅极30下，更贴近漏极半导体层10，使栅极过压保护措施为数量化、分散化与微小化，能整合于芯片结构中，打破了栅极过压保护措施的全部或部分设于栅极金属62下的现有技术的固有思维。以第二栅极过压保护叠层270作为栅极过压保护措施，使其位置相对远离栅极金属62,芯片使用上不会有打线损伤或倒装芯片的表面接合损伤的问题，故芯片内设有栅极过压保护措施的晶体管能密集排列，源极金属61与栅极金属62在同一设置水平下毗邻，芯片排布上有更大的有源器件面积占比（即晶体管有源区域的芯片面积占比提高，栅极接触区的芯片面积占比降低，在晶体管有源区域与栅极接触区之外的未使用区的芯片面积占比降低）。
本较佳示例中，所述芯片晶体管结构还包括隔离栅80，设于所述半导体栅极30两侧但不与所述源极金属61接触。利用所述隔离栅80改变芯片内部在所述晶体管有源区域的垂直投射区的周边电场，减少外来电场的影响。所述隔离栅80包括半导体浮空极381以及位于所述半导体源极81两侧侧边的间介电层82。所述半导体浮空极381的上方设置有表面介质层290，所述半导体源极81的下方也可设置有第二栅极过压保护叠层270。所述半导体浮空极381既不与所述栅极连接条31连接，也不与所述源极金属61连接。所述表面介质层290不仅隔离了所述源极金属61与所述半导体浮空极381，也隔离了所述源极金属61与所述半导体栅极30。所述表面介质层290不隔离阻断所述源极金属61与所述沟道半导体层20的电性导通。
本发明的实施例还提出一种电子装置，包括第一实施例群组、第二实施例群组与第三实施例群组可能特征组合方案的一种栅极过压保护的芯片晶体管结构。第一栅极过压保护叠层40或/与第二栅极过压保护叠层270作为栅极过压保护措施能分散化与微小化且被所述源极金属61遮挡，达到晶体管器件能整合栅极过压保护措施的有效整合。
本发明的第一实施例群组、第二实施例群组与第三实施例群组的芯片晶体管结构并不限于硅基芯片，当本领域技术人员在适应性调整后应用于例如GaN...等III-V族芯片、II-VI族芯片或SiC芯片，只要是栅极过压保护叠层（同层分断的多个第一栅极过压保护叠层40或/与同层分断的多个第二栅极过压保护叠层270）能起到过压保护半导体栅极30的作用都在本发明的保护范围内。优选的，第一栅极过压保护叠层40或/与第二栅极过压保护叠层270还附带有内阻可调整的效果，所指的效果主要是芯片使用上的可调整，不是仅仅的指生产时可调整。
本具体实施方式的实施例均作为方便理解或实施本发明技术方案的较佳实施例，并非依此限制本发明的保护范围，凡依本发明的结构、形状、原理所做的等效变化，均应被涵盖于本发明的请求保护范围内。

Claims (12)

1.一种栅极过压保护的芯片晶体管结构，其特征在于，包括：
漏极半导体层；
沟道半导体层与多个半导体栅极，设于所述漏极半导体层上，所述半导体栅极连接至在栅极接触区下的栅极连接条；
同层分断的多个第一栅极过压保护叠层，以上下交叠形成两层或两层以上PN叠层的方式形成在对应的所述半导体栅极上；
源极半导体层，形成在所述沟道半导体层上；
源极金属，设于所述源极半导体层上，所述源极金属与所述源极半导体层之间形成上下层接触，所述源极金属还与所述第一栅极过压保护叠层之间形成上下层接触；
栅极金属，对应于所述栅极接触区而设于所述栅极连接条上。
2.根据权利要求1所述的栅极过压保护的芯片晶体管结构，其特征在于，所述第一栅极过压保护叠层与所述源极半导体层之间的隔离层包括栅氧化层；
优选的，所述漏极半导体层中形成有隔离结，位于所述半导体栅极的下方；
或者，所述芯片晶体管结构还包括同层分断的多个第二栅极过压保护叠层，以上下交叠形成两层或两层以上第二PN叠层的方式形成在所述半导体栅极与所述漏极半导体层之间。
3.根据权利要求2所述的栅极过压保护的芯片晶体管结构，其特征在于，所述栅氧化层一体形成于所述半导体栅极与所述第一栅极过压保护叠层的两侧；优选的，所述栅氧化层突出于所述第一栅极过压保护叠层与所述源极半导体层。
4.根据权利要求1所述的栅极过压保护的芯片晶体管结构，其特征在于，还包括隔离栅，设于所述半导体栅极两侧并与所述源极金属接触。
5.根据权利要求1所述的栅极过压保护的芯片晶体管结构，其特征在于，所述第一栅极过压保护叠层还包括极性半导体垫层，设于所述半导体栅极与所述PN叠层之间；优选的，所述半导体栅极与所述第一栅极过压保护叠层为外延形成的单晶结构。
6.根据权利要求1-5中任一项所述的栅极过压保护的芯片晶体管结构，其特征在于，还包括漏极金属，设于所述漏极半导体层的下表面或所述漏极半导体层下方的衬底下表面；具体的，所述第一栅极过压保护叠层的图形与所述半导体栅极实质相同，所述第一栅极过压保护叠层的纵向过压保护长度位在所述源极半导体层的层厚度空间中；更具体的，所述源极金属与所述栅极金属之间的毗邻空隙小于所述栅极连接条的宽度。
7.一种栅极过压保护的芯片晶体管结构的制造方法，其特征在于，包括：
S11、提供衬底；
S12、形成漏极半导体层在所述衬底上；
S13、形成沟道半导体层在所述漏极半导体层上；
S14、形成源极半导体层在所述沟道半导体层的上层；
S15、图案化所述沟道半导体层，以形成栅极槽孔；
S16、形成多个半导体栅极在所述栅极槽孔中，所述半导体栅极连接至在栅极接触区下的栅极连接条；
S17、以上下交叠形成两层或两层以上PN叠层的方式形成同层分断的多个第一栅极过压保护叠层在所述栅极槽孔中的所述半导体栅极上；
S18、形成源极金属在所述源极半导体层与所述第一栅极过压保护叠层上，并对应于所述栅极接触区而形成栅极金属在所述栅极连接条上；其中，所述源极金属与所述源极半导体层之间形成上下层接触，所述源极金属还与所述第一栅极过压保护叠层之间形成上下层接触，所述栅极金属与所述栅极连接条连接。
8.根据权利要求7所述的栅极过压保护的芯片晶体管结构的制造方法，其特征在于：
在S15形成所述栅极槽孔之后与S16形成所述半导体栅极之前，还包括：
形成栅氧化层在所述栅极槽孔的内壁；
形成隔离结在所述漏极半导体层中，所述隔离结位在栅极槽孔的下方；
S18形成所述源极金属与所述栅极金属的步骤包括：
形成源栅金属层在所述源极半导体层上与所述栅极连接条上；
图案化所述源栅金属层，以形成所述源极金属与所述栅极金属之间的间隙。
9.一种栅极过压保护的芯片晶体管结构的制造方法，其特征在于，包括：
S21、提供衬底；
S22、形成漏极半导体层在所述衬底上；
S23、形成栅极半导体层在所述漏极半导体层上；
S24、外延形成两层或两层以上PN叠层在所述栅极半导体层上；
S25、图案化所述PN叠层，以形成同层分断的多个第一栅极过压保护叠层；并持续图案化所述栅极半导体层，以形成在所述第一栅极过压保护叠层下方的半导体栅极，所述半导体栅极连接至在栅极接触区下的栅极连接条；
S26、形成沟道半导体层在所述半导体栅极之间与所述漏极半导体层上；
S27、形成源极半导体层在所述沟道半导体层上；
S28、形成源极金属在所述源极半导体层与所述第一栅极过压保护叠层上，并对应于所述栅极接触区而形成栅极金属在所述栅极连接条上；其中，所述源极金属与所述源极半导体层之间形成上下层接触，所述源极金属还与所述第一栅极过压保护叠层之间形成上下层接触，所述栅极金属与所述栅极连接条连接。
10.根据权利要求9所述的栅极过压保护的芯片晶体管结构的制造方法，其特征在于：
在S25图案化形成所述第一栅极过压保护叠层与所述半导体栅极之后与S26形成所述沟道半导体层之前，还包括：形成栅氧化层在所述第一栅极过压保护叠层与所述半导体栅极的外壁；
在S26形成所述栅极半导体层之前或之中，还包括：以上下交叠形成两层或两层以上第二PN叠层的方式形成第二栅极过压保护叠层在所述漏极半导体层上。
11.一种栅极过压保护的芯片晶体管结构，其特征在于，包括：
漏极半导体层；
沟道半导体层与多个半导体栅极，设于所述漏极半导体层上，所述半导体栅极连接至在栅极接触区下的栅极连接条；
同层分断的多个第二栅极过压保护叠层，以上下交叠形成两层或两层以上第二PN叠层的方式形成在所述半导体栅极与所述漏极半导体层之间；
源极金属，设于所述半导体栅极与所述沟道半导体层上，所述源极金属与所述沟道半导体层形成上下电性连接；
栅极金属，对应于所述栅极接触区而设于所述栅极连接条上；
优选的，所述芯片晶体管结构还包括漏极金属，设于所述漏极半导体层的下表面或所述漏极半导体层下方的衬底下表面；
优选的，所述第二栅极过压保护叠层与所述半导体栅极由堆叠式工艺与槽孔反转图像刻蚀所形成；更优选的，所述第二栅极过压保护叠层与所述半导体栅极为外延形成的单晶结构；
优选的，所述第二栅极过压保护叠层与所述漏极半导体层之间的隔离层包括栅氧化层。
12.一种电子装置，其特征在于，包括如权利要求1-6、11中任一项所述的一种栅极过压保护的芯片晶体管结构。
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