CN117650143A - 半导体器件及其制造方法 - Google Patents

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CN117650143A CN202310532925.XA CN202310532925A CN117650143A CN 117650143 A CN117650143 A CN 117650143A CN 202310532925 A CN202310532925 A CN 202310532925A CN 117650143 A CN117650143 A CN 117650143A
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白尚沅
朴范琎
姜明吉
金洞院
庾烋旻
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Abstract

一种半导体器件包括：衬底，包括有源图案；有源图案上的沟道图案，该沟道图案包括彼此间隔开的多个半导体图案；源/漏图案，连接到多个半导体图案；栅电极，包括：在多个半导体图案中的第一半导体图案和多个半导体图案中的第二半导体图案之间的内电极，第一半导体图案和第二半导体图案彼此相邻；以及多个半导体图案中的最上面的半导体图案上的外电极。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并要求于2022年9月2日向韩国知识产权局递交的韩国专利申请No.10-2022-0111661的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开的示例实施例涉及一种半导体器件及其制造方法，具体地涉及一种包括场效应晶体管(FET)的半导体器件及其制造方法。
背景技术
半导体器件可以包括由金属氧化物半导体场效应晶体管(MOSFET)组成的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体器件日益增长的需求，MOSFET可能正在被大幅缩小。MOS-FET的缩小可能导致半导体器件的操作特性的劣化。正在进行各种研究以克服与半导体器件的缩小相关联的技术限制，并实现具有高性能的半导体器件。
在相关技术中，可以在n型MOSFET(NMOSFET)区上形成可以与源/漏图案相邻的内间隔物。由于内间隔物由氮化硅(例如SiN)层形成，因此在内间隔物的区域中可能存在各种问题(例如，界面陷阱、边界陷阱和固定电荷问题)。由于短沟道效应，因此半导体器件的电特性和可靠性可能劣化。
本背景技术部分所公开的信息已经为发明人在实现本申请的实施例的过程之前或期间已知或由其推导出，或者是在实现实施例的过程中获取的技术信息。因此，它可以包含不构成公众已知的现有技术的信息。
发明内容
提供了一种具有改善的可靠性和电特性的半导体器件及其制造方法。
附加方面部分地将在以下描述中阐述，且部分地将通过以下描述而变得清楚明白，或者可以通过实践所呈现的实施例来获知。
根据示例实施例的一个方面，一种半导体器件可以包括：衬底，包括有源图案；有源图案上的沟道图案，该沟道图案包括彼此间隔开的多个半导体图案；源/漏图案，连接到多个半导体图案；栅电极，包括：在多个半导体图案中的第一半导体图案和多个半导体图案中的第二半导体图案之间的内电极，第一半导体图案和第二半导体图案彼此相邻；以及多个半导体图案中的最上面的半导体图案上的外电极；以及栅绝缘层，包括：内栅绝缘层，与内电极相邻；以及外栅绝缘层，与外电极相邻，其中，内栅绝缘层包括：在内电极和源/漏图案之间的第一部分；以及在内电极和第一半导体图案之间的第二部分，并且其中，第一部分的第一厚度是第二部分的第二厚度的约1.3倍至约3.0倍。
根据示例实施例的一个方面，一种半导体器件可以包括：衬底，包括有源图案；有源图案上的沟道图案，该沟道图案包括彼此竖直地间隔开的多个半导体图案；源/漏图案，连接到多个半导体图案，该源/漏图案设置在n型金属氧化物半导体场效应晶体管(NMOSFET)区中并包括n型杂质；栅电极，包括：多个半导体图案中的相邻半导体图案之间的多个内电极；以及多个半导体图案中的最上面的半导体图案上的外电极；栅绝缘层，包括：多个内栅绝缘层，与多个内电极相邻；以及外栅绝缘层，与外电极相邻，其中，源/漏图案包括：第一层，接触多个半导体图案；以及第一层上的第二层，其中，第一层包括硅-锗(SiGe)或硅-锗-碳(SiGeC)，并且其中，第一层包括：至少一个侧表面，朝向多个内栅绝缘层中的至少一个突出，以及凹入侧表面，接触多个半导体图案中的第一半导体图案。
根据示例实施例的一个方面，一种制造半导体器件的方法可以包括：在衬底上形成堆叠图案，该堆叠图案包括彼此交替地堆叠的有源层和牺牲层，其中，有源层包括多个半导体图案；在堆叠图案上形成牺牲图案，该牺牲图案在第一方向上延伸；通过使用牺牲图案作为掩模蚀刻堆叠图案来在堆叠图案中形成凹陷，使得多个半导体图案被凹陷暴露；在凹陷中形成源/漏图案；通过去除牺牲图案和牺牲层来暴露多个半导体图案；在暴露的多个半导体图案上形成栅绝缘层；以及在栅绝缘层上形成栅电极，其中，形成源/漏图案包括：通过执行第一选择性外延生长工艺来在凹陷的内表面上形成第一层，通过执行第二选择性外延生长工艺来在第一层上形成第二层，其中，栅绝缘层包括：内栅绝缘层，与栅电极的内电极相邻；以及外栅绝缘层，与栅电极的外电极相邻，其中，内栅绝缘层包括：在内电极和第一层之间的第一部分；以及在内电极和多个半导体图案之间的第二部分，并且其中，第一部分的第一厚度大于第二部分的第二厚度。
附图说明
根据结合附图的以下描述，本公开的某些示例实施例的上述和其他方面、特征以及优点将更清楚，在附图中：
图1、图2和图3是示出了根据实施例的半导体器件中的逻辑单元的图；
图4是示出了根据实施例的半导体器件的图；
图5A、图5B、图5C和图5D是根据实施例的分别沿图4的线A-A’、线B-B’、线C-C’和线D-D’截取的截面图；
图6是示出了根据实施例的图5A的部分“M”的图；以及
图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C和图12D是示出了根据实施例的制造半导体器件的方法的截面图。
具体实施方式
在下文中，将参考附图详细描述本公开的示例实施例。附图中，相同的附图标记用于相同的组件，并且将省略其冗余描述。本文所描述的实施例是示例实施例，并且因此，本公开不限于此，并且可以以各种其他形式来实现。
如本文所使用的，诸如“......中的至少一个”的表述在元件列表之后修饰整个元件列表而不是修饰列表中的单独元件。例如，表述“a、b和c中的至少一个”应该被理解为仅包括a、仅包括b、仅包括c、包括a和b两者、包括a和c两者、包括b和c两者、或包括全部a、b和c。
图1、图2和图3是示出了根据实施例的半导体器件中的逻辑单元的图。
参考图1，可以设置单高度单元SHC。第一电力线M1_R1和第二电力线M1_R2可以设置在衬底100上。第一电力线M1_R1可以是源极电压VSS(例如，地电压)被提供到的导电路径。第二电力线M1_R2可以是漏极电压(VDD)(例如，电源电压)被提供到的导电路径。
单高度单元SHC可以限定在第一电力线M1_R1和第二电力线M1_R2之间。单高度单元SHC可以包括一个第一有源区AR1和一个第二有源区AR2。第一有源区AR1和第二有源区AR2之一可以是p型金属氧化物半导体(PMOS)场效应晶体管(FET)(PMOSFET)区，并且另一个有源区可以是n型MOSFET(NMOSFET)区。换言之，单高度单元SHC可以具有设置在第一电力线M1_R1和第二电力线M1_R2之间的互补MOS(CMOS)结构。例如，第一有源区AR1可以是NMOSFET区，并且第二有源区AR2可以是PMOSFET区。
第一有源区AR1和第二有源区AR2中的每一个可以在第一方向D1上具有第一宽度W1。单高度单元SHC在第一方向D1上的长度可以被定义为第一高度HE1。第一高度HE1可以基本上等于第一电力线M1_R1和第二电力线M1_R2之间的距离(例如，间距)。
单高度单元SHC可以构成单逻辑单元。在本公开中，逻辑单元可以指可以被配置为执行特定功能的逻辑器件(例如，AND、OR、XOR、XNOR、反相器等)。换言之，逻辑单元可以包括构成逻辑器件的晶体管和将晶体管彼此连接的互连线。
参考图2，可以设置双高度单元DHC。第一电力线M1_R1、第二电力线M1_R2和第三电力线M1_R3可以设置在衬底100上。第一电力线M1_R1可以设置在第二电力线M1_R2和第三电力线M1_R3之间。第三电力线M1_R3可以是源极电压(VSS)被提供到的导电路径。
双高度单元DHC可以限定在第二电力线M1_R2和第三电力线M1_R3之间。双高度单元DHC可以包括一对第一有源区AR1和一对第二有源区AR2。
第二有源区AR2之一可以与第二电力线M1_R2相邻，并且第二有源区AR2中的另一个可以与第三电力线M1_R3相邻。一对第一有源区AR1可以与第一电力线M1_R1相邻。当在平面图中观察时，第一电力线M1_R1可以设置在该对第一有源区AR1之间。
双高度单元DHC在第一方向D1上的长度可以被定义为第二高度HE2。第二高度HE2可以是图1的第一高度HE1的约两倍。双高度单元DHC的一对第一有源区AR1可以组合以用作单个有源区。
在实施例中，图2所示的双高度单元DHC可以被定义为多高度单元。多高度单元可以包括三高度单元，其单元高度是单高度单元SHC的单元高度的约三倍。
参考图3，第一单高度单元SHC1、第二单高度单元SHC2和双高度单元DHC可以二维地布置在衬底100上。第一单高度单元SHC1可以设置在第一电力线M1_R1和第二电力线M1_R2之间。第二单高度单元SHC2可以设置在第一电力线M1_R1和第三电力线M1_R3之间。第二单高度单元SHC2可以在第一方向D1上与第一单高度单元SHC1相邻。
双高度单元DHC可以设置在第二电力线M1_R2和第三电力线M1_R3之间。双高度单元DHC可以在第二方向D2上与第一单高度单元SHC1和第二单高度单元SHC2相邻。
分隔结构DB可以设置在第一单高度单元SHC1和双高度单元DHC之间以及第二单高度单元SHC2和双高度单元DHC之间。双高度单元DHC的有源区可以通过分隔结构DB与第一单高度单元SHC1和第二单高度单元SHC2中的每一个的有源区电分离。
图4是示出了根据实施例的半导体器件的图。图5A、图5B、图5C和图5D是根据实施例的分别沿图4的线A-A’、线B-B’、线C-C’和线D-D’截取的截面图。图6是示出了根据实施例的图5A的部分“M”的图。图4和图5A至图5D的半导体器件可以是图1的单高度单元SHC的示例。
参考图4和图5A至图5D，单高度单元SHC可以设置在衬底100上。构成逻辑电路的逻辑晶体管可以设置在单高度单元SHC上。衬底100可以是由硅、锗、硅锗、化合物半导体材料等形成、或包括硅、锗、硅锗、化合物半导体材料等的半导体衬底。在实施例中，衬底100可以是硅晶片。
衬底100可以包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2中的每一个可以在第二方向D2上延伸。在实施例中，第一有源区AR1可以是NMOSFET区，并且第二有源区AR2可以是PMOSFET区。
第一有源图案AP1和第二有源图案AP2可以由沟槽TR限定，该沟槽TR可以形成在衬底100的上部中。第一有源图案AP1可以设置在第一有源区AR1上，并且第二有源图案AP2可以设置在第二有源区AR2上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2中的每一个可以是衬底100的竖直突出部分。
器件隔离层ST可以设置在衬底100上。器件隔离层ST可以填充沟槽TR。器件隔离层ST可以包括氧化硅层。器件隔离层ST可以不覆盖下面将描述的第一沟道图案CH1和第二沟道图案CH2。
第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每一个可以包括可以顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案至第三半导体图案SP1、SP2和SP3可以在竖直方向(即，第三方向D3)上彼此间隔开。
第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可以由硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一种形成，或包括硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一种。例如，第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可以由晶体硅形成，或包括晶体硅。在实施例中，第一半导体图案至第三半导体图案SP1、SP2和SP3可以是纳米片的堆叠。
多个第一源/漏图案SD1可以设置在第一有源图案AP1上。多个第一凹陷RS1可以形成在第一有源图案AP1的上部中。第一源/漏图案SD1可以分别设置在第一凹陷RS1中。第一源/漏图案SD1可以是第一导电类型(例如，n型)的杂质区。第一沟道图案CH1可以介于每对第一源/漏图案SD1之间。换言之，每对第一源/漏图案SD1可以通过堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3来彼此连接。
多个第二源/漏图案SD2可以设置在第二有源图案AP2上。多个第二凹陷RS2可以形成在第二有源图案AP2的上部中。第二源/漏图案SD2可以分别设置在第二凹陷RS2中。第二源/漏图案SD2可以是第二导电类型(例如，p型)的杂质区。第二沟道图案CH2可以介于每对第二源/漏图案SD2之间。换言之，每对第二源/漏图案SD2可以通过堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3连接。
第一源/漏图案SD1和第二源/漏图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。在实施例中，第一源/漏图案SD1和第二源/漏图案SD2中的每一个可以具有比第三半导体图案SP3的顶表面高的顶表面。在实施例中，第一源/漏图案SD1和第二源/漏图案SD2中的至少一个的顶表面可以位于与第三半导体图案SP3的顶表面基本相同的水平处。
在实施例中，第一源/漏图案SD1可以由与衬底100相同的半导体材料(例如，Si)形成，或包括与衬底100相同的半导体材料(例如，Si)。第二源/漏图案SD2可以包括晶格常数大于衬底100的半导体材料(例如，Si)的晶格常数的半导体材料(例如，SiGe)。在这种情况下，一对第二源/漏图案SD2可以对其之间的第二沟道图案CH2施加压应力。
每个第一源/漏图案SD1可以包括第一层L1和在第一层L1上的第二层L2。在下文中，将参考图5A来更详细地描述第一源/漏图案SD1在第二方向D2上的截面形状。
第一层L1可以覆盖第一凹陷RS1的内表面。在实施例中，第一层L1的厚度可以在向上的方向上减小。例如，在第一凹陷RS1的底部水平处沿第三方向D3测量的第一层L1的厚度可以大于在第一凹陷RS1的上部水平处沿第二方向D2测量的第一层L1的厚度。在实施例中，第一层L1的厚度可以是均匀的，而不管高度如何。第一层L1可以具有与第一凹陷RS1的轮廓相对应的U形轮廓。
第一层L1的侧表面可以具有不平坦或压纹形状。换言之，第一层L1的侧表面可以具有波浪形轮廓。第一层L1的侧表面可以朝向将在下面描述的栅电极GE的相应内电极IGE1-IGE3突出，并且因此，可以具有波浪形轮廓。第一层L1的侧表面可以包括可以向下面描述的内栅绝缘层IIL突出的侧表面和接触下面描述的多个半导体图案SP1-SP3的凹入侧表面。
第二层L2可以填充第一凹陷RS1的剩余部分。在实施例中，第一层L1的平均厚度可以小于第二层L2的平均厚度。第二层L2的体积可以大于第一层L1的体积。换言之，第二层L2的体积与第一源/漏图案SD1的总体积之比可以大于第一层L1的体积与第一源/漏极图案SD1的总体积之比。
第一层L1可以由硅-锗(SiGe)、硅-锗-碳(SiGeC)及其组合中的至少一种形成，或包括硅-锗(SiGe)、硅-锗-碳(SiGeC)及其组合中的至少一种。第一层L1的锗浓度可以在约5at％(原子百分比)至约15at％的范围内。第一源/漏图案SD1可以设置在NMOSFET区上，并且第一层L1可以由硅-锗或硅-锗-碳形成，或包括硅-锗或硅-锗-碳。第二层L2可以由与衬底100相同的半导体元素(例如，Si)形成，或包括与衬底100相同的半导体元素(例如，Si)。
第一层L1和第二层L2中的每一个可以包括允许第一源/漏图案SD1具有n型杂质的杂质(例如，磷或砷)。第一层L1和第二层L2中的每一个中的杂质浓度可以在约1.0×1017原子/cm3至约5.0×1022原子/cm3的范围内。第一层L1的锗浓度可以高于第二层L2的锗浓度。另外，第一层L1的锗浓度可以高于半导体图案SP1-SP3的锗浓度。
在实施例中，第一层L1可以用于控制栅绝缘层GI的沉积速率。栅绝缘层GI可以以高沉积速率沉积在内电极IGE1-IGE3的侧表面上。栅绝缘层GI在内电极IGE1-IGE3的侧表面上的厚度可以大于栅绝缘层GI在内电极IGE1-IGE3的顶表面和底表面上的厚度。根据本发明的实施例，内电极IGE1-IGE3的侧表面上的栅绝缘层GI可以形成为具有相对较大的厚度，并且在这种情况下，可以改善半导体器件的电特性。
在实施例中，第二源/漏图案SD2可以具有不平坦或压纹的侧表面。换言之，第二源/漏图案SD2的侧表面可以具有波浪形轮廓。第二源/漏图案SD2的侧表面可以向下面描述的栅电极GE的第一部分至第三部分PO1、PO2和PO3突出。
栅电极GE可以设置在第一沟道图案CH1和第二沟道图案CH2上。每个栅电极GE可以在第一方向D1上延伸以与第一沟道图案CH1和第二沟道图案CH2交叉。每个栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直地重叠。栅电极GE可以在第二方向D2上以第一间距布置。
栅电极GE可以包括介于有源图案AP1或AP2与第一半导体图案SP1之间的第一部分PO1、介于第一半导体图案SP1和第二半导体图案SP2之间的第二部分PO2、介于第二半导体图案SP2和第三半导体图案SP3之间的第三部分PO3、以及在第三半导体图案SP3上的第四部分PO4。
参考图5D，栅电极GE可以设置在第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个的顶表面TS、底表面BS和相对的侧表面SW上。也就是说，根据实施例的晶体管可以是三维场效应晶体管(例如，多桥沟道FET(MBCFET)或全环绕栅(GAAFET))，在该三维场效应晶体管中，栅电极GE三维地围绕沟道图案。
在第一有源区AR1上，内间隔物可以不形成在栅电极GE的第一部分至第三部分PO1、PO2和PO3与第一源/漏图案SD1之间。替代形成内间隔物，可以厚地形成栅绝缘层GI。栅电极GE的第一部分至第三部分PO1、PO2和PO3中的每一个可以通过栅绝缘层GI与第一源/漏图案SD1间隔开，栅绝缘层GI介于栅电极GE的第一部分至第三部分PO1、PO2和PO3中的每一个与第一源/漏图案SD1之间。栅绝缘层GI可以防止来自栅电极GE的漏电流。将参考图6来更详细地描述根据本公开的实施例的栅绝缘层GI。
返回参考图4和图5A至图5D，一对栅间隔物GS可以分别设置在栅电极GE的第四部分PO4的相对侧表面上。栅间隔物GS可以沿栅电极GE并在第一方向D1上延伸。栅间隔物GS的顶表面可以高于栅电极GE的顶表面。栅间隔物GS的顶表面可以与将在下面描述的第一层间绝缘层110的顶表面共面。在实施例中，栅间隔物GS可以由SiCN、SiCON或SiN中的至少一种形成，或包括SiCN、SiCON或SiN中的至少一种。在实施例中，栅间隔物GS可以是多层结构，该多层结构可以由包括SiCN、SiCON和SiN中的至少一种在内的至少两种不同的材料形成，或可以包括该至少两种不同的材料。
返回参考图4和图5A至图5D，栅封盖图案GP可以设置在栅电极GE上。栅封盖图案GP可以沿栅电极GE或在第一方向D1上延伸。栅封盖图案GP可以由相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成，或包括该材料。栅封盖图案GP可以由SiON、SiCN、SiCON或SiN中的至少一种形成，或包括SiON、SiCN、SiCON或SiN中的至少一种。
栅绝缘层GI可以介于栅电极GE和第一沟道图案CH1之间、以及栅电极GE和第二沟道图案CH2之间。栅绝缘层GI可以覆盖第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个的顶表面TS、底表面BS和相对的侧表面SW。栅绝缘层GI可以覆盖栅电极GE下方的器件隔离层ST的顶表面。
在实施例中，栅绝缘层GI可以包括氧化硅层或氮氧化硅层。参考图6，高k介电层HK可以介于栅电极GE和栅绝缘层GI之间。均匀厚度的高k介电层HK可以围绕栅电极GE的内电极IGE1-IGE3。例如，栅绝缘层GI可以具有堆叠在高k介电层HK上的结构。
图6的高k介电层HK可以由介电常数高于氧化硅的介电常数的高k介电材料形成，或包括该高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
在实施例中，栅绝缘层GI可以具有其中氧化硅层和高k介电层堆叠的结构。在实施例中，半导体器件可以包括使用负电容器的负电容(NC)FET。例如，栅绝缘层GI可以包括表现出铁电特性的铁电层和表现出顺电特性的顺电层。
铁电层可以具有负电容，并且顺电层可以具有正电容。在两个或更多个电容器串联连接并且每个电容器具有正电容的情况下，总电容可以减小到小于每个电容器的电容的值。相反，在串联连接的电容器中的至少一个具有负电容的情况下，串联连接的电容器的总电容可以具有正值，并且可以大于每个电容的绝对值。
在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可以增加。由于此类总电容的增加，包括铁电层的晶体管可以在室温下具有可以小于约60mV/decade的亚阈值摆动(SS)。
铁电层可以具有铁电特性。铁电层可以由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种形成，或包括上述材料中的至少一种。氧化铪锆可以是掺杂有锆(Zr)的氧化铪。备选地，氧化铪锆可以是由铪(Hf)、锆(Zr)和/或氧(O)组成的化合物。
铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。铁电层中的掺杂剂种类可以根据铁电层中包括的铁电材料而变化。
在铁电层包括氧化铪的情况下，铁电层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
在掺杂剂是铝(Al)的情况下，铁电层中铝的含量可以在约3at％至约8at％的范围内。掺杂剂(例如，铝原子)的含量可以是铝原子的数量与铪和铝原子的数量之比。
在掺杂剂是硅(Si)的情况下，铁电层中硅的含量可以在约2at％至约10at％的范围内。在掺杂剂是钇(Y)的情况下，铁电层中钇的含量可以在约2at％至约10at％的范围内。在掺杂剂是钆(Gd)的情况下，铁电层中钆的含量可以在约1at％至约7at％的范围内。在掺杂剂是锆(Zr)的情况下，铁电层中锆的含量可以在约50at％至约80at％的范围内。
顺电层可以具有顺电特性。顺电层可以由例如氧化硅和高k金属氧化物中的至少一种形成，或包括例如氧化硅和高k金属氧化物中的至少一种。可以用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但本公开不限于这些示例。
铁电层和顺电层可以由相同的材料形成，或包括相同的材料。铁电层可以具有铁电特性，而顺电层可以不具有铁电特性。例如，在铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可以与顺电层中的氧化铪的晶体结构不同。
当铁电层的厚度在特定范围内时，铁电层可以表现出铁电特性。在实施例中，铁电层可以具有在约0.5nm至约10nm的范围内的厚度，但本公开不以此为限。由于与铁电特性的发生相关联的临界厚度根据铁电材料的种类而变化，因此铁电层的厚度可以根据铁电材料的种类而改变。
作为示例，栅绝缘层GI可以包括单个铁电层。作为另一示例，栅绝缘层GI可以包括彼此间隔开的多个铁电层。栅绝缘层GI可以具有其中多个铁电层和多个顺电层交替堆叠的多层结构。
返回参考图4和图5A至图5D，栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅绝缘层GI上，并且可以与第一半导体图案至第三半导体图案SP1、SP2和SP3相邻。第一金属图案可以包括可以用于调节晶体管的阈值电压的功函数金属。通过调节第一金属图案的厚度和成分，可以实现具有期望阈值电压的晶体管。例如，栅电极GE的第一部分至第三部分PO1、PO2和PO3可以由第一金属图案或功函数金属组成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属材料和氮(N)组成的层。在实施例中，第一金属图案还可以包括碳(C)。第一金属图案可以包括可以堆叠的多个功函数金属层。
第二金属图案可以由电阻低于第一金属图案的金属材料形成，或包括电阻低于第一金属图案的金属材料。例如，第二金属图案可以由可以包括钨(W)、铝(Al)、钛(Ti)和钽(Ta)的至少一种金属材料形成或包括该至少一种金属材料。栅电极GE的第四部分PO4可以包括第一金属图案和在第一金属图案上的第二金属图案。
第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅间隔物GS以及第一源/漏图案SD1和第二源/漏图案SD2。第一层间绝缘层110可以具有与栅封盖图案GP的顶表面和栅间隔物GS的顶表面基本共面的顶表面。第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅封盖图案GP。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。在实施例中，第一层间绝缘层110至第四层间绝缘层140中的至少一个可以包括氧化硅层。
单高度单元SHC可以具有可以在第二方向D2上彼此相对的第一边界BD1和第二边界BD2。第一边界BD1和第二边界BD2可以在第一方向D1上延伸。单高度单元SHC可以具有可以在第一方向D1上彼此相对的第三边界BD3和第四边界BD4。第三边界BD3和第四边界BD4可以在第二方向D2上延伸。
可以在第二方向D2上彼此相对的一对分隔结构DB可以设置在单高度单元SHC的两侧。例如，该对分隔结构DB可以分别设置在单高度单元SHC的第一边界BD1和第二边界BD2上。分隔结构DB可以在第一方向D1上延伸以平行于栅电极GE。分隔结构DB和与其相邻的栅电极GE之间的间距可以等于第一间距。
分隔结构DB可以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。分隔结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每一个的上部。分隔结构DB可以将每个单高度单元SHC的有源区与相邻单元的有源区电分离。
有源接触部AC可以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源/漏图案SD1和第二源/漏图案SD2。一对有源接触部AC可以分别设置在栅电极GE的两侧。当在平面图中观察时，有源接触部AC可以是在第一方向D1上延伸的条形图案。
有源接触部AC可以是自对准接触部。例如有源接触部AC可以通过使用栅封盖图案GP和栅间隔物GS的自对准工艺来形成。例如，有源接触部AC可以覆盖栅间隔物GS的侧表面的至少一部分。有源接触部AC可以覆盖栅封盖图案GP的顶表面的一部分。
金属-半导体化合物层SC(例如，硅化物层)可以分别介于有源接触部AC和第一源/漏图案SD1之间以及有源接触部AC和第二源/漏图案SD2之间。有源接触部AC可以通过金属-半导体化合物层SC来电连接到源/漏图案SD1或SD2。例如，金属-半导体化合物层SC可以由硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种形成，或包括上述材料中的至少一种。
栅接触部GC可以穿透第二层间绝缘层120和栅封盖图案GP，并且可以分别电连接到栅电极GE。当在平面图中观察时，栅接触部GC可以被设置为分别与第一有源区AR1和第二有源区AR2重叠。作为示例，栅接触部GC可以设置在第二有源图案AP2上(例如，参见图5B)。
在实施例中，参见图5B，与栅接触部GC相邻的有源接触部AC的上部可以填充有上绝缘图案UIP。上绝缘图案UIP的底表面可以低于栅接触部GC的底表面。换言之，由于与栅接触部GC相邻的有源接触部AC的上部填充有上绝缘图案UIP，与栅接触部GC相邻的有源接触部AC的顶表面可以在比栅接触部GC的底表面的水平低的水平处。因此，可以防止彼此相邻的栅接触部GC和有源接触部AC彼此接触，从而防止它们之间发生短路问题。
有源接触部AC和栅接触部GC中的每一个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼和钴中的至少一种金属材料形成，或包括该至少一种金属材料。阻挡图案BM可以覆盖导电图案FM的侧表面和底表面。在实施例中，阻挡图案BM可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成，或包括上述材料中的至少一种。金属氮化物层可以由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种形成，或包括上述材料中的至少一种。
第一金属层M1可以设置在第三层间绝缘层130中。例如，第一金属层M1可以包括第一电力线M1_R1、第二电力线M1_R2和第一互连线M1_I。第一金属层M1的互连线M1_R1、M1_R2和M1_I中的每一条可以在第二方向D2上延伸，并且彼此平行。
第一电力线M1_R1和第二电力线M1_R2可以分别设置在单高度单元SHC的第三边界BD3和第四边界BD4上。第一电力线M1_R1可以沿第三边界BD3并在第二方向D2上延伸。第二电力线M1_R2可以沿第四边界BD4并在第二方向D2上延伸。
第一金属层M1的第一互连线M1_I可以设置在第一电力线M1_R1和第二电力线M1_R2之间。第一金属层M1的第一互连线M1_I可以在第一方向D1上以第二间距布置。第二间距可以小于第一间距。第一互连线M1_I中的每一条的线宽可以小于第一电力线M1_R1和第二电力线M1_R2中的每一条的线宽。
第一金属层M1还可以包括第一过孔VI1。第一过孔VI1可以分别设置在第一金属层M1的互连线M1_R1、M1_R2和M1_I下方。有源接触部AC和第一金属层M1的互连线可以通过第一过孔VI1电连接。栅接触部GC和第一金属层M1的互连线可以通过第一过孔VI1电连接。
第一金属层M1的互连线及其下方的第一过孔VI1可以通过单独的工艺来形成。例如，第一金属层M1的互连线和第一过孔VI1可以通过相应的单镶嵌工艺独立形成。可以使用亚20nm工艺来制造根据实施例的半导体器件。
第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括多条第二互连线M2_I。第二金属层M2的每条第二互连线M2_I可以是在第一方向D1上延伸的线形图案或条形图案。换言之，第二互连线M2_I可以在第一方向D1上延伸，并且可以彼此平行。
第二金属层M2还可以包括分别设置在第二互连线M2_I下方的第二过孔VI2。第一金属层M1和第二金属层M2的互连线可以通过第二过孔VI2彼此电连接。第二金属层M2的互连线及其下方的第二过孔VI2可以通过双镶嵌工艺来一起形成。
第一金属层M1的互连线可以由与第二金属层M2的互连线相同或不同的导电材料形成，或包括与第二金属层M2的互连线相同或不同的导电材料。例如，第一金属层M1和第二金属层M2的互连线可以由铝、铜、钨、钌、钼和钴中的至少一种金属材料形成，或包括该至少一种金属材料。多个金属层(例如，除M1和M2之外)可以附加地堆叠在第四层间绝缘层140上。每个堆叠的金属层可以包括用作单元之间的布线路径的互连线。
图6示出了图5A的部分“M”的放大截面图。将参考图6来更详细地描述栅电极GE、高k介电层HK和栅绝缘层GI。栅电极GE可以包括第一内电极IGE1、第二内电极IGE2、第三内电极IGE3和外电极OGE。第一内电极至第三内电极IGE1-IGE3可以分别对应于参考图5A描述的栅电极GE中的第一部分PO1至第三部分PO3。外电极OGE可以对应于图5A的栅电极GE中的第四部分PO4。
栅绝缘层GI可以包括氧化硅层、氮氧化硅层或其组合。栅绝缘层GI可以包括在第一内电极至第三内电极IGE1-IGE3上的内栅绝缘层IIL和在外电极OGE上的外栅绝缘层OIL。外栅绝缘层OIL可以设置在外电极OGE上。换言之，外栅绝缘层OIL可以设置在外电极OGE的底表面和侧表面上，并且可以延伸到覆盖外电极OGE的顶表面的(例如，图5A的)栅封盖图案GP。
内栅绝缘层IIL可以设置在第一内电极IGE1至第三内电极IGE3上。例如，内栅绝缘层IIL可以围绕第一内电极IGE1至第三内电极IGE3。返回参考图6，内栅绝缘层IIL可以包括第一部分P1和第二部分P2，第一部分P1可以介于第二内电极IGE2和第一源/漏图案SD1的第一层L1之间，第二部分P2可以介于第二内电极IGE2和与其相邻的半导体图案SP1和SP2之间。另外，可以围绕第一内电极IGE1和第三内电极IGE3的内栅绝缘层IIL也可以包括第一部分P1和第二部分P2。
第一部分P1可以设置在第二内电极IGE2的侧表面上，并且第二部分P2可以设置在第二内电极IGE2的顶表面和底表面上。第一部分P1和第二部分P2中的每一个可以形成为具有均匀的厚度。在下文中，第一部分P1的厚度将被称为第一厚度TH1，并且第二部分P2的厚度将被称为第二厚度TH2。在实施例中，第一厚度TH1可以在约至约/>的范围内。第二厚度TH2可以在约/>至约/>的范围内。在实施例中，第一厚度TH1可以大于第二厚度TH2。例如，第一厚度TH1可以是第二厚度TH2的约1.3倍至约3.0倍。
在第一部分P1的第一厚度TH1大于第二部分P2的第二厚度TH2的情况下，可以在NMOSFET区上使用内栅绝缘层IIL替代内间隔物。因此，可以增加内电极IGE1-IGE3与第一源/漏图案SD1之间的距离。也就是说，可以在没有内间隔物的情况下减小电容器/栅极漏电流。根据本公开的实施例，通过提供具有较大值的第一厚度TH1的栅绝缘层GI，可以改善半导体器件的电特性和可靠性特性。
此外，根据本公开的实施例，可以省略形成凹进区域的蚀刻工艺和形成含SiN的内间隔物的沉积工艺。在这种情况下，可以防止在形成第一源/漏图案SD1的过程中第一源/漏图案SD1的过生长问题，从而可以提高第一源/漏图案SD1的均匀性。另外，内栅绝缘层IIL的第一部分P1和第二部分P2可以包括可以通过生长工艺形成的氧化硅层。因此，可以防止电荷在内栅绝缘层IIL和第一源/漏图案SD1之间的界面处被捕获。还可以防止电荷在半导体图案SP1-SP3和内栅绝缘层IIL之间的界面处被捕获。也就是说，根据本公开的实施例，可以在不执行附加工艺的情况下形成内栅绝缘层IIL，并且因此，可以提高制造过程中的效率，并且可以改善半导体器件的电特性和可靠性特性。
高k介电层HK可以介于内电极IGE1-IGE3和内栅绝缘层IIL之间。换言之，高k介电层HK可以设置在内电极IGE1-IGE3上，并且内栅绝缘层IIL可以设置在高k介电层HK上。高k介电层HK可以围绕内电极IGE1-IGE3。高k介电层HK可以形成为具有均匀的厚度。
返回参考图6，第一部分P1可以包括接触第一源/漏图案SD1的第一层L1的第一侧表面。高k介电层HK可以包括接触第一部分P1的第二侧表面。第二内电极IGE2可以包括接触高k介电层HK的第三侧表面。第一侧表面至第三侧表面中的每一个可以包括凹入部分。第一侧表面至第三侧表面中的每一个可以包括朝向第一层L1突出的突出部分。凹入部分可以介于突出部分之间，并且可以具有朝向第二内电极IGE2凹入地凹陷的凹入形状。凹入部分和突出部分中的每一个可以具有弯曲的形状。换言之，第一侧表面至第三侧表面中的每一个可以具有波浪形轮廓。
如上所述，第一部分P1和第二部分P2中的每一个可以形成为具有均匀的厚度，并且高k介电层HK可以形成为具有均匀的厚度。因此，第一侧表面和第二侧表面之间的距离可以是均匀的，并且第二侧表面和第三侧表面之间的距离可以是均匀的。第一侧表面和第二侧表面之间的距离可以具有与第一厚度TH1相对应的值。
外栅绝缘层OIL可以包括第三部分P3和第四部分P4，第三部分P3可以介于外电极OGE与栅间隔物GS之间，第四部分P4可以介于外电极OGE与半导体图案中的最上面的半导体图案(例如，第三半导体图案SP3)之间。第三部分P3可以设置在外电极OGE的侧表面上，并且第四部分P4可以设置在外电极OGE的底表面上。第三部分P3和第四部分P4中的每一个可以形成为具有基本均匀的厚度。第三部分P3可以具有第三厚度TH3，并且第四部分P4可以具有第四厚度TH4。在实施例中，第三厚度TH3可以与第四厚度TH4基本相同。
图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C和图12D是示出了根据实施例的制造半导体器件的方法的截面图。图7A、图8A、图9A、图10A、图11A和图12A是与图4的线A-A’相对应的截面图。图9B、图10B、图11B和图12B是与图4的线B-B’相对应的截面图。图9C、图10C、图11C和图12C是与图4的线C-C’相对应的截面图。图7B、图8B、图11D和图12D是与图4的线D-D’相对应的截面图。
参考图7A和图7B，可以设置包括第一有源区AR1和第二有源区AR2的衬底100。可以在衬底100上交替地堆叠有源层ACL和牺牲层SAL。有源层ACL可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成，或包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种，并且牺牲层SAL可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种形成，或包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。
牺牲层SAL可以由相对于有源层ACL具有蚀刻选择性的材料形成，或包括相对于有源层ACL具有蚀刻选择性的材料。例如，有源层ACL可以由硅(Si)形成或包括硅(Si)，并且牺牲层SAL可以由硅锗(SiGe)形成或包括硅锗(SiGe)。每个牺牲层SAL的锗浓度可以在约10at％至约30at％的范围内。
可以在衬底100的第一有源区AR1和第二有源区AR2上分别形成掩模图案。掩模图案可以是在第二方向D2上延伸的线形图案或条形图案。
可以使用掩模图案作为蚀刻掩模来执行图案化工艺以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。可以在第一有源区AR1上形成第一有源图案AP1。可以在第二有源区AR2上形成第二有源图案AP2。
可以在第一有源图案AP1和第二有源图案AP2中的每一个上形成堆叠图案STP。堆叠图案STP可以包括交替堆叠的有源层ACL和牺牲层SAL。在图案化工艺期间，堆叠图案STP可以与第一有源图案AP1和第二有源图案AP2一起形成。
可以形成器件隔离层ST以填充沟槽TR。可以在衬底100上形成绝缘层以覆盖第一有源图案AP1和第二有源图案AP2以及堆叠图案STP。可以通过使绝缘层凹陷以暴露堆叠图案STP来形成器件隔离层ST。
器件隔离层ST可以由绝缘材料中的至少一种(例如，氧化硅)形成，或包括绝缘材料中的至少一种(例如，氧化硅)。堆叠图案STP可以放置在高于器件隔离层ST的水平处，并且可以暴露于器件隔离层ST的外部。换言之，堆叠图案STP可以在器件隔离层ST上方竖直地突出。
参考图8A和图8B，可以在衬底100上形成牺牲图案PP以与堆叠图案STP交叉。每个牺牲图案PP可以是在第一方向D1上延伸的线形图案或条形图案。可以在第二方向D2上以第一间距布置牺牲图案PP。
详细地，形成牺牲图案PP可以包括：在衬底100上形成牺牲层，在牺牲层上形成硬掩模图案MP，以及使用硬掩模图案MP作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。
可以在每个牺牲图案PP的相对侧表面上形成一对栅间隔物GS。形成栅间隔物GS可以包括：在衬底100上共形地形成栅间隔物层，以及各向异性地蚀刻该栅间隔物层。在实施例中，栅间隔物GS可以是包括至少两层的多层结构。
参考图9A至图9C，可以在第一有源图案AP1上的堆叠图案STP中形成第一凹陷RS1。可以在第二有源图案AP2上的堆叠图案STP中形成第二凹陷RS2。在第一凹陷RS1和第二凹陷RS2的形成期间，器件隔离层ST也可以在第一有源图案AP1和第二有源图案AP2中的每一个的两侧处凹陷(例如，参见图9C)。
可以通过使用硬掩模图案MP和栅间隔物GS作为蚀刻掩模蚀刻可以形成在第一有源图案AP1上的堆叠图案STP，来形成第一凹陷RS1。可以在一对牺牲图案PP之间形成第一凹陷RS1。可以对由第一凹陷RS1暴露的牺牲层SAL执行选择性蚀刻工艺以在第一有源图案AP1上形成凹进区域IDE。由于凹进区域IDE的存在，第一凹陷RS1的内侧表面可以具有波浪形轮廓。
可以分别从有源层ACL形成可以顺序地堆叠在第一凹陷RS1中的相邻凹陷之间的第一半导体图案至第三半导体图案SP1、SP2和SP3。第一凹陷RS1中的相邻凹陷之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第一沟道图案CH1。
返回参考图9A至图9C，可以通过类似于用于第一凹陷RS1的方法来形成第二有源图案AP2上的堆叠图案STP中的第二凹陷RS2。可以对可以由第二凹陷RS2暴露的牺牲层SAL执行选择性蚀刻工艺，以在第二有源图案AP2上形成凹进区域IDE。由于凹进区域IDE，第二凹陷RS2可以具有波浪形内侧表面。在第二凹陷RS2中的相邻凹陷之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第二沟道图案CH2。
参考图10A至图10C，可以分别在第一凹陷RS1中形成第一源/漏图案SD1。可以执行第一凹陷RS1的内表面用作籽晶层的SEG工艺以形成填充第一凹陷RS1的外延层。可以使用可以被第一凹陷RS1暴露的第一半导体图案至第三半导体图案SP1、SP2和SP3以及衬底100作为籽晶层来生长外延层。在实施例中，SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
更具体地，可以使用可以通过第一凹陷RS1暴露的第一半导体图案至第三半导体图案SP1-SP3以及第一有源图案AP1作为籽晶层来执行第一SEG工艺。结果，可以在第一凹陷RS1中生长第一层L1。在实施例中，当第一层L1生长时，砷(As)原子可以以原位方式注入到第一层L1中。
可以从第一凹陷RS1的底部生长的第一层L1的厚度可以大于可以从半导体图案SP1-SP3生长的第一层L1的厚度。这可能是由于第一层L1在竖直方向(即，第三方向D3)上的生长速率高于在水平方向上的生长速率。
在本实施例中，可以在第一凹陷RS1中连续地形成第一层L1。例如，第一层L1可以从第一凹陷RS1的底部连续地生长到第三半导体图案SP3而没有任何不连续的结构。可以形成第一层L1以不仅覆盖第一半导体图案至第三半导体图案SP1-SP3，而且覆盖牺牲层SAL。
可以使用第一凹陷RS1中的第一层L1作为籽晶层来执行第二SEG工艺。结果，可以形成第二层L2以填充第一凹陷RS1。可以执行第二SEG工艺直到第一凹陷RS1被第二层L2完全填充。在实施例中，当第二层L2生长时，砷(As)原子可以以原位方式注入到第二层L2中。
在实施例中，第一层L1可以由硅-锗(SiGe)、硅-锗-碳(SiGeC)及其组合中的至少一种形成，或包括硅-锗(SiGe)、硅-锗-碳(SiGeC)及其组合中的至少一种。第一层L1可以形成为具有在约5at％至约15at％的范围内的锗浓度。第二层L2可以由与衬底100相同的半导体元素(例如，Si)形成，或包括与衬底100相同的半导体元素(例如，Si)。
在第一层L1和第二层L2的形成期间中，第一层L1和第二层L2可以以原位方式掺杂杂质(例如，磷、砷或锑)以具有n型杂质。在实施例中，在形成第一层L1之后，可以将杂质注入到第一层L1中，并且在形成第二层L2之后，可以将杂质注入到第二层L2中。
可以分别在第二凹陷RS2中形成第二源/漏图案SD2。可以通过使用第二凹陷RS2的内表面作为籽晶层的SEG工艺来形成第二源/漏图案SD2。
在实施例中，第二源/漏图案SD2可以由晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如，SiGe)形成，或包括该半导体材料(例如，SiGe)。在第二源/漏图案SD2的形成期间中，可以用p型杂质(例如，硼、镓或铟)原位掺杂第二源/漏图案SD2。备选地，在形成第二源/漏图案SD2之后，可以将杂质注入到第二源/漏图案SD2中。
参考图11A至图11D，可以形成第一层间绝缘层110以覆盖第一源/漏图案SD1和第二源/漏图案SD2、硬掩模图案MP、以及栅间隔物GS。作为示例，第一层间绝缘层110可以包括氧化硅层。
可以对第一层间绝缘层110进行平坦化以暴露牺牲图案PP的顶表面。可以使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。可以在平坦化工艺期间去除所有硬掩模图案MP。因此，第一层间绝缘层110可以具有与牺牲图案PP的顶表面和栅间隔物GS的顶表面共面的顶表面。
可以选择性地去除暴露的牺牲图案PP。作为去除牺牲图案PP的结果，可以形成暴露第一沟道图案CH1和第二沟道图案CH2的外区域ORG(例如，参见图11D)。去除牺牲图案PP可以包括湿法蚀刻工艺，可以使用能够选择性地蚀刻多晶硅的蚀刻溶液来执行该湿法蚀刻工艺。
可以选择性地去除通过外区域ORG暴露的牺牲层SAL以形成内区域IRG(例如，参见图11D)。可以执行选择性地蚀刻牺牲层SAL的工艺以留下第一半导体图案至第三半导体图案SP1、SP2和SP3，并且以仅去除牺牲层SAL。可以针对具有相对较高锗浓度的材料(例如，SiGe)来选择蚀刻工艺以具有高蚀刻速率。例如，可以针对锗浓度高于约10at％的硅锗层来选择蚀刻工艺以具有高蚀刻速率。
在蚀刻工艺期间，可以去除第一有源区AR1和第二有源区AR2上的牺牲层SAL。蚀刻工艺可以是湿法蚀刻工艺。可以选择可以在蚀刻工艺中使用的蚀刻剂材料以快速地去除具有相对较高锗浓度的牺牲层SAL。
返回参考图11D，作为选择性去除牺牲层SAL的结果，仅堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3可以留在第一有源图案AP1和第二有源图案AP2中的每一个上。在下文中，通过去除牺牲层SAL而形成的空区域将分别被称为第一内区域至第三内区域IRG1、IRG2和IRG3。
第一内区域IRG1可以形成在有源图案AP1或AP2与第一半导体图案SP1之间，第二内区域IRG2可以形成在第一半导体图案SP1与第二半导体图案SP2之间，以及第三内区域IRG3可以形成在第二半导体图案SP2与第三半导体图案SP3之间。
返回参考图11A至图11D，可以在暴露的第一半导体图案至第三半导体图案SP1、SP2和SP3上形成栅绝缘层GI。可以形成栅绝缘层GI以围绕第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个。可以在第一内区域至第三内区域IRG1、IRG2和IRG3中的每一个中形成栅绝缘层GI。可以在外区域ORG中形成栅绝缘层GI。
可以形成在第一内区域IRG1至第三内区域IRG3中的栅绝缘层GI可以对应于图6的内栅绝缘层IIL。可以形成在外区域ORG中的栅绝缘层GI可以对应于图6的外栅绝缘层OIL。内栅绝缘层可以包括(例如，图6的)第一部分P1和(例如，图6的)第二部分P2，第一部分P1可以设置在内区域IRG1至IRG3和第一层L1之间，第二部分P2可以设置在内区域IRG1至IRG3和第一沟道图案CH1之间。
参考图12A至图12D，可以在栅绝缘层GI上形成栅电极GE。可以在(例如，图6的)高k介电层HK上形成栅电极GE。换言之，可以在栅绝缘层GI上形成高k介电层，并且可以在高k介电层上形成栅电极GE。栅电极GE可以包括分别形成在第一内区域至第三内区域IRG1、IRG2和IRG3中的第一部分至第三部分PO1、PO2和PO3、以及可以形成在外区域ORG中的第四部分PO4。栅电极GE可以竖直地凹陷以具有减小的高度。可以在凹陷的栅电极GE上形成栅封盖图案GP。
返回参考图5A至图5D，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。可以形成有源接触部AC以穿透第二层间绝缘层120和第一层间绝缘层110并且电连接到第一源/漏图案SD1和第二源/漏图案SD2。可以形成栅接触部GC以穿透第二层间绝缘层120和栅封盖图案GP并且电连接到栅电极GE。
形成有源接触部AC和栅接触部GC中的每一个可以包括：形成阻挡图案BM，以及在阻挡图案BM上形成导电图案FM。阻挡图案BM可以共形地形成，并且可以包括金属层和金属氮化物层。导电图案FM可以由低电阻金属形成，或包括低电阻金属。
可以在单高度单元SHC的第一边界BD1和第二边界BD2上分别形成分隔结构DB。分隔结构DB可以穿透第二层间绝缘层120和栅电极GE，并且可以延伸到有源图案AP1或AP2中。分隔结构DB可以由绝缘材料(例如，氧化硅或氮化硅)形成，或包括绝缘材料(例如，氧化硅或氮化硅)。
可以在有源接触部AC和栅接触部GC上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。
在根据本公开的实施例的三维场效应晶体管中，栅电极的侧表面上的栅绝缘层可以用作内间隔物，并且在这种情况下，可以增加栅电极的内电极和源/漏图案之间的距离。在增加内电极和源/漏图案之间的距离的情况下，可以在没有任何内间隔物的情况下减小电容器/栅极漏电流。也就是说，通过提供横向厚度的栅绝缘层，可以改善半导体器件的电特性和可靠性特性。
在根据本公开的实施例的三维场效应晶体管中，可以生长源/漏图案，而不需要形成内间隔物的步骤，并且可以抑制源/漏图案的过生长问题，从而可以提高源/漏图案的均匀性。此外，栅绝缘层可以包括氧化硅层或氮氧化硅层，并且在这种情况下，可以抑制界面处的陷阱电荷问题。因此，可以实现改善的半导体器件的电特性和可靠性特性。
根据示例实施例，内栅绝缘层可以用作内间隔物，并且在该过程中，可以省略凹进蚀刻步骤和SiN沉积步骤。可以形成在内电极的侧表面上的内栅绝缘层的厚度可以大于顶表面和底表面上的内栅绝缘层的厚度的1.3倍。在将内栅绝缘层应用于制造半导体器件的过程中的情况下，由于内栅绝缘层的位于与沟道图案相邻和位于内电极的侧表面上的两个部分之间的厚度的差异，可以实现改善的半导体器件的电特性和可靠性特性。此外，由于可以省略凹进蚀刻步骤和沉积含SiN的内间隔物的步骤，因此可以提高制造工艺的效率。
上述描述中提供的实施例中的每一个不排除与本文同样提供或未提供但与本公开内容一致的另一示例或另一实施例的一个或多个特征相关联。
尽管已经参考本公开的实施例具体示出并描述了本公开，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底，包括有源图案；
所述有源图案上的沟道图案，所述沟道图案包括彼此间隔开的多个半导体图案；
源/漏图案，连接到所述多个半导体图案；
栅电极，包括：
在所述多个半导体图案中的第一半导体图案和所述多个半导体图案中的第二半导体图案之间的内电极，所述第一半导体图案和所述第二半导体图案彼此相邻，以及
所述多个半导体图案中的最上面的半导体图案上的外电极；以及
栅绝缘层，包括：
内栅绝缘层，与所述内电极相邻；以及
外栅绝缘层，与所述外电极相邻，
其中，所述内栅绝缘层包括：
在所述内电极和所述源/漏图案之间的第一部分；以及
在所述内电极和所述第一半导体图案之间的第二部分，并且其中，所述第一部分的第一厚度是所述第二部分的第二厚度的约1.3倍至约3.0倍。
2.根据权利要求1所述的半导体器件，其中，所述第一厚度在约至约/>的范围内。
3.根据权利要求1所述的半导体器件，其中，所述第二厚度在约至约/>的范围内。
4.根据权利要求1所述的半导体器件，其中，所述栅绝缘层包括氧化硅层或氮氧化硅层。
5.根据权利要求1所述的半导体器件，还包括在所述内电极和所述内栅绝缘层之间的高k介电层，
其中，所述高k介电层具有均匀的厚度；并且
其中，所述高k介电层围绕所述内电极。
6.根据权利要求5所述的半导体器件，其中，所述内栅绝缘层的所述第一部分包括接触所述源/漏图案的第一侧表面，
其中，所述高k介电层包括接触所述第一部分的第二侧表面，
其中，所述内电极包括接触所述高k介电层的第三侧表面，并且
其中，所述第一侧表面、所述第二侧表面和所述第三侧表面均包括凹入部分。
7.根据权利要求6所述的半导体器件，其中，所述第一侧表面和所述第二侧表面之间的距离是基本均匀的。
8.根据权利要求6所述的半导体器件，其中，所述第一侧表面、所述第二侧表面和所述第三侧表面均包括波浪形轮廓。
9.根据权利要求1所述的半导体器件，其中，所述外栅绝缘层包括：
在所述外电极和栅间隔物之间的第三部分；以及
在所述外电极和所述多个半导体图案中的所述最上面的半导体图案之间的第四部分，并且
其中，所述第三部分的第三厚度基本上等于所述第四部分的第四厚度。
10.一种半导体器件，包括：
衬底，包括有源图案；
所述有源图案上的沟道图案，所述沟道图案包括彼此竖直地间隔开的多个半导体图案；
源/漏图案，连接到所述多个半导体图案，所述源/漏图案设置在n型金属氧化物半导体场效应晶体管NMOSFET区中并包括n型杂质；
栅电极，包括：
所述多个半导体图案中的相邻半导体图案之间的多个内电极，以及
所述多个半导体图案中的最上面的半导体图案上的外电极；以及
栅绝缘层，包括：
多个内栅绝缘层，与所述多个内电极相邻；以及
外栅绝缘层，与所述外电极相邻，
其中，所述源/漏图案包括：
第一层，接触所述多个半导体图案，以及
所述第一层上的第二层，
其中，所述第一层包括硅-锗SiGe或硅-锗-碳SiGeC，并且
其中，所述第一层包括：
至少一个侧表面，朝向所述多个内栅绝缘层中的至少一个突出，以及
凹入侧表面，接触所述多个半导体图案中的第一半导体图案。
11.根据权利要求10所述的半导体器件，其中，所述第一层的所述至少一个侧表面包括波浪形轮廓。
12.根据权利要求10所述的半导体器件，其中，所述第一层的平均厚度小于所述第二层的平均厚度。
13.根据权利要求10所述的半导体器件，其中，所述第一层的锗浓度高于所述半导体图案的锗浓度。
14.根据权利要求10所述的半导体器件，其中，所述第一层的锗浓度在约5at％至约15at％的范围内。
15.根据权利要求10所述的半导体器件，其中，所述多个内栅绝缘层中的每一个包括：
在所述多个内电极中的相应内电极和所述源/漏图案之间的第一部分；以及
在所述多个内电极中的相应内电极和所述多个半导体图案中的相应半导体图案之间的第二部分，并且
其中，所述第一部分的厚度大于所述第二部分的厚度。
16.根据权利要求15所述的半导体器件，其中，所述第一部分的厚度是所述第二部分的厚度的约1.3倍至约3.0倍。
17.一种制造半导体器件的方法，包括：
在衬底上形成堆叠图案，所述堆叠图案包括彼此交替堆叠的有源层和牺牲层，其中，所述有源层包括多个半导体图案；
在所述堆叠图案上形成牺牲图案，所述牺牲图案在第一方向上延伸；
通过使用所述牺牲图案作为掩模蚀刻所述堆叠图案来在所述堆叠图案中形成凹陷，使得所述多个半导体图案被所述凹陷暴露；
在所述凹陷中形成源/漏图案；
通过去除所述牺牲图案和所述牺牲层来暴露所述多个半导体图案；
在暴露的所述多个半导体图案上形成栅绝缘层；以及
在所述栅绝缘层上形成栅电极，
其中，形成所述源/漏图案包括：
通过执行第一选择性外延生长工艺来在所述凹陷的内表面上形成第一层；以及
通过执行第二选择性外延生长工艺来在所述第一层上形成第二层，
其中，所述栅绝缘层包括：
内栅绝缘层，与所述栅电极的内电极相邻，以及
外栅绝缘层，与所述栅电极的外电极相邻，
其中，所述内栅绝缘层包括：
在所述内电极和所述第一层之间的第一部分；以及
在所述内电极和所述多个半导体图案之间的第二部分，并且其中，所述第一部分的第一厚度大于所述第二部分的第二厚度。
18.根据权利要求17所述的方法，其中，所述第一厚度是所述第二厚度的约1.3倍至约3.0倍。
19.根据权利要求17所述的方法，其中，所述第一层包括硅-锗SiGe、或硅-锗-碳SiGeC，并且
其中，所述第一层的锗浓度在约5at％至约15at％的范围内。
20.根据权利要求17所述的方法，其中，所述第一层的锗浓度高于所述多个半导体图案的锗浓度，并且
其中，所述第一部分的生长速率高于所述第二部分的生长速率。
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