TW202412303A - 半導體元件 - Google Patents

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白尙沅
朴範璡
姜明吉
金洞院
庾烋旻
趙南奎
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體元件，包含：基底，包含主動圖案；通道圖案，位於主動圖案上，通道圖案包含彼此間隔開的多個半導體圖案；源極/汲極圖案，連接至多個半導體圖案；閘極電極，包含：內部電極，位於多個半導體圖案中的第一半導體圖案與多個半導體圖案中的第二半導體圖案之間，第一半導體圖案與第二半導體圖案彼此鄰近，以及外部電極，位於多個半導體圖案中的最上部半導體圖案上。

Description

半導體裝置及其製造方法
[相關申請案的交叉參考]
本申請案是基於2022年9月2日在韓國智慧財產局申請的韓國專利申請案第10-2022-0111661號，且主張所述申請案的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露的示例實施例是關於一種半導體元件及其製造方法，且特定言之，是關於一種包含場效電晶體（field effect transistor；FET）的半導體元件及其製造方法。
半導體元件可包含積體電路，所述積體電路由金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistors；MOSFET）構成。為滿足對具有較小圖案大小及簡約設計規則的半導體元件的逐漸增加的需求，可大幅度將MOSFET按比例縮小。MOS-FET的按比例縮小可使得半導體元件的操作屬性劣化。正在進行多種研究以克服與半導體元件的按比例縮小相關聯的技術限制及實現具有高效能的半導體元件。
在先前技術中，可鄰近於源極/汲極圖案的內部間隔件可形成於n型MOSFET（NMOSFET）區上。由於內部間隔件由氮化矽（例如，SiN）層形成，因此內部間隔件的區中可能存在各種問題（例如，介面陷阱、邊界陷阱以及固定電荷問題）。歸因於短通道效應，半導體元件的電特性及可靠性特性可劣化。
此背景技術部分中所揭露的資訊在達成本申請案的實施例的過程之前或期間已被本發明人知曉或得出，或為在達成實施例的過程中所獲取的技術資訊。因此，所述資訊可含有未形成已由公眾知曉的先前技術的資訊。
提供具有改良的可靠性特性及電特性的半導體元件及其製造方法。
額外態樣將部分地闡述於以下描述中且部分地將自描述中顯而易見，或可藉由實踐所呈現的實施例來獲悉。
根據示例實施例的態樣，一種半導體元件可包含：基底，包含主動圖案；通道圖案，位於主動圖案上，通道圖案包含彼此間隔開的多個半導體圖案；源極/汲極圖案，連接至多個半導體圖案；閘極電極，包含：內部電極，位於多個半導體圖案中的第一半導體圖案與多個半導體圖案中的第二半導體圖案之間，第一半導體圖案與第二半導體圖案彼此鄰近，以及外部電極，位於多個半導體圖案中的最上部半導體圖案上；以及閘極絕緣層，包含內部閘極絕緣層，鄰近於內部電極；以及外部閘極絕緣層，鄰接於外部電極，其中內部閘極絕緣層包含：第一部分，位於內部電極與源極/汲極圖案之間；以及第二部分，位於內部電極與第一半導體圖案之間，且其中第一部分的第一厚度為第二部分的第二厚度的約1.3倍至約3.0倍。
根據示例實施例的態樣，一種半導體元件可包含：基底，包含主動圖案；通道圖案，位於主動圖案上，通道圖案包含彼此豎直地間隔開的多個半導體圖案；源極/汲極圖案，連接至多個半導體圖案，源極/汲極圖案設置於n型金屬氧化物半導體場效電晶體（NMOSFET）區中且包含n型雜質，閘極電極，包含：多個內部電極，位於多個半導體圖案的鄰近半導體圖案之間，以及外部電極，位於多個半導體圖案中的最上部半導體圖案上；閘極絕緣層，包含：多個內部閘極絕緣層，鄰近於多個內部電極；以及外部閘極絕緣層，鄰近於外部電極，其中源極/汲極圖案包含接觸多個半導體圖案的第一層及位於第一層上的第二層，其中第一層包含矽-鍺（SiGe）或矽-鍺-碳（SiGeC），以及其中至少一個側表面朝向多個內部閘極絕緣層中的至少一者突出且凹入側表面接觸多個半導體圖案的第一半導體圖案。
根據示例實施例的態樣，一種製造半導體元件的方法可包含：在基底上形成堆疊圖案，堆疊圖案包含交替地堆疊於彼此上的主動層及犧牲層，其中主動層包括多個半導體圖案；在堆疊圖案上形成犧牲圖案，犧牲圖案在第一方向上延伸，藉由使用犧牲圖案作為遮罩蝕刻堆疊圖案而在堆疊圖案中形成凹槽，使得多個半導體圖案由凹槽暴露；在凹槽中形成源極/汲極圖案；藉由移除犧牲圖案及犧牲層暴露多個半導體圖案；在所暴露的多個半導體圖案上形成閘極絕緣層；以及在閘極絕緣層上形成閘極電極，其中藉由執行第一選擇性磊晶生長製程在凹槽的內部表面上形成第一層；藉由執行第二選擇性磊晶生長製程在第一層上形成第二層；其中閘極絕緣層包含鄰近於閘極電極的內部電極的內部閘極絕緣層及鄰近於閘極電極的外部電極的外部閘極絕緣層，其中內部閘極絕緣層包含在內部電極與第一層之間的第一部分以及在內部電極與多個半導體圖案之間的第二部分，以及其中第一部分的第一厚度大於第二部分的第二厚度。
在下文中，將參考隨附圖式詳細地描述本揭露的示例實施例。在圖式中針對相同組件使用相同附圖標號，且將省略對所述組件的冗餘描述。本文中所描述的實施例為示例實施例，且因此，本揭露不限於此且可以各種其他形式實現。
如本文所使用，諸如「…中的至少一者」的表述在位於元件清單之前時修飾整個元件清單，而並不修飾清單中的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為僅包含a、僅包含b、僅包含c、包含a及b兩者、包含a及c兩者、包含b及c兩者，或包含a、b以及c中的所有者。
圖1、圖2以及圖3為示出根據實施例的半導體元件中的邏輯單元的圖。
參考圖1，可設置單一高度單元SHC。第一電力線M1_R1及第二電力線M1_R2可設置於基底100上。第一電力線M1_R1可為導電路徑，將源電壓VSS（例如接地電壓）提供至所述導電路徑。第二電力線M1_R2可為導電路徑，將汲極電壓（VDD）（例如，電源電壓）提供至所述導電路徑。
單一高度單元SHC可界定於第一電力線M1_R1與第二電力線M1_R2之間。單一高度單元SHC可包含一個第一主動區AR1及一個第二主動區AR2。第一主動區AR1及第二主動區AR2中的一者可為p型金屬氧化物半導體（PMOS）場效電晶體（FET）（PMOSFET）區，且另一者可為n型MOSFET（NMOSFET）區。換言之，單一高度單元SHC可具有設置於第一電力線M1_R1與第二電力線M1_R2之間的互補MOS（complimentary MOS；CMOS）結構。舉例而言，第一主動區AR1可為NMOSFET區，且第二主動區AR2可為PMOSFET區。
第一主動區AR1及第二主動區AR2中的各者可在第一方向D1上具有第一寬度W1。單一高度單元SHC在第一方向D1上的長度可定義為第一高度HE1。第一高度HE1可實質上等於第一電力線M1_R1與第二電力線M1_R2之間的距離（例如，間距）。
單一高度單元SHC可構成單一邏輯單元。在本揭露中，邏輯單元可指代邏輯元件（例如，AND、OR、XOR、XNOR、反相器等），所述邏輯單元可組態以執行特定功能。換言之，邏輯單元可包含構成邏輯元件的電晶體及將電晶體彼此連接的互連線。
參考圖2，可提供雙高度單元DHC。第一電力線M1_R1、第二電力線M1_R2以及第三電力線M1_R3可設置於基底100上。第一電力線M1_R1可安置於第二電力線M1_R2與第三電力線M1_R3之間。第三電力線M1_R3可為導電路徑，將源電壓（VSS）提供至所述導電路徑。
雙高度單元DHC可界定於第二電力線M1_R2與第三電力線M1_R3之間。雙高度單元DHC可包含一對第一主動區AR1及一對第二主動區AR2。
第二主動區AR2中的一者可鄰近於第二電力線M1_R2，且第二主動區AR2中的一者可鄰近於第三電力線M1_R3。一對第一主動區AR1可鄰近於第一電力線M1_R1。當以平面視圖查看時，第一電力線M1_R1可安置於一對第一主動區AR1之間。
雙高度單元DHC在第一方向D1上的長度可定義為第二高度HE2。第二高度HE2可為圖1的第一高度HE1的約兩倍。雙高度單元DHC的一對第一主動區AR1可組合以充當單一主動區。
在實施例中，圖2中所示的雙高度單元DHC可定義為多高度單元。多高度單元可包含三高度單元，其單元高度為單一高度單元SHC的單元高度的約三倍。
參考圖3，第一單高度單元SHC1、第二單高度單元SHC2以及雙高度單元DHC可二維配置於基底100上。第一單高度單元SHC1可安置於第一電力線M1_R1與第二電力線M1_R2之間。第二單高度單元SHC2可安置於第一電力線M1_R1與第三電力線M1_R3之間。第二單高度單元SHC2可在第一方向D1上鄰近於第一單高度單元SHC1。
雙高度單元DHC可安置於第二電力線M1_R2與第三電力線M1_R3之間。雙高度單元DHC可在第二方向D2上鄰近於第一單高度單元SHC1及第二單高度單元SHC2。
分割結構DB可設置於第一單高度單元SHC1與雙高度單元DHC之間以及第二單高度單元SHC2與雙高度單元DHC之間。雙高度單元DHC的主動區可藉由分割結構DB而與第一單高度單元SHC1及第二單高度單元SHC2中的各者的主動區電分離。
圖4為示出根據實施例的半導體元件的圖。圖5A、圖5B、圖5C以及圖5D為根據實施例的分別沿著圖4的線A-A'、線B-B'、線C-C'以及線D-D'截取的橫截面視圖。圖6為示出根據實施例的圖5A的部分『M』的圖。圖4以及圖5A至圖5D的半導體元件可為圖1的單高度單元SHC的實例。
參考圖4以及圖5A至圖5D，單高度單元SHC可設置於基底100上。構成邏輯電路的邏輯電晶體可安置於單高度單元SHC上。基底100可為由矽、鍺、矽鍺、合成半導體材料或類似者形成或包含矽、鍺、矽鍺、合成半導體材料或類似者的半導體基底。在實施例中，基底100可為矽晶圓。
基底100可包含第一主動區AR1及第二主動區AR2。第一主動區AR1及第二主動區AR2中的各者可在第二方向D2上延伸。在實施例中，第一主動區AR1可為NMOSFET區，且第二主動區AR2可為PMOSFET區。
第一主動圖案AP1及第二主動圖案AP2可由溝渠TR界定，所述溝渠可形成於基底100的上部部分中。第一主動圖案AP1可設置於第一主動區AR1上，且第二主動圖案AP2可設置於第二主動區AR2上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2中的各者可為基底100的豎直突出部分。
元件隔離層ST可設置於基底100上。元件隔離層ST可填充溝渠TR。元件隔離層ST可包含氧化矽層。元件隔離層ST可不覆蓋待在下文描述的第一通道圖案CH1及第二通道圖案CH2。
第一通道圖案CH1可設置於第一主動圖案AP1上。第二通道圖案CH2可設置於第二主動圖案AP2上。第一通道圖案CH1及第二通道圖案CH2中的各者可包含可依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可在豎直方向（亦即，第三方向D3）上彼此間隔開。
第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者。舉例而言，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者可由結晶矽形成或包含結晶矽。在實施例中，第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可為奈米片堆疊。
多個第一源極/汲極圖案SD1可設置於第一主動圖案AP1上。多個第一凹槽RS1可形成於第一主動圖案AP1的上部部分中。第一源極/汲極圖案SD1可分別設置於第一凹槽RS1中。第一源極/汲極圖案SD1可為第一導電型（例如，n型）的雜質區。第一通道圖案CH1可插入於各對第一源極/汲極圖案SD1之間。換言之，各對第一源極/汲極圖案SD1可藉由堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3彼此連接。
多個第二源極/汲極圖案SD2可設置於第二主動圖案AP2上。多個第二凹槽RS2可形成於第二主動圖案AP2的上部部分中。第二源極/汲極圖案SD2可分別設置於第二凹槽RS2中。第二源極/汲極圖案SD2可為第二導電型（例如，p型）的雜質區。第二通道圖案CH2可插入於各對第二源極/汲極圖案SD2之間。換言之，各對第二源極/汲極圖案SD2可藉由堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3連接。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為磊晶圖案，所述磊晶圖案藉由選擇性磊晶成長（selective epitaxial growth；SEG）製程形成。在實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的各者可具有高於第三半導體圖案SP3的頂部表面的頂部表面。在實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的至少一者的頂部表面可定位於與第三半導體圖案SP3的頂部表面實質上相同的層級處。
在實施例中，第一源極/汲極圖案SD1可由與基底100相同的半導體材料（例如，Si）形成或包含所述半導體材料。第二源極/汲極圖案SD2可包含晶格常數大於基底100的半導體材料（例如，Si）的半導體材料（例如，SiGe）。在此情況下，一對第二源極/汲極圖案SD2可對其間的第二通道圖案CH2施加壓縮應力。
第一源極/汲極圖案SD1中的各者可包含第一層L1及第一層L1上的第二層L2。在下文中，將參考圖5A更詳細地描述第一源極/汲極圖案SD1在第二方向D2上的截面形狀。
第一層L1可覆蓋第一凹槽RS1的內部表面。在實施例中，第一層L1的厚度可在向上方向上減小。舉例而言，在第一凹槽RS1的底部層級處在第三方向D3上量測的第一層L1之厚度可大於在第一凹槽RS1的上部層級處在第二方向D2上量測的第一層L1的厚度。在實施例中，第一層L1的厚度可為均一的，而不管高度。第一層L1可具有對應於第一凹槽RS1的輪廓的U形輪廓。
第一層L1的側表面可具有不均一或壓花形狀。換言之，第一層L1的側表面可具有波浪輪廓。第一層L1的側表面可朝向將在下文描述的閘極電極GE的各別內部電極IGE1至內部電極IGE3突出，且因此可具有波浪輪廓。第一層L1的側表面可包含可朝向待下文描述的內部閘極絕緣層IIL突出的側表面及接觸待下文描述的多個半導體圖案SP1至半導體圖案SP3的凹入側表面。
第二層L2可填充第一凹槽RS1的剩餘部分。在實施例中，第一層L1的平均厚度可小於第二層L2的平均厚度。第二層L2的體積可大於第一層L1的體積。換言之，第二層L2的體積與第一源極/汲極圖案SD1的總體積的比可大於第一層L1的體積與第一源極/汲極圖案SD1的總體積的比。
第一層L1可由矽-鍺（SiGe）、矽-鍺-碳（SiGeC）中的至少一者及其組合形成或包含矽-鍺（SiGe）、矽-鍺-碳（SiGeC）中的至少一者及其組合。第一層L1的鍺濃度可在約5原子%（原子百分比）至約15原子%的範圍內。第一源極/汲極圖案SD1可設置於NMOSFET區上，且第一層L1可由矽-鍺或矽-鍺-碳形成或包含矽-鍺或矽-鍺-碳。第二層L2可由與基底100相同的半導體元件（例如，Si）形成或包含所述半導體元件。
第一層L1及第二層L2中的各者可包含雜質（例如，磷或砷），使得第一源極/汲極圖案SD1具有n型雜質。第一層L1及第二層L2中的各者中的雜質濃度可在約1.0×10 17原子/立方公分至約5.0×10 22原子/立方公分的範圍內。第一層L1的鍺濃度可高於第二層L2的鍺濃度。另外，第一層L1的鍺濃度可高於半導體圖案SP1至半導體圖案SP3的鍺濃度。
在實施例中，第一層L1可用以控制閘極絕緣層GI的沈積速率。閘極絕緣層GI可以高沈積速率沈積於內部電極IGE1至內部電極IGE3的側表面上。內部電極IGE1至內部電極IGE3的側表面上的閘極絕緣層GI的厚度可大於內部電極IGE1至內部電極IGE3的頂部表面及底部表面上的閘極絕緣層GI的厚度。根據本揭露的實施例，內部電極IGE1至內部電極IGE3的側表面上的閘極絕緣層GI可形成為具有相對較大厚度，且在此情況下，可改良半導體元件的電特性。
在實施例中，第二源極/汲極圖案SD2可具有不均一或壓花表面。換言之，第二源極/汲極圖案SD2的側表面可具有波浪輪廓。第二源極/汲極圖案SD2的側表面可朝向待下文描述的閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3突出。
閘極電極GE可設置於第一通道圖案CH1及第二通道圖案CH2上。閘極電極GE中的各者可在第一方向D1上延伸以與第一通道圖案CH1及第二通道圖案CH2交叉。閘極電極GE中的各者可與第一通道圖案CH1及第二通道圖案CH2豎直地交疊。閘極電極GE可在第二方向D2上以第一間距配置。
閘極電極GE可包含插入於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間的第一部分PO1、插入於第一半導體圖案SP1與第二半導體圖案SP2之間的第二部分PO2、插入於第二半導體圖案SP2與第三半導體圖案SP3之間的第三部分PO3以及第三半導體圖案SP3上的第四部分PO4。
參考圖5D，閘極電極GE可設置於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的頂部表面TS、底部表面BS以及相對側表面SW上。亦即，根據實施例的電晶體可為三維場效電晶體（例如，多橋接通道FET（multi-bridge-channel FET；MBCFET）或環繞式閘極（gate-all-around；GAAFET）），其中閘極電極GE三維地包圍通道圖案。
在第一主動區AR1上，內部間隔件可不形成於閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3與第一源極/汲極圖案SD1之間。代替形成內部間隔件，可厚厚地形成閘極絕緣層GI。閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3中的各者與第一源極/汲極圖案SD1可利用其間插入的閘極絕緣層GI而間隔開。閘極絕緣層GI可防止來自閘極電極GE的漏電流。將參考圖6更詳細地描述根據本揭露的實施例的閘極絕緣層GI。
返回參考4以及圖5A至圖5D，一對閘極間隔件GS可分別安置於閘極電極GE的第四部分PO4的相對側表面上。閘極間隔件GS可沿著閘極電極GE且在第一方向D1上延伸。閘極間隔件GS的頂部表面可高於閘極電極GE的頂部表面。閘極間隔件GS的頂部表面可與將在下文描述的第一層間絕緣層110的頂部表面共面。在實施例中，閘極間隔件GS可由SiCN、SiCON或SiN中的至少一者形成或包含SiCN、SiCON或SiN中的至少一者。在實施例中，閘極間隔件GS可為多層結構，其可由至少兩種不同材料形成或包含至少兩種不同材料，所述材料包含SiCN、SiCON以及SiN中的至少一者。
返回參考4以及圖5A至圖5D，閘極覆蓋圖案GP可設置於閘極電極GE上。閘極覆蓋圖案GP可沿著閘極電極GE或在第一方向D1上延伸。閘極覆蓋圖案GP可由相對於將在下文描述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料形成或包含所述材料。閘極覆蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或包含SiON、SiCN、SiCON或SiN中的至少一者。
閘極絕緣層GI可插入於閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間。閘極絕緣層GI可覆蓋第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者的頂部表面TS、底部表面BS以及相對側表面SW。閘極絕緣層GI可覆蓋在閘極電極GE下方的元件隔離層ST的頂部表面。
在實施例中，閘極絕緣層GI可包含氧化矽層或氮氧化矽層。參考圖6，高介電常數介電層HK可插入於閘極電極GE與閘極絕緣層GI之間。均一厚度的高介電常數介電層HK可圍封閘極電極GE的內部電極IGE1至內部電極IGE3。舉例而言，閘極絕緣層GI可具有堆疊於高介電常數介電層HK上的結構。
圖6的高介電常數介電層HK可由高介電常數介電材料形成或包含高介電常數介電材料，所述高介電常數介電材料的介電常數高於氧化矽的介電常數。舉例而言，高介電常數介電材料可包含以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭以及鈮酸鉛鋅。
在實施例中，閘極絕緣層GI可具有其中氧化矽層及高介電常數介電層堆疊的結構。在實施例中，半導體元件可包含使用負電容器的負電容（negative capacitance；NC）FET。舉例而言，閘極絕緣層GI可包含展現鐵電屬性的鐵電層及展現順電屬性的順電層。
鐵電層可具有負電容，且順電層可具有正電容。在兩個或大於兩個電容器串聯連接且各電容器具有正電容的情況下，總電容可減小至小於電容器中的各者的電容的值。相比之下，在串連連接的電容器中的至少一者具有負電容的情況下，串聯連接的電容器的總電容可具有正值且可大於各電容的絕對值。
在具有負電容的鐵電層及具有正電容的順電層串聯連接的情況下，串聯連接的鐵電層及順電層的總電容可增加。歸因於總電容的此增加，包含鐵電層的電晶體在室溫下可具有可小於約60毫伏/十倍程（mV/decade）的亞臨限值擺動（subthreshold swing；SS）。
鐵電層可具有鐵電屬性。鐵電層可由以下中的至少一者形成或包含以下中的至少一者：例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦。氧化鉿鋯可為摻雜有鋯（Zr）的氧化鉿。替代地，氧化鉿鋯可為由鉿（Hf）、鋯（Zr）及/或氧（O）構成的化合物。
鐵電層可更包含摻雜劑。舉例而言，摻雜劑可包含以下中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）以及錫（Sn）。鐵電材料層中的摻雜劑的種類可視鐵電材料層中所包含的鐵電材料而變化。
在鐵電層包含氧化鉿的情況下，鐵電層中的摻雜劑可包含以下中的至少一者，例如，釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）以及釔（Y）。
在摻雜劑為鋁（Al）的情況下，鐵電層中的鋁含量可在約3原子%至約8原子%的範圍內。摻雜劑（例如，鋁原子）的含量可為鋁原子的數目與鉿原子及鋁原子的數目的比。
在摻雜劑為矽（Si）的情況下，鐵電層中的矽含量可在約2原子%至約10原子%的範圍內。在摻雜劑為釔（Y）的情況下，鐵電層中的釔含量可在約2原子%至約10原子%的範圍內。在摻雜劑為釓（Gd）的情況下，鐵電層中的釓含量可在約1原子%至約7原子%的範圍內。在摻雜劑為鋯（Zr）的情況下，鐵電層中的鋯含量可在約50原子%至約80原子%的範圍內。
順電層可具有順電屬性。順電層可由例如氧化矽及高介電常數金屬氧化物中的至少一者形成或包含例如氧化矽及高介電常數金屬氧化物中的至少一者。可用作順電層的金屬氧化物可包含例如氧化鉿、氧化鋯以及氧化鋁中的至少一者，但本揭露不限於這些實例。
鐵電層及順電層可由相同材料形成或包含相同材料。鐵電層可具有鐵電屬性，但順電層可不具有鐵電屬性。舉例而言，在鐵電層及順電層含有氧化鉿的情況下，鐵電層中的氧化鉿的晶體結構可不同於順電層中的氧化鉿的晶體結構。
鐵電層可在其厚度在特定範圍內時展現鐵電屬性。在實施例中，鐵電層可具有在約0.5奈米至約10奈米範圍內的厚度，但本揭露不限於此。由於與鐵電屬性的出現相關聯的臨界厚度取決於鐵電材料的種類而變化，因此鐵電層的厚度可取決於鐵電材料的種類而改變。
作為實例，閘極絕緣層GI可包含單個鐵電層。作為另一實例，閘極絕緣層GI可包含彼此間隔開的多個鐵電層。閘極絕緣層GI可具有多層結構，其中多個鐵電層及多個順電層交替地堆疊。
返回參考圖4以及圖5A至圖5D，閘極電極GE可包含第一金屬圖案及第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極絕緣層GI上且可鄰近於第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3。第一金屬圖案可包含功函數金屬，其可用於調整電晶體的臨限電壓。藉由調整第一金屬圖案的厚度及組成，可實現具有所需臨限電壓的電晶體。舉例而言，閘極電極GE的第一部分PO1、第二部分PO2以及第三部分PO3可由第一金屬圖案或功函數金屬組成。
第一金屬圖案可包含金屬氮化物層。舉例而言，第一金屬圖案可包含由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）以及氮（N）的至少一種金屬材料構成的層。在實施例中，第一金屬圖案可更包含碳（C）。第一金屬圖案可包含可堆疊的多個功函數金屬層。
第二金屬圖案可由電阻低於第一金屬圖案的金屬材料形成或包含所述金屬材料。舉例而言，第二金屬圖案可由至少一種金屬材料形成或包含所述金屬材料，所述金屬材料可包含鎢（W）、鋁（Al）、鈦（Ti）以及鉭（Ta）。閘極電極GE的第四部分PO4可包含第一金屬圖案及第一金屬圖案上的第二金屬圖案。
第一層間絕緣層110可設置於基底100上。第一層間絕緣層110可覆蓋閘極間隔件GS及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110可具有與閘極覆蓋圖案GP的頂部表面及閘極間隔件GS的頂部表面實質上共面的頂部表面。第二層間絕緣層120可形成於第一層間絕緣層110上以覆蓋閘極覆蓋圖案GP。第三層間絕緣層130可設置於第二層間絕緣層120上。第四層間絕緣層140可設置於第三層間絕緣層130上。在實施例中，第一層間絕緣層110至第四層間絕緣層140中的至少一者可包含氧化矽層。
單高度單元SHC可具有可在第二方向D2上彼此相對的第一邊界BD1及第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。單高度單元SHC可具有在第一方向D1上彼此相對的第三邊界BD3及第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。
可在第二方向D2上彼此相對的一對分割結構DB可設置於單高度單元SHC的兩側處。舉例而言，一對分割結構DB可分別設置於單高度單元SHC的第一邊界BD1及第二邊界BD2上。分割結構DB可在第一方向D1上延伸以平行於閘極電極GE。分割結構DB與鄰近於其的閘極電極GE之間的間距可等於第一間距。
分割結構DB可穿透第一層間絕緣層110及第二層間絕緣層120且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分割結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的各者的上部部分。分割結構DB可將單高度單元SHC中的各者的主動區與相鄰單元的主動區電分離。
主動觸點AC可穿透第一層間絕緣層110及第二層間絕緣層120且可分別電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。一對主動觸點AC可分別設置於閘極電極GE的兩側處。當以平面視圖查看時，主動觸點AC可為在第一方向D1上延伸的條形圖案。
主動觸點AC可為自對準觸點。舉例而言，主動觸點AC可使用閘極覆蓋圖案GP及閘極間隔件GS藉由自對準製程形成。舉例而言，主動觸點AC可覆蓋閘極間隔件GS的側表面的至少一部分。主動觸點AC可覆蓋閘極覆蓋圖案GP的頂部表面的部分。
金屬-半導體化合物層SC（例如矽化物層）可分別插入於主動觸點AC與第一源極/汲極圖案SD1之間以及主動觸點AC與第二源極/汲極圖案SD2之間。主動觸點AC可經由金屬-半導體化合物層SC電連接至源極/汲極圖案SD1或源極/汲極圖案SD2。舉例而言，金屬-半導體化合物層SC可由矽化鈦、矽化鉭、矽化鎢、矽化鎳以及矽化鈷中的至少一者形成或包含其中的至少一者。
閘極觸點GC可穿透第二層間絕緣層120及閘極覆蓋圖案GP，且可分別電連接至閘極電極GE。當以平面視圖查看時，閘極觸點GC可安置成分別與第一主動區AR1及第二主動區AR2交疊。作為實例，閘極觸點GC可設置於第二主動圖案AP2上（例如，參見圖5B）。
在實施例中，參考圖5B，鄰近於閘極觸點GC的主動觸點AC的上部部分可填充有上部絕緣圖案UIP。上部絕緣圖案UIP的底部表面可低於閘極觸點GC的底部表面。換言之，由於鄰近於閘極觸點GC的主動觸點AC的上部部分填充有上部絕緣圖案UIP，因此鄰近於閘極觸點GC的主動觸點AC的頂部表面可位於低於閘極觸點GC的底部表面的層級的層級處。因此，可避免彼此鄰近的閘極觸點GC及主動觸點AC彼此接觸，且從而防止其間出現短路問題。
主動觸點AC及閘極觸點GC中的各者可包含導電圖案FM及圍封導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可由包含鋁、銅、鎢、鉬以及鈷的至少一種金屬材料形成或包含所述金屬材料。障壁圖案BM可覆蓋導電圖案FM的側表面及底部表面。在實施例中，障壁圖案BM可包含金屬層及金屬氮化物層。金屬層可由鈦、鉭、鎢、鎳、鈷以及鉑中的至少一者形成或包含鈦、鉭、鎢、鎳、鈷以及鉑中的至少一者。金屬氮化物層可由以下中的至少一者形成或包含以下中的至少一者：氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）以及氮化鉑（PtN）。 第一金屬層M1可設置於第三層間絕緣層130中。舉例而言，第一金屬層M1可包含第一電力線M1_R1、第二電力線M1_R2以及第一互連線M1_I。第一金屬層M1的互連線M1_R1、互連線M1_R2以及互連線M1_I中的各者可在第二方向D2上延伸且彼此平行。
第一電力線M1_R1及第二電力線M1_R2可分別設置於單高度單元SHC的第三邊界BD3及第四邊界BD4上。第一電力線M1_R1可沿著第三邊界BD3且在第二方向D2上延伸。第二電力線M1_R2可沿著第四邊界BD4且在第二方向D2上延伸。
第一金屬層M1的第一互連線M1_I可安置於第一電力線M1_R1與第二電力線M1_R2之間。第一金屬層M1的第一互連線M1_I可在第一方向D1上以第二間距配置。第二間距可小於第一間距。第一互連線M1_I中的各者的線寬可小於第一電力線M1_R1及第二電力線M1_R2中的各者的線寬。
第一金屬層M1可更包含第一通孔VI1。第一通孔VI1可分別安置於第一金屬層M1的互連線M1_R1、互連線M1_R2以及互連線M1_I下方。主動觸點AC及第一金屬層M1的互連線可經由第一通孔VI1電連接。閘極觸點GC及第一金屬層M1的互連線可經由第一通孔VI1電連接。
第一金屬層M1的互連線及其下的第一通孔VI1可藉由單獨製程形成。舉例而言，第一金屬層M1的互連線及第一通孔VI1可獨立地由各別單金屬鑲嵌製程形成。根據實施例的半導體元件可使用低於20奈米製程製造。
第二金屬層M2可設置於第四層間絕緣層140中。第二金屬層M2可包含多個第二互連線M2_I。第二金屬層M2的第二互連線M2_I中的各者可為在第一方向D1上延伸的線形或條形圖案。換言之，第二互連線M2_I可在第一方向D1上延伸且可彼此平行。
第二金屬層M2可更包含第二通孔VI2，分別設置於第二互連線M2_I下方。第一金屬層M1及第二金屬層M2的互連線可經由第二通孔VI2彼此電連接。第二金屬層M2的互連線及其下的第二通孔VI2可藉由雙金屬鑲嵌製程一起形成。
第一金屬層M1的互連線可由與第二金屬層M2的導電材料相同或不同的導電材料形成或包含所述導電材料。舉例而言，第一金屬層M1及第二金屬層M2的互連線可由包含鋁、銅、鎢、釕、鉬以及鈷的至少一種金屬材料形成或包含所述金屬材料。多個金屬層（例如，除金屬層M1及金屬層M2之外）可另外堆疊於第四層間絕緣層140上。堆疊金屬層中的各者可包含互連線，所述互連線用作單元之間的選路路徑。
圖6示出了示出圖5A的部分『M』的放大截面視圖。將參考圖6更詳細地描述閘極電極GE、高介電常數介電層HK以及閘極絕緣層GI。閘極電極GE可包含第一內部電極IGE1、第二內部電極IGE2、第三內部電極IGE3以及外部電極OGE。第一內部電極IGE1至第三內部電極IGE3可分別對應於參考圖5A所描述的閘極電極GE中的第一部分PO1至第三部分PO3。外部電極OGE可對應於圖5A的閘極電極GE中的第四部分PO4。
閘極絕緣層GI可包含氧化矽層、氮氧化矽層或其組合。閘極絕緣層GI可包含在第一內部電極IGE1至第三內部電極IGE3上的內部閘極絕緣層IIL以及在外部電極OGE上的外部閘極絕緣層OIL。外部閘極絕緣層OIL可設置於外部電極OGE上。換言之，外部閘極絕緣層OIL可設置於外部電極OGE的底部表面及側表面上，且可延伸至覆蓋外部電極OGE的頂部表面的（例如，圖5A的）閘極覆蓋圖案GP。
內部閘極絕緣層IIL可設置於第一內部電極IGE1至第三內部電極IGE3上。舉例而言，內部閘極絕緣層IIL可圍封第一內部電極IGE1至第三內部電極IGE3。返回參考圖6，內部閘極絕緣層IIL可包含可插入於第二內部電極IGE2與第一源極/汲極圖案SD1的第一層L1之間的第一部分P1，以及可插入於第二內部電極IGE2與鄰近其的半導體圖案SP1及半導體圖案SP2之間的第二部分P2。另外，可圍封第一內部電極IGE1及第三內部電極IGE3的內部閘極絕緣層IIL亦可包含第一部分P1及第二部分P2。
第一部分P1可設置於第二內部電極IGE2的側表面上，且第二部分P2可設置於第二內部電極IGE2的頂部表面及底部表面上。第一部分P1及第二部分P2中的各者可形成為具有均一厚度。下文中，第一部分P1的厚度將被稱為第一厚度TH1，且第二部分P2的厚度將被稱為第二厚度TH2。在實施例中，第一厚度TH1可在約8.0埃至約12.0埃的範圍內。第二厚度TH2可在約11.0埃至約16.0埃的範圍內。在實施例中，第一厚度TH1可大於第二厚度TH2。舉例而言，第一厚度TH1可為第二厚度TH2的約1.3倍至約3.0倍。
在第一部分P1的第一厚度TH1大於第二部分P2的第二厚度TH2的狀況下，可在NMOSFET區上使用內部閘極絕緣層IIL代替內部間隔件。因此，內部電極IGE1至內部電極IGE3與第一源極/汲極圖案SD1之間的距離可增加。亦即，可在無內部間隔件的情況下減小電容器/閘極漏電流。根據本揭露的實施例，藉由提供具有大值的第一厚度TH1的閘極絕緣層GI，可改良半導體元件的電特性及可靠性特性。
此外，根據本揭露的實施例，可省略形成凹口區的蝕刻製程及形成含SiN的內部間隔件的沈積製程。在此情況下，可防止在形成第一源極/汲極圖案SD1的製程中的第一源極/汲極圖案SD1的過度生長問題且從而可改良第一源極/汲極圖案SD1的均一性。另外，內部閘極絕緣層IIL的第一部分P1及第二部分P2可包含可經由生長製程形成的氧化矽層。因此，可防止電荷被捕獲在內部閘極絕緣層IIL與第一源極/汲極圖案SD1之間的介面處。亦可防止電荷被捕獲在半導體圖案SP1至半導體圖案SP3與內部閘極絕緣層IIL之間的介面處。亦即，根據本揭露的實施例，可在不執行額外製程的情況下形成內部閘極絕緣層IIL，且因此，可增加製造製程中的效率且可改良半導體元件的電特性及可靠性特性。
高介電常數介電層HK可插入於內部電極IGE1至內部電極IGE3與內部閘極絕緣層IIL之間。換言之，高介電常數介電層HK可設置於內部電極IGE1至內部電極IGE3上，且內部閘極絕緣層IIL可設置於高介電常數介電層HK上。高介電常數介電層HK可圍封內部電極IG1至內部電極IGE3。高介電常數介電層HK可形成為具有均一厚度。
返回參考6，第一部分P1可包含接觸第一源極/汲極圖案SD1的第一層L1的第一側表面。高介電常數介電層HK可包含接觸第一部分P1的第二側表面。第二內部電極IGE2可包含接觸高介電常數介電層HK的第三側表面。第一側表面至第三側表面中的各者可包含凹入部分。第一側表面至第三側表面中的各者可包含朝向第一層L1突出的突出部分。凹入部分可插入於突出部分之間且可具有朝向第二內部電極IGE2凹陷的凹入形狀。凹入部分及突出部分中的各者可具有彎曲形狀。換言之，第一側表面至第三側表面中的各者可具有波浪輪廓。
如上文所描述，第一部分P1及第二部分P2中的各者可形成為具有均一厚度，且高介電常數介電層HK可形成為具有均一厚度。因此，第一側表面與第二側表面之間的距離可為均一的，且第二側表面與第三側表面之間的距離可為均一的。第一側表面與第二側表面之間的距離可具有對應於第一厚度TH1的值。
外部閘極絕緣層OIL可包含可插入於外部電極OGE與閘極間隔件GS之間的第三部分P3，以及可插入於外部電極OGE與半導體圖案中的最上部者（例如，第三半導體圖案SP3）之間的第四部分P4。第三部分P3可設置於外部電極OGE的側表面上，且第四部分P4可設置於外部電極OGE的底部表面上。第三部分P3及第四部分P4中的各者可形成為具有實質上均一的厚度。第三部分P3可具有第三厚度TH3，且第四部分P4可具有第四厚度TH4。在實施例中，第三厚度TH3可實質上等於第四厚度TH4。
圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C以及圖12D為示出根據實施例的製造半導體元件的方法的橫截面視圖。圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A為對應於圖4的線A-A'的橫截面視圖。圖9B、圖10B、圖11B以及圖12B為對應於圖4的線B-B'的橫截面視圖。圖9C、圖10C、圖11C以及圖12C為對應於圖4的線C-C'的橫截面視圖。圖7B、圖8B、圖11D以及圖12D為對應於圖4的線D-D'的橫截面視圖。
參考圖7A及圖7B，可設置包含第一主動區AR1及第二主動區AR2的基底100。主動層ACL及犧牲層SAL可交替堆疊於基底100上。主動層ACL可由以下中的至少一者形成或包含以下中的至少一者：矽（Si）、鍺（Ge）以及矽鍺（SiGe）；且犧牲層SAL由以下中的另一者形成或包含以下中的另一者：矽（Si）、鍺（Ge）以及矽鍺（SiGe）。
犧牲層SAL可由相對於主動層ACL具有蝕刻選擇性的材料形成或包含所述材料。舉例而言，主動層ACL可由矽（Si）形成或包含矽（Si），且犧牲層SAL可由矽鍺（SiGe）形成或包含矽鍺（SiGe）。犧牲層SAL中的各者的鍺濃度可在約10原子%至約30原子%的範圍內。
遮罩圖案可分別形成於基底100的第一主動區AR1及第二主動區AR2上。遮罩圖案可為在第二方向D2上延伸的線形圖案或條形圖案。
可執行使用遮罩圖案作為蝕刻遮罩的圖案化製程以形成界定第一主動圖案AP1及第二主動圖案AP2的溝渠TR。第一主動圖案AP1可形成於第一主動區AR1上。第二主動圖案AP2可形成於第二主動區AR2上。
堆疊圖案STP可形成於第一主動圖案AP1及第二主動圖案AP2中的各者上。堆疊圖案STP可包含交替堆疊的主動層ACL及犧牲層SAL。在圖案化製程期間，堆疊圖案STP可連同第一主動圖案AP1及第二主動圖案AP2一起形成。
元件隔離層ST可形成以填充溝渠TR。絕緣層可形成於基底100上以覆蓋第一主動圖案AP1及第二主動圖案AP2以及堆疊圖案STP。元件隔離層ST可藉由使絕緣層凹陷以暴露堆疊圖案STP而形成。
元件隔離層ST可由絕緣材料中的至少一者（例如，氧化矽）形成或包含絕緣材料中的至少一者（例如，氧化矽）。堆疊圖案STP可置放於高於元件隔離層ST的層級處，且可暴露於元件隔離層ST外部。換言之，堆疊圖案STP可在元件隔離層ST上方豎直地突出。
參考圖8A及圖8B，犧牲圖案PP可形成於基底100上以與堆疊圖案STP交叉。犧牲圖案PP中的各者可為在第一方向D1上延伸的線形圖案或條形圖案。犧牲圖案PP可在第二方向D2上以第一間距配置。
詳言之，犧牲圖案PP的形成可包含在基底100上形成犧牲層，在犧牲層上形成硬遮罩圖案MP，以及使用硬遮罩圖案MP作為蝕刻遮罩圖案化犧牲層。犧牲層可由多晶矽形成或包含多晶矽。
一對閘極間隔件GS可形成於犧牲圖案PP中的各者的相對側表面上。閘極間隔件GS的形成可包含：在基底100上共形地形成閘極間隔件層；以及各向異性地蝕刻閘極間隔件層。在實施例中，閘極間隔件GS可為包含至少兩個層的多層結構。
參考圖9A至圖9C，第一凹槽RS1可形成於第一主動圖案AP1上的堆疊圖案STP中。第二凹槽RS2可形成於第二主動圖案AP2上的堆疊圖案STP中。在形成第一凹槽RS1及第二凹槽RS2期間，元件隔離層ST亦可在第一主動圖案AP1及第二主動圖案AP2中的各者的兩側處凹陷（例如，參看圖9C）。
第一凹槽RS1可使用硬遮罩圖案MP及閘極間隔件GS作為蝕刻遮罩，藉由蝕刻可形成於第一主動圖案AP1上的堆疊圖案STP來形成。第一凹槽可RS1可形成於一對犧牲圖案PP之間。可對由第一凹槽RS1暴露的犧牲層SAL執行選擇性蝕刻製程以在第一主動圖案AP1上形成凹口區IDE。歸因於凹口區IDE的存在，第一凹槽RS1的內部側表面可具有波浪輪廓。
可依序堆疊於第一凹槽RS1的鄰近凹槽之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可分別由主動層ACL形成。第一凹槽RS1的鄰近凹槽之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可構成第一通道圖案CH1。
返回參考圖9A至圖9C，第二主動圖案AP2上的堆疊圖案STP中的第二凹槽RS2可藉由與用於第一凹槽RS1的方法類似的方法形成。可對可由第二凹槽RS2暴露的犧牲層SAL執行選擇性蝕刻製程，以在第二主動圖案AP2上形成凹口區IDE。歸因於凹口區IDE，第二凹槽RS2可具有波浪內部側表面。第二凹槽RS2的鄰近凹槽之間的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3可構成第二通道圖案CH2。
參考圖10A至圖10C，第一源極/汲極圖案SD1可分別形成於第一凹槽RS1中。可執行將第一凹槽RS1內部表面用作晶種層的SEG製程以形成填充第一凹槽RS1的磊晶層。磊晶層可使用可由第一凹槽RS1暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3以及基底100生長為晶種層。在實施例中，SEG製程可包含化學氣相沈積（chemical vapor deposition；CVD）製程或分子束磊晶法（molecular beam epitaxy；MBE）製程。
更具體言之，第一SEG製程可使用第一半導體圖案SP1至第三半導體圖案SP3以及可經由第一凹槽RS1暴露的第一主動圖案AP1來執行，以作為晶種層。因此，第一層L1可生長於第一凹槽RS1中。在實施例中，當第一層L1生長時，砷（As）原子可以原位方式注入至第一層L1中。
可自第一凹槽RS1的底部生長的第一層L1的厚度可大於可自半導體圖案SP1至半導體圖案SP3生長的第一層L1的厚度。此可歸因於第一層L1在豎直方向（亦即，第三方向D3）上的生長速率高於在水平方向上的生長速率。
在本實施例中，第一層L1可連續地形成於第一凹槽RS1中。舉例而言，在無任何非連續結構的情況下，第一層L1可自第一凹槽RS1的底部持續生長至第三半導體圖案SP3。第一層L1可形成以不僅覆蓋第一半導體圖案SP1至第三半導體圖案SP3，且亦覆蓋犧牲層SAL。
第二SEG製程可使用第一凹槽RS1中的第一層L1作為晶種層來執行。因此，第二層L2可形成以填充第一凹槽RS1。可執行第二SEG製程直至第一凹槽RS1完全填充有第二層L2。在實施例中，當第二層L2生長時，砷（As）原子可以原位方式注入至第二層L2中。
在實施例中，第一層L1可由以下中的至少一者形成或包含以下中的至少一者：矽-鍺（SiGe）、矽-鍺-碳（SiGeC）以及其組合。第一層L1可形成為具有在約5原子%至約15原子%的範圍內的鍺濃度。第二層L2可由與基底100相同的半導體元件（例如，Si）形成或包含所述半導體元件。
在第一層L1及第二層L2的形成期間，第一層L1及第二層L2可以原位方式摻雜有雜質（例如，磷、砷或銻）以具有n型雜質。在實施例中，在第一層L1形成之後，雜質可注入至第一層L1中，且在第二層L2形成之後，雜質可注入至第二層L2中。
第二源極/汲極圖案SD2可分別形成於第二凹槽RS2中。第二源極/汲極圖案SD2可藉由使用第二凹槽RS2的內部表面作為晶種層的SEG製程形成。
在實施例中，第二源極/汲極圖案SD2可由晶格常數大於基底100的半導體材料的晶格常數的半導體材料（例如，SiGe）形成或包含所述半導體材料。在第二源極/汲極圖案SD2的形成期間，第二源極/汲極圖案SD2可原位摻雜有p型雜質（例如，硼、鎵或銦）。替代地，在第二源極/汲極圖案SD2的形成之後，雜質可注入至第二源極/汲極圖案SD2中。
參考圖11A至圖11D，第一層間絕緣層110可形成以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬遮罩圖案MP以及閘極間隔件GS。作為實例，第一層間絕緣層110可包含氧化矽層。
第一層間絕緣層110可經平坦化以暴露犧牲圖案PP的頂部表面。第一層間絕緣層110的平坦化可使用回蝕或化學機械拋光（chemical-mechanical polishing；CMP）製程來執行。可在平坦化製程期間移除所有硬遮罩圖案MP。因此，第一層間絕緣層110可具有與犧牲圖案PP的頂部表面及閘極間隔件GS的頂部表面共面的頂部表面。
可選擇性地移除所暴露犧牲圖案PP。由於移除了犧牲圖案PP，因此可形成暴露第一通道圖案CH1及第二通道圖案CH2的外部區ORG（例如，參見圖11D）。移除犧牲圖案PP可包含濕式蝕刻製程，可使用能夠選擇性地蝕刻多晶矽的蝕刻溶液來執行所述濕式蝕刻製程。
可選擇性地移除經由外部區ORG暴露的犧牲層SAL以形成內部區IRG（例如，參見圖11D）。可執行選擇性地蝕刻犧牲層SAL的製程以留下第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3且僅移除犧牲層SAL。可選擇對具有相對較高鍺濃縮的材料（例如，SiGe）具有高蝕刻速率的蝕刻製程。舉例而言，可選擇對鍺濃度高於約10原子%的矽鍺層具有高蝕刻速率的蝕刻製程。
在蝕刻製程期間，可移除第一主動區AR1及第二主動區AR2上的犧牲層SAL。蝕刻製程可為濕式蝕刻製程。可選擇可用於蝕刻製程中的蝕刻劑材料以快速移除具有相對較高鍺濃度的犧牲層SAL。
返回參考圖11D，由於選擇性地移除了犧牲層SAL，因此僅可將堆疊的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3留在第一主動圖案AP1及第二主動圖案AP2中的各者上。下文中，藉由移除犧牲層SAL形成的空區將分別被稱作第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3。
第一內部區IRG1可形成於主動圖案AP1或主動圖案AP2與第一半導體圖案SP1之間，第二內部區IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，且第三內部區IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。
返回參考圖11A至圖11D，閘極絕緣層GI可形成於所暴露的第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3上。閘極絕緣層GI可形成以圍封第一半導體圖案SP1、第二半導體圖案SP2以及第三半導體圖案SP3中的各者。閘極絕緣層GI可形成於第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的各者中。閘極絕緣層GI可形成於外部區ORG中。
可形成於第一內部區IRG1至第三內部區IRG3中的閘極絕緣層GI可對應於圖6的內部閘極絕緣層IIL。可形成於外部區ORG中的閘極絕緣層GI可對應於圖6的外部閘極絕緣層OIL。內部閘極絕緣層可包含可設置於內部區IRG1至內部區IRG3與第一層L1之間的（例如，圖6的）第一部分P1，以及可設置於內部區IRG1至內部區IRG3與第一通道圖案CH1之間的（例如，圖6的）第二部分P2。
參考圖12A至圖12D，閘極電極GE可形成於閘極絕緣層GI上。閘極電極GE可形成於（例如，圖6的）高介電常數介電層HK上。換言之，高介電常數介電層可形成於閘極絕緣層GI上，且閘極電極GE可形成於高介電常數介電層上。閘極電極GE可包含分別形成於第一內部區IRG1、第二內部區IRG2以及第三內部區IRG3中的第一部分PO1、第二部分PO2以及第三部分PO3，以及可形成於外部區ORG中的第四部分PO4。閘極電極GE可豎直地凹陷以具有減小的高度。閘極覆蓋圖案GP可形成於凹陷的閘極電極GE上。
返回參考圖5A至圖5D，第二層間絕緣層120可形成於第一層間絕緣層110上。第二層間絕緣層120可包含氧化矽層。主動觸點AC可形成以穿透第二層間絕緣層120及第一層間絕緣層110且電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極觸點GC可形成以穿透第二層間絕緣層120及閘極覆蓋圖案GP且電連接至閘極電極GE。
主動觸點AC及閘極觸點GC中的各者的形成可包含形成障壁圖案BM以及在障壁圖案BM上形成導電圖案FM。障壁圖案BM可共形地形成且可包含金屬層及金屬氮化物層。導電圖案FM可由低電阻金屬形成或包含低電阻金屬。
分割結構DB可分別形成於單高度單元SHC的第一邊界BD1及第二邊界BD2上。分割結構DB可穿透第二層間絕緣層120及閘極電極GE且可延伸至主動圖案AP1或主動圖案AP2中。分割結構DB可由絕緣材料（例如，氧化矽或氮化矽）形成或包含絕緣材料。
第三層間絕緣層130可形成於主動觸點AC及閘極觸點GC上。第一金屬層M1可形成於第三層間絕緣層130中。第四層間絕緣層140可形成於第三層間絕緣層130上。第二金屬層M2可形成於第四層間絕緣層140中。
在根據本揭露的實施例的三維場效電晶體中，閘極電極的側表面上的閘極絕緣層可用作內部間隔件，且在此情況下，閘極電極的內部電極與源極/汲極圖案之間的距離可增加。在內部電極與源極/汲極圖案之間的距離增加的情況下，可在無任何內部間隔件的情況下減小電容器/閘極漏電流。亦即，藉由提供橫向地厚的閘極絕緣層，可改良半導體元件的電特性及可靠性特性。
在根據本揭露的實施例的三維場效電晶體中，可在無形成內部間隔件的步驟的情況下生長源極/汲極圖案，且可抑制源極/汲極圖案的過度生長問題，且從而可改良源極/汲極圖案的均一性。此外，閘極絕緣層可包含氧化矽層或氮氧化矽層，且在此情況下，可抑制介面處的捕獲電荷問題。因此，可達成半導體元件的電特性及可靠性特性的改良。
根據示例實施例，內部閘極絕緣層可用作內部間隔件，且可在此製程中省略凹口蝕刻步驟及SiN沈積步驟。可形成於內部電極的側表面上的內部閘極絕緣層的厚度可大於頂部表面及底部表面上的內部閘極絕緣層的厚度的1.3倍。在內部閘極絕緣層應用於製造半導體元件的製程的情況下，歸因於內部閘極絕緣層的鄰近於通道圖案而定位且位於內部電極的側表面上的兩個部分之間的厚度差，可達成半導體元件的電特性及可靠性特性的改良。此外，由於可省略凹口蝕刻步驟及沈積含Si的內部間隔件的步驟，因此可增加製造製程的效率。
以上描述中所提供的實施例中的各者不排除與本文中亦提供或本文中未提供但與本揭露一致的另一實例或另一實施例的一或多個特徵相關聯。
儘管已參考本揭露的實施例特定繪示及描述本揭露，但將理解，可在不脫離以下申請專利範圍的精神及範疇的情況下在其中對形式及細節作出各種改變。
100:基底 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A'、B-B'、C-C'、D-D':線 AC:主動觸點 ACL:主動層 AP1:第一主動圖案 AP2:第二主動圖案 AR1:第一主動區 AR2:第二主動區 BD1:第一邊界 BD2:第二邊界 BD3:第三邊界 BD4:第四邊界 BM:障壁圖案 BS:底部表面 CH1:第一通道圖案 CH2:第二通道圖案 D1:第一方向 D2:第二方向 D3:第三方向 DB:分割結構 DHC:雙高度單元 FM:導電圖案 GC:閘極觸點 GE:閘極電極 GI:閘極絕緣層 GP:閘極覆蓋圖案 GS:閘極間隔件 HE1:第一高度 HE2:第二高度 HK:高介電常數介電層 IDE:凹口區 IGE1:內部電極 IGE2:內部電極 IGE3:內部電極 IIL:內部閘極絕緣層 IRG:內部區 IRG1:第一內部區 IRG2:第二內部區 IRG3:第三內部區 L1:第一層 L2:第二層 M:部分 M1:第一金屬層 M1_I:第一互連線 M1_R1:第一電力線 M1_R2:第二電力線 M1_R3:第三電力線 M2:第二金屬層 M2_I:第二互連線 MP:硬遮罩圖案 OGE:外部電極 OIL:外部閘極絕緣層 ORG:外部區 P1:第一部分 P2:第二部分 P3:第三部分 P4:第四部分 PO1:第一部分 PO2:第二部分 PO3:第三部分 PO4:第四部分 PP:犧牲圖案 RS1:第一凹槽 RS2:第二凹槽 SAL:犧牲層 SC:金屬-半導體化合物層 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 SHC:單一高度單元 SHC1:第一單高度單元 SHC2:第二單高度單元 SP1:第一半導體圖案 SP2:第二半導體圖案 SP3:第三半導體圖案 ST:元件隔離層 STP:堆疊圖案 SW:側表面 TH1:第一厚度 TH2:第二厚度 TH3:第三厚度 TH4:第四厚度 TR:溝渠 TS:頂部表面 UIP:上部絕緣圖案 VDD:汲極電壓 VI1:第一通孔 VI2:第二通孔 VSS:源電壓 W1:第一寬度
自結合隨附圖式進行的以下描述，本揭露的某些示例實施例的以上及其他態樣、特徵以及優勢將更顯而易見，在隨附圖式中： 圖1、圖2以及圖3為示出根據實施例的半導體元件中的邏輯單元的圖。 圖4為示出根據實施例的半導體元件的圖。 圖5A、圖5B、圖5C以及圖5D為根據實施例的分別沿著圖4的線A-A'、線B-B'、線C-C'以及線D-D'截取的橫截面視圖。 圖6為示出根據實施例的圖5A的部分『M』的圖。 圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖11D、圖12A、圖12B、圖12C以及圖12D為示出根據實施例的製造半導體元件的方法的橫截面視圖。
100:基底
A-A'、B-B'、C-C'、D-D':線
AC:主動觸點
AR1:第一主動區
AR2:第二主動區
BD1:第一邊界
BD2:第二邊界
BD3:第三邊界
BD4:第四邊界
D1:第一方向
D2:第二方向
D3:第三方向
DB:分割結構
GC:閘極觸點
GE:閘極電極
M1:第一金屬層
M1_I:第一互連線
M1_R1:第一電力線
M1_R2:第二電力線
SHC:單一高度單元
M2:第二金屬層
M2_I:第二互連線

Claims (10)

  1. 一種半導體元件，包括： 基底，包括主動圖案； 通道圖案，位於所述主動圖案上，所述通道圖案包括彼此間隔開的多個半導體圖案； 源極/汲極圖案，連接至所述多個半導體圖案； 閘極電極，包括： 內部電極，位於所述多個半導體圖案中的第一半導體圖案與所述多個半導體圖案中的第二半導體圖案之間，所述第一半導體圖案與所述第二半導體圖案彼此鄰近，以及 外部電極，位於所述多個半導體圖案中的最上部半導體圖案上；以及 閘極絕緣層，包括： 內部閘極絕緣層，鄰近於所述內部電極；以及 外部閘極絕緣層，鄰近於所述外部電極， 其中所述內部閘極絕緣層包括： 第一部分，位於所述內部電極與所述源極/汲極圖案之間；以及 第二部分，位於所述內部電極與所述第一半導體圖案之間，以及 其中所述第一部分的第一厚度為所述第二部分的第二厚度的約1.3倍至約3.0倍。
  2. 如請求項1所述的半導體元件，其中所述第一厚度在約8.0埃至約12.0埃的範圍內。
  3. 如請求項1所述的半導體元件，其中所述第二厚度在約11.0埃至約16.0埃的範圍內。
  4. 如請求項1所述的半導體元件，其中所述閘極絕緣層包括氧化矽層或氮氧化矽層。
  5. 如請求項1所述的半導體元件，更包括位於所述內部電極與所述內部閘極絕緣層之間的高介電常數介電層， 其中所述高介電常數介電層包括均一厚度；以及 其中所述高介電常數介電層圍封所述內部電極。
  6. 如請求項5所述的半導體元件，其中所述內部閘極絕緣層的所述第一部分包括接觸所述源極/汲極圖案的第一側表面， 其中所述高介電常數介電層包括接觸所述第一部分的第二側表面， 其中所述內部電極包括接觸所述高介電常數介電層的第三側表面，以及 其中所述第一側表面、所述第二側表面以及所述第三側表面中的各者包括凹入部分。
  7. 如請求項6所述的半導體元件，其中所述第一側表面與所述第二側表面之間的距離為實質上均一的。
  8. 如請求項6所述的半導體元件，其中所述第一側表面、所述第二側表面以及所述第三側表面中的各者包括波浪輪廓。
  9. 如請求項1所述的半導體元件，其中所述外部閘極絕緣層包括： 第三部分，位於所述外部電極與閘極間隔件之間；以及 第四部分，位於所述外部電極與所述多個半導體圖案中的所述最上部半導體圖案之間，以及 其中所述第三部分的第三厚度實質上等於所述第四部分的第四厚度。
  10. 一種半導體元件，包括： 基底，包括主動圖案； 通道圖案，位於所述主動圖案上，所述通道圖案包括彼此豎直地間隔開的多個半導體圖案； 源極/汲極圖案，連接至所述多個半導體圖案，所述源極/汲極圖案設置於n型金屬氧化物半導體場效電晶體（NMOSFET）區中且包括n型雜質； 閘極電極，包括： 多個內部電極，位於所述多個半導體圖案的鄰近半導體圖案之間，以及 外部電極，位於所述多個半導體圖案中的最上部半導體圖案上；以及 閘極絕緣層，包括： 多個內部閘極絕緣層，鄰近於所述多個內部電極；以及 外部閘極絕緣層，鄰近於所述外部電極， 其中所述源極/汲極圖案包括： 第一層，接觸所述多個半導體圖案，以及 第二層，位於所述第一層上， 其中所述第一層包括矽-鍺（SiGe）或矽-鍺-碳（SiGeC），以及 其中所述第一層包括： 至少一個側表面，朝向所述多個內部閘極絕緣層中的至少一者突出，以及 凹入側表面，接觸所述多個半導體圖案的第一半導體圖案。
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