CN116364673A - 一种大功率芯片的tsop封装结构 - Google Patents
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Abstract
本发明公开了一种大功率芯片的TSOP封装结构，包括塑封体、散热片、叠层芯片以及多个引脚；所述塑封体内部封装有所述叠层芯片，所述塑封体两侧相对设置有多个所述引脚，所述塑封体顶部设置有所述散热片，所述塑封体与其中一侧引脚之间设置有多个凹槽；所述散热片正面裸露设置在塑封体顶部，背面作为所述叠层芯片载体封装在所述塑封体内部，所述散热片与远离凹槽一侧的引脚连接为一体；所述叠层芯片为大功率芯片，靠近凹槽一侧的引脚均通过焊线与叠层芯片连接，焊线与同侧部分引脚封装在所述塑封体内。该封装结构通过顶部散热片提高产品散热能力，凹槽增加爬电距离，提高可靠性，提供较大的过流能力、耐压能力，从而实现大功率芯片的封装。
Description
技术领域
本发明涉及半导体封装领域，具体涉及一种大功率芯片的TSOP封装结构。
背景技术
TSOP封装，即薄型小尺寸封装，英文全名为Thin Small Outline Package，一个典型特征就是在封装芯片的周围做出引脚，采用SMT技术（表面安装技术）直接附着在PCB板的表面进行安装布线。
目前TSOP封装方式寄生参数减小，适合高频应用，操作比较方便，可靠性也比较高，可实现叠层芯片封装，是比较成熟的一种封装技术，但由于芯片引脚焊接在PCB板上的，焊点和PCB板的接触面积较小，且PCB板的导热能力差，使得采用TSOP封装结构的产品使用受限，所以常用于芯片功率较小的低端产品。对于大功率芯片，采用TSOP封装结构会产生散热困难、电极之间容易短路以及会产生较大的信号干扰和电磁干扰等问题。
发明内容
本发明提供一种大功率芯片的TSOP封装结构，该封装结构通过顶部散热片提高产品散热能力和塑封体凹槽增加爬电距离，提高可靠性，提供较大的过流能力、耐压能力，从而实现大功率芯片的封装。
本发明提供的技术解决方案如下：
一种大功率芯片的TSOP封装结构，其特殊之处在于：
包括塑封体、散热片、叠层芯片以及多个引脚；
所述塑封体内部封装有所述叠层芯片，所述塑封体两侧相对设置有多个所述引脚，所述塑封体顶部设置有所述散热片，所述塑封体与其中一侧引脚之间设置有多个凹槽；
所述散热片正面裸露设置在所述塑封体顶部，背面作为所述叠层芯片载体封装在所述塑封体内部，所述散热片与远离所述凹槽一侧的引脚连接为一体；
所述叠层芯片为大功率芯片，靠近所述凹槽一侧的引脚均通过焊线与所述叠层芯片连接，所述焊线与同侧部分所述引脚封装在所述塑封体内。
进一步地，所述引脚包括D极引脚、S极引脚、S-K极引脚、G极引脚，所述D极引脚与所述散热片直接连接，所述S极引脚、S-K极引脚、G极引脚的数量总和与所述D极引脚的数量相同且相对设置，所述S极引脚、S-K极引脚、G极引脚分别与封装在所述塑封体内部的第一引脚区、第二引脚区以及第三引脚区连接，所述第一引脚区、第二引脚区以及第三引脚区均通过所述焊线与所述叠层芯片连接。
进一步地，所述塑封体另外两侧相对设置有至少一组缺口，所述缺口从所述塑封体底部延伸至所述散热片的背面，使得所述散热片边缘从所述缺口中露出。
进一步地，所述凹槽包括形状相同的第一凹槽、第二凹槽以及第三凹槽，所述第一凹槽与所述第二凹槽之间的间距等于所述第二凹槽与所述第三凹槽之间的间距，所述第一凹槽、所述第二凹槽以及所述第三凹槽两端延伸至所述塑封体的侧面。
进一步地，所述塑封体的四个侧面均由上型面和下型面组成，所述上型面和下型面之间具有166°-174°的夹角，所述引脚均从所述下型面内引出。
进一步地，所述D极引脚、所述G极引脚、所述S极引脚以及所述S-K极引脚均弯曲为S型，且所述D极引脚、所述G极引脚、所述S极引脚以及所述S-K极引脚成型弯曲后与所述塑封体底部在同一平面内。
进一步地，所述散热片裸露在所述塑封体顶部的形状为方形，所述散热片两侧相对设置有2组凸起结构，所述凸起结构均裸露在所述塑封体顶部，且所述凸起结构的边缘均从所述缺口中露出。
进一步地，所述塑封体底部表面设置有脱模孔。
进一步地，所述叠层芯片包括第一芯片，以及设置在所述第一芯片表面的第二芯片。
进一步地，所述焊线包括S极焊线、S-K极焊线以及G极焊线，所述S极焊线与所述第一芯片和第二芯片中至少一个连接，所述S-K极焊线与所述G极焊线均与所述第二芯片连接。
与现有技术相比，本发明的有益效果是：
1.本发明通过特有的TSOP封装外形顶部含有散热片结构，通过框架设计可以对散热片大小进行调整，满足不同的散热要求，外观要求，安装要求，提高了产品安装适配场景。该封装结构通过凹槽增加爬电距离，通过散热片顶部裸露设计提高了产品散热能力和可靠性，提供较大的过流能力、耐压能力，从而实现大功率芯片的封装。
2.本发明通过在TSOP封装外形的顶部设计散热片实现产品顶部面散热，方便与外部散热系统连接，改善PCB板的导热能力差的问题，提供较好的散热能力，降低由于热而产生的一系列寄生参数干扰，从而满足大功率产品散热，提高产品的可靠性。
3.本发明通过在塑封体顶部表面设计的3条凹槽，增加G极、S极、S-K极与D极散热片的爬电距离，避免由于电压过高，外部环境恶劣的情况下击穿电极，S极、S-K极与D极之间产生短路的现象，从而提高大功率产品的可靠性。
4.本发明通过在塑封体左侧面、右侧面与塑封体背面交界处设计4个缺口使对应的散热片背面的四部分裸露在外面，方便压塑时固定框架散热片，保证压塑后散热片顶部表面完整的裸露在外，无溢料，提高整体散热效果和外观质量。
5.本发明结构简单，生产制造成本低，可以适配多种不同大功率TSOP产品。
附图说明
图1为本发明实施例中塑封体内部框架结构示意图；
图2为本发明实施例中大功率芯片的TSOP封装结构示意图一；
图3为本发明实施例中大功率芯片的TSOP封装结构示意图二；
图4为本发明实施例中大功率芯片的TSOP封装结构示意图三；
图5为本发明实施例中大功率芯片的TSOP封装结构示意图四；
图6为本发明实施例中大功率芯片的TSOP封装结构示意图五。
附图标记如下：
1、散热片；101、凸起结构；2-1、第一凹槽；2-2、第二凹槽 ；2-3、第三凹槽；3、塑封体；3-1、第一区域；3-2、第二区域；4、D极引脚；4-1、D极第一引脚；4-2、D极第二引脚；4-3、D极第三引脚；4-4、D极第四引脚；4-5、D极第五引脚；4-6、D极第六引脚；5、S极引脚；5-1、S极第一引脚；5-2、S极第二引脚；5-3、S极第三引脚；5-4、S极第四引脚；6、S-K极引脚；7、G极引脚；8-1、第一缺口；8-2、第二缺口；8-3、第三缺口；8-4、第四缺口；9-1、散热片背部第一露出部分；9-2、散热片背部第二露出部分；9-3、散热片背部第三露出部分；9-4、散热片背部第四露出部分；10、脱模孔；11、塑封体底部；12-1、上型面；12-2、下型面；14、第一芯片；15、第二芯片；16、S极焊线；17、S-K极焊线；18、G极焊线；19、第一引脚区；20、第二引脚区；21、第三引脚区。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，下面所描述的实施例是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下结合附图提供的本申请实施例的详细描述旨在仅仅表示本申请的选定实施例，并非限制本申请要求保护的范围。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的其他所有实施例，都属于本申请保护的范围。
在本发明的实施方式的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明的实施方式中的具体含义。
参阅图1、图2，本发明提供一种大功率芯片的TSOP封装结构，该TSOP封装结构包括塑封体3、散热片1、叠层芯片以及多个引脚，塑封体3将叠层芯片封装在内部，从塑封体3上下两个侧面引出两组引脚，两组引脚相对设置且数量相等，散热片1设置在塑封体3顶部，塑封体3的顶部包括两个区域，一个定义为第一区域3-1，另一个定义为第二区域3-2，在第二区域3-2中设置有多条凹槽，以便增加该TSOP封装结构的爬电距离，提供较大的过流能力、耐压能力。
散热片1封装在塑封体3顶部，散热片1正面露出塑封体3顶部表面，背面作为叠层芯片载体封装在塑封体3内部，散热片1与从塑封体3的上侧面引出的引脚在塑封体3内部连接为一体。散热片1裸露设置在塑封体3顶部，用于散发叠层芯片使用过程中产生的热量，也可对接外部散热器，快速、有效降低大功率芯片产生的热量。
叠层芯片选用大功率芯片，靠近凹槽一侧的引脚均通过焊线与叠层芯片连接，焊线与该侧的部分引脚均封装在塑封体3内。
可选的，引脚包括D极引脚4、S极引脚5、S-K极引脚6以及G极引脚7，所述D极引脚4与散热片1在塑封体3内部直接连接，D极引脚4单独为一组，其余引脚为另一组，所述S极引脚5、S-K极引脚6、G极引脚7的数量总和与D极引脚4的数量相同，S极引脚5与封装在塑封体3内部的第一引脚区19连接，S-K极引脚6与封装在塑封体3内部的第二引脚区20连接、G极引脚7与封装在塑封体3内部的第三引脚区21连接，所述第一引脚区19、第二引脚区20以及第三引脚区21均通过焊线与叠层芯片连接。需要注意的是，第一引脚区19、第二引脚区20、第三引脚区21、焊线、叠层芯片均封装在塑封体3内部。从封装角度考虑，可以在第一引脚区19、第二引脚区20、第三引脚区21设置锁胶孔或锁胶槽。
参阅图3、图4，塑封体3左侧和右侧相对设置有至少一组缺口，缺口从塑封体底部11延伸至散热片1的背面，使得散热片1边缘从缺口中露出。本实施例中，在塑封体3左侧和右侧各设置有2个缺口，依次定义为第一缺口8-1、第二缺口8-2、第三缺口8-3、第四缺口8-4，将从上述缺口中露出的散热片1分别定义为散热片背部第一露出部分9-1、散热片背部第二露出部分9-2、散热片背部第三露出部分9-3、散热片背部第四露出部分9-4。散热片1从上述缺口中漏出，一方面增加散热效果，另一方面用于在塑封过程中固定整体框架，防止其被塑封料冲击，跑偏导致塑封体3顶部的第一区域3-1、第二区域3-2与散热片1紧挨部分产生溢料，影响外观。
可选的，所述凹槽包括形状相同的第一凹槽2-1、第二凹槽2-2以及第三凹槽2-3，上述3个凹槽等间距设置，第一凹槽2-1、第二凹槽2-2以及第三凹槽2-3两端延伸至塑封体3的左侧面和右侧面。第一凹槽2-1、第二凹槽2-2以及第三凹槽2-3的横截面可以设计为半圆形、锥形、三角形、菱形等或矩形等。通过设置上述三个凹槽，可增加该TSOP封装结构的G极、S极、S-K极与散热片1的爬电距离，避免出现由于电压过高，外部环境恶劣的情况下击穿电极，S极、S-K极与D极之间产生短路的现象。
参阅图5、图6，塑封体3的四个侧面均由上型面12-1和下型面12-2组成，上型面12-1和下型面12-2之间具有166°-174°的夹角，所有引脚均从下型面12-2引出。塑封体3的侧面之所以存在上型面12-1和下型面12-2，是由于上下模具工艺的影响，存在一定的拔模角度。
参阅图2，该TSOP封装结构的D极引脚4、G极引脚7、S极引脚5以及S-K极引脚6均弯曲为S型或者其他需要的形状，D极引脚4、G极引脚7、S极引脚5以及S-K极引脚6成型弯曲后与塑封体底部11在同一平面内。本实施例中，D极引脚4的数量为6个，分别为D极第一引脚4-1、D极第二引脚4-2、D极第三引脚4-3、D极第四引脚4-4、D极第五引脚4-5以及D极第六引脚4-6，S极引脚5数量为4个，分别为S极第一引脚5-1、S极第二引脚5-2、S极第三引脚5-3以及S极第四引脚5-4，G极引脚7与S-K极引脚6均1个。上述引脚用于引出芯片电极，表贴于PCB，与PCB实现电气连接。在框架设计阶段根据TSOP相关设计标准，设计所有引脚的宽度、厚度、长度、引脚间距尺寸。其次为保证所有引脚成型打弯后与塑封体底部11同一水平面，需要在引脚切筋成型过程中，切筋成型模具根据产品外形图合理的设置打弯深度、引脚宽度与切筋长度，使引脚可表贴于PCB，与PCB实现电气连接。
可选的，散热片1裸露在塑封体3顶部的形状为方形，散热片1两侧相对设置有2组凸起结构101，凸起结构101均裸露在塑封体3顶部，且凸起结构101的边缘分别从第一缺口8-1、第二缺口8-2、第三缺口8-3、第四缺口8-4中露出。凸起结构101可以设计为方形结构，且与散热片1两侧连接为一体。
可选的，在塑封体底部11表面设置有脱模孔10。塑封体3设计为有一定的拔模角度以及脱模孔10，有利于塑封模具顺畅脱模，保障塑封体3表面平整，无毛刺。
可选的，封装在塑封体3内部的叠层芯片包括第一芯片14，以及设置在第一芯片14表面的第二芯片15。
可选的，焊线包括S极焊线16、S-K极焊线17以及G极焊线18，S极焊线一端与第一芯片14与第二芯片15中至少一个连接，另一端与第一引脚区19连接。S-K极焊线17与G极焊线18一端与第二芯片15连接，另一端分别与第二引脚区20、第三引脚区21连接。
本实施例中，散热片1选用铜片，散热片1的大小根据散热要求可以调整，且散热片1的散热面与塑封体3的第一区域3-1、第二区域3-2位于同一水平面，即散热片1顶部表面需裸露在外一定的面积保证散热效果。在框架设计阶段，由于散热片1是产品内部框架的一部分，除了根据散热要求合理调整散热片1的面积以外，首先，根据整体外形厚度，合理设计框架的散热片1与D极引脚4之间的打弯距离，且保证散热片1与D极引脚4之间打弯强度，使其在塑封成型过程中打弯深度不改变。其次，散热片1顶部表面和第一区域3-1、第二区域3-2需要与塑封上模具的内表面紧密贴合，保证塑封料不覆盖散热片1顶部表面，因此在塑封阶段通过固定压紧塑封体3的四个缺口与缺口中散热片裸露部分，固定框架，保证散热片1顶部紧挨上模具内表面，且防止在塑封过程中框架跑偏，如跑偏将导致塑封体3顶部的第一区域3-1、第二区域3-2与散热片1紧挨部分产生溢料，影响外观。
本发明提供了一种大功率芯片的TSOP封装结构，通过采用在TSOP产品顶部裸露铜材质的散热片的顶部散热结构，以及通过在D极与S极之间塑封体设计凹槽，增加爬电距离，提高产品散热能力和可靠性，提供较大的过流能力、耐压能力，同时通过顶部散热可以借助外部散热器等散热系统进行散热，极大的提高产品使用过程中的的散热能力和可靠性，从而实现TSOP大功率（1500V）芯片的封装。
以上所述，仅为本申请的最优具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种大功率芯片的TSOP封装结构，其特征在于：
包括塑封体、散热片、叠层芯片以及多个引脚；
所述塑封体内部封装有所述叠层芯片，所述塑封体两侧相对设置有多个所述引脚，所述塑封体顶部设置有所述散热片，所述塑封体与其中一侧引脚之间设置有多个凹槽；
所述散热片正面裸露设置在所述塑封体顶部，背面作为所述叠层芯片载体封装在所述塑封体内部，所述散热片与远离所述凹槽一侧的引脚连接为一体；
所述叠层芯片为大功率芯片，靠近所述凹槽一侧的引脚均通过焊线与所述叠层芯片连接，所述焊线与同侧部分所述引脚封装在所述塑封体内。
2.根据权利要求1所述的大功率芯片的TSOP封装结构，其特征在于：
所述引脚包括D极引脚、S极引脚、S-K极引脚、G极引脚，所述D极引脚与所述散热片直接连接，所述S极引脚、S-K极引脚、G极引脚的数量总和与所述D极引脚的数量相同且相对设置，所述S极引脚、S-K极引脚、G极引脚分别与封装在所述塑封体内部的第一引脚区、第二引脚区以及第三引脚区连接，所述第一引脚区、第二引脚区以及第三引脚区均通过所述焊线与所述叠层芯片连接。
3.根据权利要求1所述的大功率芯片的TSOP封装结构，其特征在于：
所述塑封体另外两侧相对设置有至少一组缺口，所述缺口从所述塑封体底部延伸至所述散热片的背面，使得所述散热片边缘从所述缺口中露出。
4.根据权利要求1所述的大功率芯片的TSOP封装结构，其特征在于：
所述凹槽包括形状相同的第一凹槽、第二凹槽以及第三凹槽，所述第一凹槽与所述第二凹槽之间的间距等于所述第二凹槽与所述第三凹槽之间的间距，所述第一凹槽、所述第二凹槽以及所述第三凹槽两端延伸至所述塑封体的侧面。
5.根据权利要求1-4任一所述的大功率芯片的TSOP封装结构，其特征在于：
所述塑封体的四个侧面均由上型面和下型面组成，所述上型面和下型面之间具有166°-174°的夹角，所述引脚均从所述下型面内引出。
6.根据权利要求2所述的大功率芯片的TSOP封装结构，其特征在于：
所述D极引脚、所述G极引脚、所述S极引脚以及所述S-K极引脚均弯曲为S型，且所述D极引脚、所述G极引脚、所述S极引脚以及所述S-K极引脚成型弯曲后与所述塑封体底部在同一平面内。
7.根据权利要求3所述的大功率芯片的TSOP封装结构，其特征在于：
所述散热片裸露在所述塑封体顶部的形状为方形，所述散热片两侧相对设置有2组凸起结构，所述凸起结构均裸露在所述塑封体顶部，且所述凸起结构的边缘均从所述缺口中露出。
8.根据权利要求5所述的大功率芯片的TSOP封装结构，其特征在于：
所述塑封体底部表面设置有脱模孔。
9.根据权利要求2所述的大功率芯片的TSOP封装结构，其特征在于：
所述叠层芯片包括第一芯片，以及设置在所述第一芯片表面的第二芯片。
10.根据权利要求9所述的大功率芯片的TSOP封装结构，其特征在于：
所述焊线包括S极焊线、S-K极焊线以及G极焊线，所述S极焊线与所述第一芯片和第二芯片中至少一个连接，所述S-K极焊线与所述G极焊线均与所述第二芯片连接。
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| CN202310593986.7A CN116364673A (zh) | 2023-05-25 | 2023-05-25 | 一种大功率芯片的tsop封装结构 |
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| CN116364673A true CN116364673A (zh) | 2023-06-30 |
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|---|---|---|---|---|
| CN104681525A (zh) * | 2013-11-27 | 2015-06-03 | 万国半导体股份有限公司 | 一种多芯片叠层的封装结构及其封装方法 |
| KR20160009950A (ko) * | 2014-07-17 | 2016-01-27 | 주식회사 솔루엠 | 리드프레임 및 이를 갖는 전력 반도체 패키지 |
| US20170236773A1 (en) * | 2016-02-16 | 2017-08-17 | Tesla, Inc. | Device with top-side base plate |
| US20190080980A1 (en) * | 2017-09-08 | 2019-03-14 | Infineon Technologies Austria Ag | SMD Package with Top Side Cooling |
| EP3654373A1 (en) * | 2018-11-19 | 2020-05-20 | Infineon Technologies AG | Multi-chip-package |
| CN115662985A (zh) * | 2022-10-27 | 2023-01-31 | 海信家电集团股份有限公司 | 智能功率模块和具有其的终端设备 |
-
2023
- 2023-05-25 CN CN202310593986.7A patent/CN116364673A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681525A (zh) * | 2013-11-27 | 2015-06-03 | 万国半导体股份有限公司 | 一种多芯片叠层的封装结构及其封装方法 |
| KR20160009950A (ko) * | 2014-07-17 | 2016-01-27 | 주식회사 솔루엠 | 리드프레임 및 이를 갖는 전력 반도체 패키지 |
| US20170236773A1 (en) * | 2016-02-16 | 2017-08-17 | Tesla, Inc. | Device with top-side base plate |
| US20190080980A1 (en) * | 2017-09-08 | 2019-03-14 | Infineon Technologies Austria Ag | SMD Package with Top Side Cooling |
| EP3654373A1 (en) * | 2018-11-19 | 2020-05-20 | Infineon Technologies AG | Multi-chip-package |
| CN115662985A (zh) * | 2022-10-27 | 2023-01-31 | 海信家电集团股份有限公司 | 智能功率模块和具有其的终端设备 |
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