CN116364561B - 键合方法及键合结构 - Google Patents

键合方法及键合结构 Download PDF

Info

Publication number
CN116364561B
CN116364561B CN202310642479.8A CN202310642479A CN116364561B CN 116364561 B CN116364561 B CN 116364561B CN 202310642479 A CN202310642479 A CN 202310642479A CN 116364561 B CN116364561 B CN 116364561B
Authority
CN
China
Prior art keywords
bonding
substrate
layer
bonding layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310642479.8A
Other languages
English (en)
Other versions
CN116364561A (zh
Inventor
张越
刘天建
田应超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hubei 3d Semiconductor Integrated Innovation Center Co ltd
Original Assignee
Hubei 3d Semiconductor Integrated Innovation Center Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hubei 3d Semiconductor Integrated Innovation Center Co ltd filed Critical Hubei 3d Semiconductor Integrated Innovation Center Co ltd
Priority to CN202310642479.8A priority Critical patent/CN116364561B/zh
Publication of CN116364561A publication Critical patent/CN116364561A/zh
Application granted granted Critical
Publication of CN116364561B publication Critical patent/CN116364561B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

本发明实施例公开了一种键合方法及键合结构。该键合方法包括:提供第一基底、第二基底;在所述第一基底上沉积第一键合层,并在所述第二基底上沉积第二键合层;采用激光扫描的方式激活所述第一键合层,并通过所述第一键合层、所述第二键合层将所述第一基底与所述第二基底键合。本发明可以在对键合区域进行界面激活的同时,无需激活键合区域外的界面,极大的提高了键合的效率。

Description

键合方法及键合结构
技术领域
本发明涉及半导体技术领域,尤其涉及一种键合方法及键合结构。
背景技术
三维异质集成是延续摩尔定律、减小芯片面积以及提高芯片性能的一种重要的方式,其具有高带宽、低延迟、低功耗等优点,在5G、AI、高效运算(High PerformanceComputing,HPC)芯片等领域的具有广泛应用。在三维异质集成中,通常将晶圆与晶圆之间、晶圆和芯片之间以及芯片和芯片之间进行熔融键合(Fusion Bonding,FB)和混合键合(Hybrid Bonding,HB)以实现各半导体器件互连。然而,无论是熔融键合,还是混合键合,键合界面在键合前的活化是键合工艺中的重要一环,其直接决定着键合的质量。
以现有的芯片与晶圆(C2W)之间的键合技术为例,在进行芯片与晶圆之间的键合时,需要将键合的芯片从晶圆上切割后,全部清洗以在芯片表面进行化学激活,同时与该芯片进行键合的晶圆表面也需要进行化学激活,芯片、晶圆的表面均进行化学激活后,便可以将芯片对准晶圆以进行键合。
目前,在对晶圆、芯片进行化学激活时,通常采用等离子体激活的方式实现。然而,在芯片与晶圆之间进行键合时,等离子体激活的方式只能对晶圆的整个表面进行一次性激活,无法实现对晶圆表面进行选择性的激活。
发明内容
针对现有技术的不足,本发明提供了一种键合方法及键合结构,可以在对键合区域进行界面激活的同时,无需激活键合区域外的界面,极大的提高了键合的效率。
第一方面,本发明实施例提供了一种键合方法,其包括:
提供第一基底、第二基底;
在所述第一基底上沉积第一键合层,并在所述第二基底上沉积第二键合层;
采用激光扫描的方式激活所述第一键合层,并通过所述第一键合层、所述第二键合层将所述第一基底与所述第二基底键合。
进一步地,在所述的键合方法中,所述在所述第一基底上沉积第一键合层,包括:
在所述第一基底上沉积第一保护层;
在所述第一保护层上沉积所述第一键合层。
更进一步地,在所述的键合方法中,所述第一保护层的原子之间化学键能高于所述第一键合层的原子之间化学键能。
更进一步地,在所述的键合方法中,所述第一键合层的材料包括氧化硅、氮化硅中的一种或多种,所述第一保护层的材料包括碳化硅。
进一步地,在所述的键合方法中,所述采用激光扫描的方式以激活所述第一键合层、所述第二键合层,并通过所述第一键合层、所述第二键合层将所述第一基底与所述第二基底键合,包括:
确定所述第一键合层的键合区域以及所述第二键合层的键合区域;
对所述第一键合层的键合区域以及所述第二键合层的键合区域进行亲水性处理;
采用飞秒激光对所述第一键合层的键合区域进行界面扫描,以激活所述第一键合层的键合区域;
分别对所述第一键合层的键合区域、所述第二键合层的键合区域进行清洗处理;
将所述第一键合层的键合区域与所述第二键合层的键合区域进行界面贴合,并进行退火处理,以实现所述第一基底与所述第二基底键合。
更进一步地,在所述的键合方法中,在所述分别对所述第一键合层的键合区域、所述第二键合层的键合区域进行清洗处理之前,还包括:
采用飞秒激光对所述第二键合层的键合区域进行界面扫描,以激活所述第二键合层的键合区域。
更进一步地,在所述的键合方法中,所述在所述第二基底上沉积第二键合层,包括:
在所述第二基底上沉积第二保护层;
在所述第二保护层上沉积所述第二键合层。
更进一步地,在所述的键合方法中,所述第二保护层的原子之间化学键能高于所述第二键合层的原子之间化学键能。
更进一步地,在所述的键合方法中,所述第二键合层的材料包括氧化硅、氮化硅中的一种或多种,所述第二保护层的材料包括碳化硅。
进一步地,在所述的键合方法中,所述第一基底包括晶圆、芯片中的一种或多种,所述第二基底包括晶圆、芯片中的一种或多种。
第二方面,本发明实施例还提供了一种键合结构,其包括:
第一基底,所述第一基底包括第一键合层;
第二基底,所述第二基底包括第二键合层;
其中,所述第一键合层经激光扫描激活后,进行界面键合以实现互连。
本发明提供了一种键合方法及键合结构,通过采用激光扫描的方式在对键合区域进行界面激活时,无需激活键合区域外的界面,同时为了避免激光在进行面扫描时出现穿透的问题,导致第一基底的内部结构受到破坏,本申请还可以在第一基底与第一键合层之间设置第一保护层,从而实现了对第一基底、第二基底的内部结构进行保护。
附图说明
为了更清楚地说明本发明实施例技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的键合方法流程示意图;
图2为本发明实施例提供的激光激活的原理图;
图3为本发明实施例提供的键合方法一流程示意图;
图4为本发明实施例提供的键合结构示意图;
图5为本发明实施例提供的另一键合结构示意图;
图6为本发明实施例提供的另一键合结构示意图;
图7为本发明实施例提供的另一键合结构示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
应当理解,虽然这里可使用术语第一、第二等描述各种组件,但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如,第一组件可以称为第二组件,类似地,第二组件可以称为第一组件,而不背离本发明的范围。
还应当理解,当称一个组件在另一个组件“上”、“连接”另一个组件时,它可以直接在另一个组件上或者连接另一个组件,或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的,术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸,或者可以具有小于下方或上方结构范围的范围。此外,层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如,层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间,同时层还可以水平、垂直和/或沿倾斜表面延伸。
请参阅图1和图4,图1为本发明实施例提供的键合方法流程示意图,图4为本发明实施例提供的键合结构示意图。如图1和图4所示,一种键合方法,其包括:
S110、提供第一基底101、第二基底201;
S120、在所述第一基底101上沉积第一键合层103,并在所述第二基底201上沉积第二键合层203;
S130、采用激光扫描的方式以激活所述第一键合层103,并通过所述第一键合层103、所述第二键合层203将所述第一基底101与所述第二基底201键合。
具体的,第一键合层103经激光扫描后,可以实现对第一键合层103的表层进行轰击,以使得第一键合层103的表层各原子之间的化学键发生断裂,进而实现激活第一键合层103的键合界面,从而使得第一键合层103与第二键合层203具备界面键合的条件。
其中,第一基底101与第二基底201的键合对象包括第一基底101上的晶圆与第二基底201上的晶圆、或第一基底101上的晶圆与第二基底201上的芯片、又或第一基底101上的芯片与第二基底201上的芯片、又或第一基底101上的芯片与第二基底201上的晶圆之间的键合,第一键合层103可以沉积于第一基底101的晶圆上,也可以沉积于第一基底101的芯片上,第二键合层203可以沉积于第二基底201的晶圆上,也可以沉积于第二基底201的芯片上。当需要将第一基底101上的芯片或晶圆与第二基底201上的芯片或晶圆进行键合时,只需采用激光对第一键合层103进行面扫描,以轰击第一键合层103的表层,进而便可以实现键合前的激活。具体的,若第一基底101上的晶圆与第二基底201上的多个芯片进行键合,可以预先在第二基底201上沉积键合层,然后将第二基底201上的芯片从第二基底201上切割下来,并将第二基底201上的芯片分别与第一基底101上的晶圆进行键合;若第一基底101上的多个芯片与第二基底201上的多个芯片进行键合,可以预先在第一基底101以及第二基底201上沉积键合层,然后将第一基底101以及第二基底201上的芯片从各自基底上切割下来,最后将切割下来的芯片进行键合。
可以理解,第一基底101与第二基底201进行键合的过程中,第二基底201上的第二键合层203也可以采用激光进行面扫描以轰击第二键合层203的表层,也可以采用其他方式进行界面激活,还可以不用对第二键合层203进行界面激活,也就是说,第一键合层103与第二键合层203之间键合主要是依据各自键合层的材料来决定。
另外,第一基底101、第二基底201还可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-On-Insulator,绝缘体上的硅)衬底或GOI(Germanium-on-Insulator,绝缘体上锗)等衬底;同时第一基底101、第二基底201还可以包括其他元素半导体或化合物半导体的衬底,例如砷化镓、磷化铟或碳化硅 等。第一基底101、第二基底201还可以为叠层结构,例如硅/锗硅叠层等;另外,第一基底101、第二基底201还可以包括进行离子掺杂后的衬底,可以进行P型掺杂,也可以进行N型掺杂;第一基底101、第二基底201中还可以形成有多个外围器件,如场效应晶体管、电容、电感和/或PN结二极管等。本实施例中,第一基底101、第二基底201包括硅衬底,其还包括内部其他器件结构,例如位线结构,晶体管结构等,但由于与本发明无关,所以不进行绘示。
在一些实施例中,如图5所示,所述第一基底101还包括第一保护层102,所述第一保护层102位于所述第一键合层103与所述第一基底101之间。
具体的,为了防止激光在对第一键合层103进行面扫描时出现光子穿透的问题,导致第一基底101的内部结构受到破坏,可以在第一键合层103与第一基底101所在的晶圆或芯片之间设置第一保护层102,以实现对第一基底101的内部结构进行保护。
在一些实施例中,如图6所示,所述第二基底201还包括第二保护层202,所述第二保护层202位于所述第二键合层203与所述第二基底201之间。同样的,为了防止激光在对第二键合层203进行面扫描时出现光子穿透的问题,导致第二基底201的内部结构受到破坏,可以在第二键合层203与第二基底201所在的晶圆或芯片之间设置第二保护层202,以实现对第二基底201的内部结构进行保护。
可以理解,第一基底101在与第二基底201进行键合前,需要预先在第一基底101上沉积第一保护层102,然后在第一保护层102上沉积第一键合层103;同时,第二基底201上也需预先沉积第二保护层202,并在第二保护层202上沉积第二键合层203,进而便可以实现第一保护层102位于第一键合层103与第一基底101之间,第二保护层202位于第二键合层203与第二基底201之间。
需要说明的是,第一基底101在与第二基底201进行键合的过程中,若无需对第一基底101、第二基底201的内部结构进行保护,可以无需键合层与基底之间设置保护层。也就是说,键合层与基底之间设置保护层可以根据实际应用进行选择,本实施例不做具体限定。
在一些实施例中,所述第一保护层102的原子之间化学键能高于所述第一键合层103的原子之间化学键能,所述第二保护层202的原子之间化学键能高于所述第二键合层的原子之间化学键能。
其中,第一保护层102中的各原子之间化学键的稳定性高于第一键合层103中的各原子之间化学键,第二保护层202中的各原子之间化学键的稳定性高于第二键合层203中的各原子之间化学键。当仅需要第一键合层103、第二键合层203中的原子之间化学键发生断裂时,只需通过激光控制第一键合层103、第二键合层203、第一保护层102、第二保护层202的各原子之间化学键断裂的能阶,便可以实现第一键合层103、第二键合层203中的各原子之间化学键发生断裂,第一保护层102、第二保护层202中的各原子之间化学键不发生断裂,进而可以避免光子穿透至第一基底101、第二基底201的内部。
另外,对第一键合层103、第二键合层203进行扫描的激光可以为飞秒激光,也可以为其他类型的激光,只需在采用激光对第一键合层103、第二键合层203进行扫描时,第一保护层102、第二保护层202中的各原子之间化学键不发生断裂即可。同时,由于飞秒激光具备高功率、窄脉冲,且在对第一键合层103、第二键合层203所在的区域热影响较小,加工材料广泛,精密度高,故本实施例优选飞秒激光。
在一些具体实施例中,所述第一键合层103或/和所述第二键合层203的材料包括氧化硅、氮化硅中的一种或多种;所述第一保护层102或/和所述第二保护层202的材料包括碳化硅。其中,氧化硅中的硅氧化学键断裂所需的能量为452kj/mol,氮化硅中的硅氮化学键断裂所需的能量为360 kj/mol,碳化硅中的碳硅化学键断裂所需的能量为3000 kj/mol。例如,如图2所示,当第一键合层103、第二键合层203的材料包括氧化硅时,第一键合层103、第二键合层203在经激光扫描后,可以对第一键合层103、第二键合层203的表层进行轰击,以使得第一键合层103、第二键合层203的表层的硅氧化学键发生断裂,进而实现激活第一键合层103、第二键合层203的键合界面。
可以理解,第一键合层103、第二键合层203的材料不仅仅限于氧化硅、氮化硅,第一保护层102、第二保护层202的材料不仅仅限于碳化硅,其具体选择可根据实际应用进行选择,本实施例不做具体限定。
在一些实施例中,如图3和图6所示,步骤S130包括步骤S131、S132、S133、S134和S135。
S131、确定所述第一键合层103的键合区域以及所述第二键合层203的键合区域;
S132、对所述第一键合层103的键合区域以及所述第二键合层203的键合区域进行亲水性处理;
S133、采用飞秒激光分别对所述第一键合层103的键合区域以及所述第二键合层203的键合区域进行界面扫描,以激活所述第一键合层103的键合区域、所述第二键合层203的键合区域;
S134、分别对所述第一键合层103的键合区域、所述第二键合层203的键合区域进行清洗处理;
S135、将所述第一键合层103的键合区域与所述第二键合层203的键合区域进行界面贴合,并进行退火处理,以实现所述第一基底101与所述第二基底201键合。
具体的,为了使得第一基底101与第二基底201能够更加牢固的进行键合,在确定第一键合层103以及第二键合层203的键合区域后,分别对第一键合层103以及第二键合层203的键合区域进行亲水性处理,以使得激光在对第一键合层103、第二键合层203进行扫描时,由于水分子的氢氧键的键能较低,激光可以将第一键合层103、第二键合层203的表层水分子中的氢键断裂,进而增加键合所需的硅羟基,从而使得第一基底101与第二基底201能够更加牢固的进行键合。
同时,在将进行激活后的第一键合层103与第二键合层203进行界面贴合时,还需要对第一键合层103、第二键合层203的表面进行清洗处理,以去除键合界面上的杂质,从而可大大减少键合的失效率,进而提高产品的可靠性。
另外,本申请提及的键合方法本质上是基底上晶圆与芯片之间、晶圆与晶圆之间或芯片与芯片之间的键合,故在实现第一基底101与第二基底201键合的过程中,需要确定第一基底101以及第二基底201上进行键合的晶圆或芯片,也就是确定第一键合层103的键合区域和第二键合层203的键合区域,然后便可以采用飞秒激光对键合区域进行界面扫描以对键合区域进行激活,并进行相应的清洗处理,最后便可以将各自的键合区域进行界面贴合以实现第一基底101与第二基底201的键合。
可以理解,本申请在实现第一基底101与第二基底201的键合过程中,可以是第一基底101上的晶圆与第二基底201上的一个或多个芯片进行键合,也可以是第一基底101上的一个或多个芯片与第二基底201上的晶圆进行键合,还可以是第一基底101上的一个或多个芯片与第二基底201上的一个或多个芯片进行键合,其可以根据实际应用进行选择,本实施例不做具体限定。
还可以理解,本申请在实现第一基底101与第二基底201的键合过程中,可以是第一基底101中的多个子基底与第二基底201之间的键合,也可以是第一基底101与第二基底201中的多个子基底之间的键合,还可以是第一基底101中的多个子基底与第二基底201中的多个子基底之间的键合,其可以根据实际应用进行选择,本实施例不做具体限定。
如图7所示,第一基底101包括第一子基底101a和第二子基底101b,第一基底101与第二基底201键合实际上是第一子基底101a与第二基底201、第二子基底101b与第二基底201之间的键合,第一子基底101a上可以依次沉积第一子保护层102a和第一子键合层103a,第二子基底101b上可以依次沉积第二子保护层102b和第二子键合层103b,此时只需采用飞秒激光分别对第一子键合层103a、第二子键合层103b、第二键合层203上与第一子键合层103a对应的键合区域以及第二键合层203上与第二子键合层103b对应的键合区域进行界面扫描,便可以实现对各自键合区域进行激活,从而实现第一子基底101a、第二子基底101b分别与第二基底201之间的键合。
在一些实施例中,如图4所示,本申请还提供了一种键合结构,其包括:
第一基底101,所述第一基底101包括第一键合层103;
第二基底201,所述第二基底201包括第二键合层203;
其中,所述第一键合层103经激光扫描激活后,进行界面键合以实现互连。
具体的,第一键合层103经激光扫描后,可以实现对第一键合层103的表层进行轰击,以使得第一键合层103的表层各原子之间的化学键发生断裂,进而实现激活第一键合层103的键合界面,从而使得第一键合层103与第二键合层203具备界面键合的条件。
需要说明的是,第一基底101与第二基底201的键合具体为第一基底101中的晶圆与第二基底201中的晶圆、或第一基底101中的晶圆与第二基底201中的芯片、又或第一基底101中的芯片与第二基底201中的芯片、又或第一基底101中的芯片与第二基底201中的晶圆之间的键合,第一键合层103可以沉积于第一基底101的晶圆上,也可以沉积于第一基底101的芯片上,第二键合层203可以沉积于第二基底201的晶圆上,也可以沉积于第二基底201的芯片上。当需要将第一基底101中的芯片或晶圆与第二基底201中的芯片或晶圆进行键合时,只需在对应的表层沉积键合层,并采用激光对键合层进行面扫描,以轰击键合层的表层,进而便可以实现键合前的界面激活。
可以理解,第一基底101、第二基底201中具备至少一个芯片或具备至少一个晶圆,第一基底101、第二基底201中芯片、晶圆的数量可以根据实际应用进行选择,本实施例不做具体限定。
另外,第一基底101、第二基底201可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-On-Insulator,绝缘体上的硅)衬底或GOI(Germanium-on-Insulator,绝缘体上锗)等衬底;同时第一基底101、第二基底201还可以包括其他元素半导体或化合物半导体的衬底,例如砷化镓、磷化铟或碳化硅 等。第一基底101、第二基底201还可以包括叠层结构,例如硅/锗硅叠层等;另外,第一基底101、第二基底201还可以包括进行离子掺杂后的衬底,可以进行P型掺杂,也可以进行N型掺杂;第一基底101、第二基底201中还可以形成有多个外围器件,如场效应晶体管、电容、电感和/或PN结二极管等。本实施例中,第一基底101、第二基底201包括硅衬底,其还包括内部其他器件结构,例如位线结构,晶体管结构等,但由于与本发明无关,所以不进行绘示。
在一些实施例中,如图5所示,键合结构中的第一基底还包括第一保护层102,第一保护层102位于所述第一键合层103与第一基底之间。具体的,为了防止激光在对第一键合层103进行面扫描时出现光子穿透的问题,导致第一基底101的内部结构受到破坏,可以在第一键合层103与第一基底101所在的晶圆或芯片之间设置第一保护层102,以实现对第一基底101的内部结构进行保护。
在一些实施例中,如图6所示,键合结构中的第二基底201还包括第二保护层202,所述第二保护层202位于所述第二键合层203与所述第二基底201之间,进而可以避免激光在进行面扫描时出现穿透现象,实现了对第二基底201的内部结构进行保护。
在本发明提供的键合方法中,可以通过采用激光扫描的方式对键合区域进行激活时,无需对键合区域外进行激活,同时为了避免激光在进行面扫描时出现穿透现象,导致第一基底101、第二基底201的内部结构受到破坏,还可以在第一基底101与第一键合层103之间设置第一保护层102,第二基底201与第二键合层203之间设置第二保护层202,以实现对第一基底101、第二基底201的内部结构进行保护。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到各种等效的修改或替换,这些修改或替换都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种键合方法,其特征在于,包括:
提供第一基底、第二基底;
在所述第一基底上沉积第一键合层,并在所述第二基底上沉积第二键合层;
采用激光扫描的方式激活所述第一键合层,并通过所述第一键合层、所述第二键合层将所述第一基底与所述第二基底键合;
其中,所述采用激光扫描的方式以激活所述第一键合层、所述第二键合层,并通过所述第一键合层、所述第二键合层将所述第一基底与所述第二基底键合,包括:
确定所述第一键合层的键合区域以及所述第二键合层的键合区域;
对所述第一键合层的键合区域以及所述第二键合层的键合区域进行亲水性处理;
采用飞秒激光对所述第一键合层的键合区域进行界面扫描,以使得所述第一键合层的键合区域表层的化学键断裂,实现激活所述第一键合层的键合区域;
分别对所述第一键合层的键合区域、所述第二键合层的键合区域进行清洗处理;
将所述第一键合层的键合区域与所述第二键合层的键合区域进行界面贴合,并进行退火处理,以实现所述第一基底与所述第二基底键合。
2.根据权利要求1所述的键合方法,其特征在于,所述在所述第一基底上沉积第一键合层,包括:
在所述第一基底上沉积第一保护层;
在所述第一保护层上沉积所述第一键合层。
3.根据权利要求2所述的键合方法,其特征在于,所述第一保护层的原子之间化学键能高于所述第一键合层的原子之间化学键能。
4.根据权利要求3所述的键合方法,其特征在于,所述第一键合层的材料包括氧化硅、氮化硅中的一种或多种,所述第一保护层的材料包括碳化硅。
5.根据权利要求1所述的键合方法,其特征在于,在所述分别对所述第一键合层的键合区域、所述第二键合层的键合区域进行清洗处理之前,还包括:
采用飞秒激光对所述第二键合层的键合区域进行界面扫描,以激活所述第二键合层的键合区域。
6.根据权利要求5所述的键合方法,其特征在于,所述在所述第二基底上沉积第二键合层,包括:
在所述第二基底上沉积第二保护层;
在所述第二保护层上沉积所述第二键合层。
7.根据权利要求6所述的键合方法,其特征在于,所述第二保护层的原子之间化学键能高于所述第二键合层的原子之间化学键能。
8.根据权利要求6所述的键合方法,其特征在于,所述第二键合层的材料包括氧化硅、氮化硅中的一种或多种,所述第二保护层的材料包括碳化硅。
9.根据权利要求1所述的键合方法,其特征在于,所述第一基底包括晶圆、芯片中的一种或多种,所述第二基底包括晶圆、芯片中的一种或多种。
10.一种键合结构,其特征在于,包括:
第一基底,所述第一基底包括第一键合层;
第二基底,所述第二基底包括第二键合层;
其中,所述第一键合层经激光扫描激活后,与所述第二键合层进行界面键合以实现互连,具体的:确定所述第一键合层的键合区域以及所述第二键合层的键合区域;对所述第一键合层的键合区域以及所述第二键合层的键合区域进行亲水性处理;采用飞秒激光对所述第一键合层的键合区域进行界面扫描,以使得所述第一键合层的键合区域表层的化学键断裂,实现激活所述第一键合层的键合区域;分别对所述第一键合层的键合区域、所述第二键合层的键合区域进行清洗处理;将所述第一键合层的键合区域与所述第二键合层的键合区域进行界面贴合,并进行退火处理,以实现所述第一基底与所述第二基底键合。
CN202310642479.8A 2023-06-01 2023-06-01 键合方法及键合结构 Active CN116364561B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310642479.8A CN116364561B (zh) 2023-06-01 2023-06-01 键合方法及键合结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310642479.8A CN116364561B (zh) 2023-06-01 2023-06-01 键合方法及键合结构

Publications (2)

Publication Number Publication Date
CN116364561A CN116364561A (zh) 2023-06-30
CN116364561B true CN116364561B (zh) 2023-09-08

Family

ID=86913436

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310642479.8A Active CN116364561B (zh) 2023-06-01 2023-06-01 键合方法及键合结构

Country Status (1)

Country Link
CN (1) CN116364561B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09197457A (ja) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd 光発生装置及びその製造方法
CN112420914A (zh) * 2020-11-23 2021-02-26 济南晶正电子科技有限公司 一种复合薄膜、制备方法及电子元器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4730581B2 (ja) * 2004-06-17 2011-07-20 信越半導体株式会社 貼り合わせウェーハの製造方法
WO2007142802A2 (en) * 2006-05-23 2007-12-13 Vladimir Vaganov Method of wafer-to-wafer bonding
US7718554B2 (en) * 2007-02-09 2010-05-18 Wafermasters, Inc. Focused laser beam processing
US8304324B2 (en) * 2008-05-16 2012-11-06 Corporation For National Research Initiatives Low-temperature wafer bonding of semiconductors to metals
EP2731126A1 (en) * 2012-11-09 2014-05-14 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO Method for bonding bare chip dies

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09197457A (ja) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd 光発生装置及びその製造方法
CN112420914A (zh) * 2020-11-23 2021-02-26 济南晶正电子科技有限公司 一种复合薄膜、制备方法及电子元器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张春红,徐晓冬,刘立佳.《高分子材料》.北京:北京航空航天大学出版社,2016,第132页. *

Also Published As

Publication number Publication date
CN116364561A (zh) 2023-06-30

Similar Documents

Publication Publication Date Title
EP2600389A1 (en) Method for bonding semiconductor substrates
KR100935567B1 (ko) 반도체 장치 및 그 제조 방법
US9818901B2 (en) Wafer bonded solar cells and fabrication methods
US10923427B2 (en) SOI wafers with buried dielectric layers to prevent CU diffusion
US8569086B2 (en) Semiconductor device and method of dicing semiconductor devices
US7948088B2 (en) Semiconductor device
US20180061671A1 (en) Semiconductor Device with Plated Lead Frame
US20240006223A1 (en) Method for semiconductor die edge protection and semiconductor die separation
US20190148306A1 (en) Semiconductor backmetal and over pad metallization structures and related methods
US7736935B2 (en) Passivation of semiconductor structures having strained layers
US7655539B2 (en) Dice by grind for back surface metallized dies
CN113053806B (zh) 键合结构及其形成方法、晶圆键合结构及晶圆的键合方法
CN116364561B (zh) 键合方法及键合结构
US20200013722A1 (en) Silicon Carbide Semiconductor Device Having a Metal Adhesion and Barrier Structure and a Method of Forming Such a Semiconductor Device
JP3171322B2 (ja) Soi基板およびその製造方法
US20170154853A1 (en) Method for singulating a multiplicity of chips
JPS6135517A (ja) 半導体装置の形成方法
US5766973A (en) Method for manufacturing a semiconductor arrangement by introducing crystal disorder structures and varying diffusion rates
KR102031725B1 (ko) 결정질 반도체 재료의 박층 제공방법 및 관련 구조 및 장치
US20230062412A1 (en) Storage layers for wafer bonding
US20240014048A1 (en) Method of manufacturing semiconductor structure having heat dissipation structure
KR101051950B1 (ko) 반도체소자의 제조방법
HEINZE et al. Thin, Strong, Cheap
KR20040059730A (ko) 반도체 소자의 제조 방법
JPH03191528A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant