CN116349423A - 存储器单元及支柱的多个叠组 - Google Patents

存储器单元及支柱的多个叠组 Download PDF

Info

Publication number
CN116349423A
CN116349423A CN202180067132.4A CN202180067132A CN116349423A CN 116349423 A CN116349423 A CN 116349423A CN 202180067132 A CN202180067132 A CN 202180067132A CN 116349423 A CN116349423 A CN 116349423A
Authority
CN
China
Prior art keywords
conductive
control gate
coupled
length
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180067132.4A
Other languages
English (en)
Inventor
D·A·克拉姆皮特
S·D·利奥史密斯
M·J·金
L·M·克拉姆皮特
J·霍普金斯
K·Y·泰特斯
I·V·恰雷
M·J·巴克利
A·查杜鲁
P·纳塔拉詹
R·W·林赛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN116349423A publication Critical patent/CN116349423A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

一些实施例包含设备及形成所述设备的方法。所述设备中的一个包含位于衬底上方的第一叠组及位于所述第一叠组上方的第二叠组，及延伸穿过所述第一及第二叠组的支柱。所述第一叠组包含第一存储器单元、与所述第一存储器单元相关联的第一控制栅极，及耦合到所述第一控制栅极的第一导电路径。所述第二导电路径包含位于所述衬底上方的所述设备的第一层级上的第二导电垫。所述第二叠组包含第二存储器单元、与所述第二存储器单元相关联的第二控制栅极，及耦合到所述第二控制栅极的第二导电路径。所述第二导电路径包含位于所述设备的第二层级上的第二导电垫。所述第一及第二导电垫在与从所述第一叠组到所述第二叠组的方向垂直的方向上具有长度。

Description

存储器单元及支柱的多个叠组
优先权申请
本申请要求2020年8月31日提交的美国申请序列号17/008,130的优先权益，所述美国申请以全文引用的方式并入本文中。
技术领域
本文中所描述的实施例涉及包含多叠组非易失性存储器装置的存储器装置。
背景技术
存储器装置广泛地用于计算机及许多其它电子物品中。存储器装置通常具有用于存储信息的存储器单元。存储器单元密度越高，可存储的信息越多。存储器装置通常具有与存储器单元相关联的控制栅极以控制对存储器单元的存取。存储器装置还具有导电路径及其它结构，以提供控制栅极与存储器装置中的其它电路系统之间的电连接。在一些存储器装置中，存储器单元堆叠在存储器装置的半导体衬底上方的许多层级中。随着对存储器单元密度的需求增加，许多常规技术旨在为给定区域构建相对大量的堆叠式存储器单元层级。然而，使用常规技术在存储器装置中形成导电路径及其它结构以容纳如此大量的堆叠式存储器单元层级有时可能是困难的或不可实现的。
附图说明
图1展示根据本文所描述的一些实施例的呈存储器装置形式的设备。
图2展示根据本发明的实施例的呈具有存储器单元块的存储器装置形式的设备的示意图。
图3展示根据本文所描述的一些实施例的图2的存储器装置的部分的示意图，其包含图2的块中的一个的部分及耦合到与存储器装置的存储器单元相关联的控制栅极的导电路径。
图4展示根据本文所描述的一些实施例的图2及图3的存储器装置的结构的俯视图。
图5展示根据本文所描述的一些实施例的图4的存储器装置的存储器阵列部分的俯视图的放大部分，其包含耦合到存储器装置中的相应块的控制栅极的导电垫及水平导电轨。
图6A到图6F展示根据本文所描述的一些实施例的图5的存储器装置的部分的不同视图。
图6G及图6H展示根据本文所描述的一些实施例的用于图6A的存储器装置的导电垫的替代结构。
图6I及图6J展示根据本文所描述的一些实施例的用于图6A的存储器装置的导电垫的另一替代结构。
图7展示根据本文所描述的一些实施例的从X方向查看的图5的存储器装置的部分(例如，截面)。
图8展示根据本文所描述的一些实施例的图4的存储器装置的外围部分的俯视图的放大部分，其包含耦合到外围部分中的结构的导电垫及水平导电轨。
图9及图10展示根据本文所描述的一些实施例的图8的存储器装置的部分的不同视图。
图11展示根据本文所描述的一些实施例的图4的存储器装置的不同部分的组合截面。
图12到32展示根据本发明的一些实施例的在形成图2到图11的存储器装置的第一叠组的过程期间的结构的不同视图，所述结构包含第一叠组中的导电路径的结构。
图33到42展示根据本发明的一些实施例的在形成图2到图11的存储器装置的第二叠组的过程期间的结构的不同视图，所述结构包含第二叠组中的导电路径的结构。
图43到65展示根据本发明的一些实施例的在形成图2到图11的存储器装置的第三叠组的过程期间的结构的不同视图，所述结构包含第三叠组中的导电路径的结构。
图66展示根据本文所描述的一些实施例的包含存储器装置的系统。
具体实施方式
本文所描述的技术包含存储器装置，所述存储器装置包含存储器单元的叠组。叠组在半导体衬底上方彼此堆叠。存储器装置还包含穿过堆叠式叠组的支柱。存储器装置具有导电路径及耦合到叠组的相应控制栅极的其它结构。本文所描述的技术还提供形成导电路径的方法并且可为可扩展的，使得存储器装置中的叠组的数目可不受存储器装置中的导电路径结构的限制。因此，本文所描述的存储器装置可具有用于给定装置的相对较高数目的叠组，从而产生相对较高的存储器单元密度。下文参考图1到图66的描述论述其它改进及益处。
图1展示根据本文所描述的一些实施例的呈存储器装置100形式的设备。存储器装置100可包含存储器阵列(或多个存储器阵列)101，其含有布置成例如块191及192的块(存储器单元块)的存储器单元102。在存储器装置100的物理结构中，存储器单元102可竖直地布置(例如，彼此堆叠)在存储器装置100的衬底(例如，半导体衬底)上方。图1展示具有两个块191及192的存储器装置100作为实例。存储器装置100可具有多于两个块。
如图1中所示，存储器装置100可包含存取线(其可包含字线)150及数据线(其可包含位线)170。存取线150可携载信号(例如，字线信号)WL0到WLm。数据线170可携载信号(例如，位线信号)BL0到BLn。存储器装置100可使用存取线150选择性地存取块191及192的存储器单元102，并使用数据线170选择性地与存储器单元102交换信息(例如，数据)。
存储器装置100可包含地址寄存器107以接收线(例如，地址线)103上的地址信息(例如，地址信号)ADDR。存储器装置100可包含可对来自地址寄存器107的地址信息进行解码的行存取电路系统108及列存取电路系统109。基于经解码地址信息，存储器装置100可确定将在存储器操作期间存取块191及192的哪些子块的哪些存储器单元102。存储器装置100可包含驱动器(驱动器电路)140，其可为行存取电路系统108的一部分。驱动器140可操作(例如，作为开关操作)以在存储器装置100的操作期间在提供电压的节点与相应的存取线150之间形成(或不形成)导电路径(例如，电流路径)。
存储器装置100可执行读取操作以从块191及192的存储器单元102读取(例如，感测)信息(例如，先前所存储的信息)，或执行写入(例如，编程)操作以将信息存储(例如，编程)于块191及192的存储器单元102中。存储器装置100可使用与信号BL0到BLn相关联的数据线170以提供待存储于存储器单元102中的信息或获得从存储器单元102读取(例如，感测)的信息。存储器装置100也可执行擦除操作以从块191及192的存储器单元102中的一些或全部擦除信息。
存储器装置100可包含控制单元118，所述控制单元可经配置以基于线104上的控制信号控制存储器装置100的存储器操作。线104上的控制信号的实例包含一或多个时钟信号及其它信号(例如，芯片启用信号CE#、写入启用信号WE#)，以指示存储器装置100可执行哪一操作(例如，读取、写入或擦除操作)。存储器装置100外部的其它装置(例如，存储器控制器或处理器)可控制线104上的控制信号的值。线104上的信号的组合的特定值可产生可致使存储器装置100执行对应存储器操作(例如，例如，读取、写入或擦除操作)的命令(例如，读取、写入或擦除命令)。
存储器装置100可包含感测及缓冲电路系统120，所述感测及缓冲电路系统可包含例如感测放大器及页缓冲电路(例如，数据锁存器)的组件。感测及缓冲电路系统120可响应于来自列存取电路系统109的信号BL_SEL0到BL_SELn。感测及缓冲电路系统120可经配置以确定(例如，通过感测)从块191及192的存储器单元102(例如，在读取操作期间)读取的信息的值并且将信息的值提供到线(例如，全局数据线)175。感测及缓冲电路系统120还可经配置以使用线175上的信号以基于(例如，在写入操作期间)线175上的信号的值(例如，电压值)确定待存储(例如，编程)于块190及191的存储器单元102中(例如，在写入操作期间)的信息的值。
存储器装置100可包含输入/输出(I/O)电路系统117以在块191及192的存储器单元102与线(例如，I/O线)105之间交换信息。线105上的信号DQ0到DQN可表示从块191及192的存储器单元102读取或存储在块191及192的存储器单元102中的信息。线105可包含存储器装置100内的节点或存储器装置100可驻存的封装上的引脚(或焊球)。在存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线103、104及105与存储器装置100通信。
存储器装置100可接收电源电压，包含电源电压Vcc及Vss。电源电压Vss可在接地电位(例如，具有大约零伏特的值)下操作。电源电压Vcc可包含从例如电池的外部电源或交流电到直流电(AC-DC)转换器电路系统供应到存储器装置100的外部电压。
存储器单元102中的每一个可经编程以存储表示至多一个位(例如，单个位)的值或例如两个、三个、四个或另一数目个位的多个位的值的信息。举例来说，存储器单元102中的每一个可经编程以存储表示单个位的二进制值“0”或“1”的信息。每单元单个位有时称为单层级单元。在另一实例中，存储器单元102中的每一个可经编程以存储表示多个位的值的信息，例如，两个位的四个可能值“00”、“01”、“10”及“11”中的一个、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一个或另一数目的多个位的其它值中的一个。具有存储多个位的能力的单元有时称为多层级单元(或多状态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可保留当电源(例如，电压Vcc、Vss或两者)从存储器装置100断开连接时存储于其上的信息。举例来说，存储器装置100可为快闪存储器装置，例如，NAND快闪(例如，3维(3D)NAND)或NOR快闪存储器装置，或另一种类的存储器装置，例如，可变电阻存储器装置(例如，相变存储器装置或电阻性随机存取存储器(RAM)装置)。
本领域一般技术人员可认识到，存储器装置100可包含其它组件，其中若干组件未展示于图1中以免混淆本文所描述的实例实施例。存储器装置100的至少一部分可包含与下文参考图2到图66所描述的存储器装置中的任一个的结构类似或相同的结构并且执行与所述存储器装置中的任一个的操作类似或相同的操作。
图2展示根据本发明的实施例的呈具有块(例如，存储器单元块)291及292的存储器装置200的形式的设备的示意图。存储器装置200可包含非易失性(例如，NAND快闪存储器装置)或其它类型的存储器装置。如图2中所示，存储器装置200可包含存储器单元阵列(或多个存储器阵列)201。存储器装置200可对应于存储器装置100。举例来说，存储器阵列201及块291及292可分别对应于图1的存储器装置100的存储器阵列101及块191及192。
如图2中所示，存储器装置200可包含存储器单元202、数据线2700到270N(2700到270N)、块291中的控制栅极2500到25017(例如，18个控制栅极2500到25017)，及块292中的控制栅极250'0到250'17(例如，18个控制栅极250'0到250'17)。数据线2700-270N可对应于图1的存储器装置100的数据线170的一部分。在图2中，紧靠数字(例如，270N)的标签“N”(索引N)表示存储器装置200的数据线的数目。举例来说，如果存储器装置200包含16个数据线，则N是15(数据线2700到27015)。
在图2中，数据线2700到270N可包含存储器装置200的位线(例如，本地位线)(或可为其一部分)。如图2中所示，数据线2700到270N可分别携载信号(例如，位线信号)BL0到BLN。在存储器装置200的物理结构中，数据线2700到270N可经结构化为导电线且具有在Y方向上延伸的相应长度。
如图2中所示，存储器单元202可组织成单独块(存储器单元块)，例如块291及292。图2展示包含两个块291及292的存储器装置200作为实例。然而，存储器装置200可包含多个块。存储器装置200的块(例如，块291及292)可共享数据线(例如，数据线2700到270N)以携载从存储器装置200的选定存储器单元(例如，在块291或292中选定的存储器单元)中的存储器单元读取或待存储于其中的信息(呈信号的形式)。
控制栅极2500到25017可为本地字线的一部分，其可为存储器装置200(可对应于图1的存储器装置100的存取线150)的存取线(例如，全局字线)的一部分。控制栅极250'0到250'17可为其它本地字线的另一部分，其可为存储器装置200的存取线(例如，全局字线)的一部分。控制栅极2500到25017可与控制栅极250'0-250'17电气地分离。因此，可单独地存取(例如，一次一个地存取)块291及292。举例来说，可在一个时间使用控制栅极2500到25017存取块291，且可在另一时间使用控制栅极250'0到250'17在另一时间存取块292。
存储器装置200可在存储器装置200的块(例如，块291及292)中具有相同数目的控制栅极。在图2的实例中，存储器装置200具有在块291及292中的每一个中的18个控制栅极。图2展示包含块291及292中的18个控制栅极的存储器装置200作为实例。存储器装置200的块(例如，块291及292)中的控制栅极的数目可不同于18。因此，存储器装置200可包含用于存储器装置200的块(例如，块291及292)的少于18个控制栅极或多于18个控制栅极。
图2展示可相对于存储器装置200的结构的物理方向(例如，尺寸)的方向X、Y及Z。举例来说，Z方向可为垂直于存储器装置200的衬底(例如，图6A中所示的衬底699)的方向(例如，相对于所述衬底的竖直方向)。Z方向垂直于X方向及Y方向(例如，Z方向垂直于存储器装置200的X-Y平面)。作为实例，在存储器装置200的物理结构中，控制栅极2500到25017(例如，18个控制栅极)可在Z方向上形成于存储器装置200的18个不同层级(例如，层)上。在此实例中，控制栅极2500到25017的层级(例如，层)可在Z方向上以一个层级(一个材料层)在另一层级上方的方式形成(例如，堆叠)。
如图2中所示，存储器单元202可包含在存储器装置200的块(例如，块291及292)中的每一个中的相应存储器单元串230中。存储器单元串230中的每一个可在Z方向上具有串联连接的存储器单元(例如，18个串联连接的存储器单元)。在存储器装置200的物理结构中，存储器单元串230中的每一个中的存储器单元202可在存储器装置200的Z方向上在不同层级(例如，在图2的实例中的18个不同层)中形成(例如，竖直地彼此堆叠)。图2展示存储器单元串230中的每一个中的18个存储器单元的实例作为实例。然而，存储器装置200的每个存储器单元串中的存储器单元的数目可变化。举例来说，每个串230中的存储器单元的数目可等于存储器装置200的控制栅极(例如，控制栅极2500到25017)的层级(例如，层)的数目。
如图2中所示，控制栅极2500到25017可携载对应信号WL0到WL17。如上文所提及，控制栅极2500到25017可包含(或可作为部分)存储器装置200的存取线(例如，字线)。控制栅极2500到25017中的每一个可为位于存储器装置200的层级中的导电材料(例如，导电材料层)的结构(例如，层级)的一部分。存储器装置200可使用信号WL0到WL17以在操作(例如，读取、写入或擦除操作)期间选择性地控制对块291的存储器单元202的存取。举例来说，在读取操作期间，存储器装置200可使用信号WL0到WL17以控制对块291的存储器单元202的存取以从块291的存储器单元202读取(例如，感测)信息(例如，先前存储的信息)。在另一实例中，在写入操作期间，存储器装置200可使用信号WL0到WL17以控制对块291的存储器单元202的存取以在块291的存储器单元202中存储信息。
如图2中所示，控制栅极250'0到250'17可携载对应信号WL'0到WL'17。控制栅极250'0到250'17中的每一个可为位于存储器装置200的单一层级中的导电材料(例如，导电材料层)的结构(例如，层级)的一部分。控制栅极250'0到250'17可分别与控制栅极2500到25017位于同一层级中(在Z方向上)。如上文所提及，控制栅极250'0到250'17(例如，本地字线)可与控制栅极2500到25017(例如，其它本地字线)电气地分离
存储器装置200可在操作(例如，读取、写入或擦除操作)期间使用信号WL'0到WL'17以控制分别对块292的存储器单元202的存取。举例来说，在读取操作期间，存储器装置200可使用信号WL'0到WL'17以控制对块292的存储器单元202的存取以从块292的存储器单元202读取(例如，感测)信息(例如，先前存储的信息)。在另一实例中，在写入操作期间，存储器装置200可使用信号WL'0到WL'17以控制对块292的存储器单元202的存取以在块292的存储器单元202中存储信息。
如图2中所示，同一块中的不同存储器单元串中的存储器单元可共享所述块中的同一控制栅极(例如，可由所述控制栅极控制)。举例来说，在块291中，耦合到控制栅极2500的存储器单元202可共享控制栅极2500(可受其控制)。在另一实例中，耦合到控制栅极2501的存储器单元202可共享控制栅极2501(可受其控制)。在另一实例中，在块292中，耦合到控制栅极250'0的存储器单元202可共享控制栅极250'0(可受其控制)。在另一实例中，耦合到控制栅极250'1的存储器单元202可共享控制栅极250'1(可受其控制)。
存储器装置200可包含可携载信号(例如，源极线信号)SRC的源极(例如，源极线、源极板或源极区)298。源极298可经结构化为存储器装置200的导电线或导电板(例如，导电区)。源极298可为块291及292的共同源极线(例如，共同源极板或共同源极区)。源极298可耦合到存储器装置200的接地连接。
存储器装置200可包含选择晶体管(例如，漏极选择晶体管)2610到261i(2610到261i)及选择栅极(例如，漏极选择栅极)2810到281i。晶体管2610可共享同一选择栅极2810。晶体管261i可共享同一选择栅极281i。选择栅极2810到281N可分别携载信号SGD0到SGDi。
晶体管2610到261i可分别由信号SGD0到SGDi控制(例如，接通或断开)。在存储器装置200的存储器操作(例如，读取或写入操作)期间，可接通晶体管2610到261i(例如，通过激活相应信号SGD0到SGDi)以将块291的存储器单元串230耦合到数据线2700到270N的相应集合。可断开晶体管2610到261i(例如，通过去激活相应信号SGD0到SGDi)以将块291的存储器单元串230从数据线2700到270N的相应集合去耦。
存储器装置200可包含晶体管(例如，源极选择晶体管)260，其中的每一个可耦合于源极298与块291的相应存储器单元串(存储器单元串230中的一个)中的存储器单元202之间。存储器装置200可包含选择栅极(例如，源极选择栅极)280。晶体管260可共享选择栅极280。晶体管260可由同一信号，例如在选择栅极280上提供的SGS信号(例如，源极选择栅极信号)控制(例如，接通或断开)。在存储器装置200的存储器操作(例如，读取或写入操作)期间，可接通晶体管260(例如，通过激活SGS信号)以将块291的存储器单元串耦合到源极298。可断开晶体管260(例如，通过去激活SGS信号)以将块291的存储器单元串从源极298去耦。
存储器装置200可在块292中包含类似的选择栅极及选择晶体管。举例来说，在块292中，存储器装置200可包含选择栅极(例如，漏极选择栅极)281'0到281'i及晶体管(例如，漏极选择晶体管)2610到261i。块291的晶体管2610可共享同一选择栅极281'0。块292的晶体管261i可共享同一选择栅极281'i。选择栅极281'0到281'i可分别携载信号SGD'0到SGD'i。
块292的晶体管2610到261i可分别由信号SGD'0到SGD'i控制(例如，接通或断开)。在存储器装置200的存储器操作(例如，读取或写入操作)期间，可接通块292的晶体管2610到261i(例如，通过激活相应信号SGD'0到SGD'i)以将块292的存储器单元串耦合到数据线2700到270N。可断开块292的晶体管2610到261i(例如，通过去激活相应信号SGD'0到SGD'i)以将块292的存储器单元串从数据线2700到270N的相应集合去耦。
存储器装置200可包含晶体管(例如，源极选择晶体管)260，其中的每一个可耦合于源极298与块292的相应存储器单元串中的存储器单元之间。块292的晶体管260可共享存储器装置200的同一选择栅极(例如，源极选择栅极)280'。块292的晶体管260可由同一信号，例如选择栅极280'上提供的SGS'信号(例如，源极选择栅极信号)控制(例如，接通或断开)。在存储器装置200的存储器操作(例如，读取或写入操作)期间，可接通块292的晶体管260(例如，通过激活SGS'信号)以将块292的存储器单元串耦合到源极298。可断开块292的晶体管260(例如，通过去激活SGS'信号)以将块292的存储器单元串从源极298去耦。图2展示彼此电气地分离的选择栅极280及280'作为实例。替代地，选择栅极280及280'可彼此电耦合。
存储器装置200包含其它组件，其在图2中未展示以免混淆本文所描述的实例实施例。下文参考图2到图65描述存储器装置200的一些结构。为简单起见，不重复附图(图2到图66)中的同一元件的详细说明。
图3展示根据本文所描述的一些实施例的图2的存储器装置200的部分的示意图，其包含块291的部分及将控制栅极2500到25017耦合到导电连接3600到36017的导电路径3500到35017。在存储器装置200的物理结构中，导电路径3500到35017可具有带有在类似于图3中所示的部分的布置的X、Y及Z方向上布置(例如，延伸)的部分(例如，导电段)的结构。导电连接3600到36017可耦合到存储器装置200的其它电路系统。此电路系统可形成于存储器装置200的半导体衬底(例如，图6A中的衬底699)中，并且可包含存储器装置200的驱动器(例如，字线驱动器及字线解码器，未展示)。导电路径3500到35017可将信号WL0到WL17(例如，由字线驱动器及字线解码器提供的信号)从导电连接3600到36017携载到块291的控制栅极2500到25017。
如图3中所示，导电路径3500到35017可分成导电路径的不同组(例如，三个组)，例如一组导电路径3500到3505、一组导电路径3506到35011及一组导电路径35012到35017。每一组导电路径可耦合到块291的控制栅极2500到25017中的相应控制栅极，以将信号WL0到WL17(例如，由字线驱动器及字线解码器提供的信号)中的相应信号(例如，字线信号)从导电连接3600到36017提供到控制栅极2500到25017。
如图3中所示，控制栅极2500到25017可形成于例如叠组311、312及313的叠组中。在存储器装置200的物理结构中，叠组311、312及313是在Z方向上一个叠组(一个装置部分)堆叠在另一个(另一装置部分)上的存储器装置200的不同部分。如图3中所示，尽管存储器装置200包含单独的叠组311、312及313，但是同一存储器单元串(例如，耦合到数据线2700的存储器单元串230)的存储器单元202可在相应数据线(例如，数据线2700)与源极(例如，源极区)298之间从一个叠组串联连接到另一叠组(例如，连续地彼此连接)。
存储器单元串230中的每一个可包含特定数据线(例如，图2中的数据线2700)与源极298之间的导电沟道(例如，竖直导电沟道)。特定存储器单元串230的每个存储器单元202的部分可为所述特定存储器单元串230的导电沟道的一部分。导电沟道可在存储器装置200的操作期间携载电流。举例来说，在存储器装置200的操作(例如，读取操作)中，电流可通过耦合到所述特定数据线的存储器单元串230的导电沟道在特定数据线(例如，数据线2700)与源极298之间流动。
存储器装置200的其它块(例如，图2中的块292及图4中的块293及294)中的每一个可具有其自身的导电连接(类似于图3中的导电连接3600到36017)及导电路径(类似于图3中的导电路径3500到35017)。为简单起见，在本文的描述中不详细描述存储器装置200的其它块的这种其它导电连接及导电路径。
图4展示根据本文所描述的一些实施例的图2及图3的存储器装置200的结构的俯视图，其包含可含有块291、292、293及294的部分401及可含有存储器装置200的其它元件(例如，周边元件及连接)的部分402。为简单起见，从本文所描述的附图中所示的一些或所有元件省略截面线(例如，阴影线)。可从附图的特定图省略存储器装置200的一些元件，以免混淆正在所述特定图中描述的元件(或多个元件)的视图或描述。此外，本文所描述的图式中所示的元件的尺寸(例如，物理结构)未按比例调整。
在图4中，部分401可称为存储器单元的块291、292、293及294所处的存储器装置200的存储器阵列部分。部分402可称为没有存储器阵列(没有存储器单元)的存储器装置200的外围部分。部分402可包含与部分401或存储器装置200的其它部分中的元件相关联的其它元件(例如，导线路线)。
存储器装置200可包含边缘488，所述边缘可为存储器装置200的物理边界中的一个。如图4中所示，部分(例如，外围部分)402可紧邻(邻近)边缘488定位，并且部分(例如，存储器阵列区域)401可紧邻存储器装置200的在X方向上与边缘488相对的另一边缘(未标记)定位。
如图4中所示，存储器装置200可包含在Y方向上彼此并排定位在部分(例如，存储器阵列区域)401中的块291、292、293及294。存储器装置200可包含具有在X方向上延伸的长度的介电结构411、412、413、414及415。介电结构411、412、413、414及415可将存储器装置200的部分(例如，块291、292、293及294)彼此分离(物理地(例如，电气地)分离)。
在形成(制造)存储器装置200的过程期间，介电结构411、412、413、414及415可通过例如在介电结构411、412、413、414及415(图4)的位置处形成狭缝(例如，沟槽或切口)来形成。狭缝形成为将存储器装置200的结构中的不同部分(例如，块291、292、293及294)彼此分离。然后，狭缝中的每一个可用例如二氧化硅、氮化硅或两者的介电材料(或多种介电材料)填充。可使用其它介电材料。在存储器装置200的完整(完成)结构(例如，如图4中所示)中，介电结构411、412、413、414及415可为用介电材料(例如，二氧化硅或氮化硅)或多种介电材料(例如，二氧化硅及氮化硅)填充的狭缝(例如，沟槽或切口)。
如图4中所示，存储器装置200可包含位于介电结构413的相应侧面(在Y方向上)上的区(相对于X-Y平面从俯视图查看)413A及413B。类似地，存储器装置200可包含位于介电结构411、412、414及415的相应侧面上的区411B、412A、412B、414A、414B及415A。
区413A、413B、411B及415A可为导电连接及控制路径(在图5及图6A中更详细地展示)的其它部分耦合到块291、292、293及294的相应控制栅极的位置。举例来说，区413A可为导电连接3600到36017(图3)可定位(例如，位于区413A的表面上)并且耦合到块的控制栅极2500到25017(通过图3的导电路径3500到35017)的位置。区413B可为导电连接(类似于图3的导电连接3600到36017)可定位并且可耦合到块292的控制栅极250'0到250'17(通过类似于图3的导电路径3500到35017的单独导电路径(未展示))的位置。区412A、412B、414A及414B可为额外导电连接定位并且耦合到部分402中的其它导电路径(例如，外围导电路径)的位置。
块291、292、293及294中的每一个可耦合到单独的控制路径。在图4中，耦合到特定块(例如，块291)的导电轨(例如，水平导电轨)“Hs”是耦合到所述特定块的导电路径的一部分。为简单起见，向相同块及不同块中的不同导电轨(例如，水平导电轨)共同地提供相同标签“H”。如图4中所示，耦合到特定块的导电轨Hs可在从所述特定块到区413A、413B、411B及415A中的相应区的方向(例如，X方向)上具有长度。
存储器装置200还可包含部分402处的额外导电路径。图8及图9展示此类额外导电路径的更多细节。在图4中，导电轨(例如，水平导电轨)H*是额外导电路径的一部分。额外导电路径可用于将与块291、292、293及294的额外电连接提供到存储器装置200的其它部分(例如，除了块291、292、293及294之外)。
如图4中所示，存储器装置200可包含间隔物结构S3，所述间隔物结构是不同于介电结构411、412、413、414及415的额外介电结构。块291及292可位于距间隔物结构S3一定距离处(例如，在X方向上)。间隔物结构S3可包含位于区411B、412A、412B、413A、413B、414A、414B及415A中的相应区之间的部分(例如，仅标记部分S3i及S3j)。在形成存储器装置200(例如，形成存储器装置200的导电路径)期间，间隔物结构S3用作用于形成部分401及402中的导电路径(其包含导电轨Hs及H*)的一些部分的结构的组合的一部分。图4中的间隔物结构S3的部分(例如，部分S3i及S3J)是在存储器装置200(图4)的完整(完成)结构中的间隔物结构S3的其余部分(剩余部分)。
如图4中所示，间隔物结构S3的部分可相对于存储器装置200的俯视图(例如，X-Y平面)形成锯齿形图案。图4中的角度B指示在间隔物结构S3的锯齿形图案中的两个相邻部分(例如，部分S3i及S3j)的壁之间的角度。如图4中所示，部分S3i及S3j中的每一个在X方向上相对于介电结构413的长度以不同于90度的角度(例如，大于零且小于90度)定位(例如，对角地放置)。因此，角度B可大于零且小于180度。如图4中所示，间隔物结构S3的其它相邻部分还可具有类似于角度B的相应角度(例如，大于零且小于180度的角度)。
图4中的线11指示组合(例如，以产生组合的截面)且在图11中示为一个视图(为简单起见)的不同部分(例如，两个部分)的位置。
如下文参考图12到图65所描述，存储器装置200还可包含额外间隔件结构(例如，图4中未展示的间隔件结构S1及S2)。在图4中，额外间隔物结构在Z方向上位于间隔物结构S3下方(例如，并且从所述间隔物结构隐藏)。如下文更详细地描述(例如，参考图12到图65)，可在存储器装置200的形成的部分期间使用间隔物结构S3及额外间隔物结构S1及S2。
图5展示根据本文所描述的一些实施例的在部分401(例如，存储器阵列部分)处的图4的存储器装置200的结构的部分的扩大俯视图，所述部分包含在介电结构413的相应侧面上的块291及292以及区413A及413B。在图5中，线6A-6A及线7-7分别展示在图6A及图7中所示的存储器装置200的不同视图(例如，截面)的位置。
如图5中所示，存储器装置200可包含在块291及292中的每一个中的支柱530。支柱530中的每一个可为存储器单元串230(图2)中的存储器单元串的一部分。图5中的数据线2700到2707(部分地示为不具有中间区段)是存储器装置200的数据线2700到270N(图2)的一部分。数据线2700到2707可位于支柱530上方(例如，在Z方向上在支柱530的顶部上)并且耦合到块291及292中的相应支柱530。
如图5(及图6A)中所示，控制栅极2500到25017可在Z方向上彼此堆叠。举例来说，在块291的控制栅极2500到25017中，控制栅极25017可为最顶部控制栅极(在Z方向上)并且控制栅极2500可为最底部控制栅极。控制栅极2500到25017中的每一个可具有围绕支柱530的相应部分(相对于X-Y平面)及块291中的相邻的相应存储器单元202的部分。控制栅极2500到25017及250'0到250'17中的每一个可在Y方向上具有宽度Wcg。如图5中所示，控制栅极2500到25017可具有相同(相等)宽度(例如，宽度Wcg)并且控制栅极250'0到250'17可具有相同宽度(例如，宽度Wcg)。
存储器装置200可包含耦合到块291的相应控制栅极2500到25017的水平导电轨(例如，导电轨H12、H13、H14、H15及H16，在图4中共同地示为导电轨Hs)及耦合到块292的相应控制栅极250'0到250'17的水平导电轨(例如，导电轨H12'、H13'、H14'、H15'及H16'，在图4中共同地示为导电轨Hs')。耦合到块291的水平导电轨中的每一个具有宽度Wr1(在Y方向上)。耦合到块292的水平导电轨中的每一个具有宽度Wr2(在Y方向上)。如图5中所示，宽度Wr1及宽度Wr2中的每一个小于宽度Wcg。宽度Wr1可与宽度Wr2相同(相等)。然而，Wr1可不同于(不等于)宽度Wr2(例如，由于工艺变化)。
耦合到块291的导电轨(例如，导电轨H12到H16)可具有不同长度(例如，图6A中所示的长度LX0、LX1、LX2、LX3及LX4)。耦合到块292的导电轨(例如，导电轨H12'到H16')还可具有类似于图6A中的长度LX0、LX1、LX2、LX3及LX4的不同长度(未展示)。导电轨H12到H16的长度可分别与导电轨H12'到H16'的长度相同。
如图5中所示，存储器装置200可包含区413A中的导电垫P0到P17(P0到P17)。导电垫P0到P17可称为本地字线接触着陆垫并且为耦合到块291的控制栅极2500到25017的导电路径3500到35017(图2)的一部分。导电垫P0到P17可相对于Z方向位于导电连接3600到36017下方(下面)。导电垫P0到P17中的每一个可通过导电触点C0到C17(图6A)中的相应导电触点耦合到相应导电连接(在导电连接3600到36017中)(可与其电接触)。
如图5(及图6A)中所示，导电垫P0到P17可具有在Y方向上从相同参考位置(例如，接近或处于介电结构413的边缘)延伸的长度L1、L2及L3。长度L1、L2及L3可具有不同测量值。长度L1大于长度L2并且长度L2大于长度L3。
存储器装置200可包含在块292及区413B中的元件，所述元件具有分别与块291及区413A中的元件的结构类似的结构。举例来说，如图5中所示，控制栅极250'0到250'17可在Z方向上彼此堆叠。存储器装置200可包含在区413B中的导电垫P0'到P17'(P0'到P17')。导电垫P0'到P17'可称为本地字线接触着陆垫并且为耦合到块292的控制栅极250'0到250'17(图2)的导电路径的一部分。如图5中所示，存储器装置200可包含区413B中的导电连接360'0到360'17，其可类似于区413A中的导电连接3600到36017。导电垫P0'到P17'可位于相应导电连接360'0到360'17下方并且通过相应导电触点(未展示)耦合到相应导电连接360'0到360'17。
图6A展示根据本文所描述的一些实施例的图5的存储器装置200的部分的结构的相对于X-Z方向)的侧视图(例如，截面)，其包含控制栅极2500到25017、支柱530及导电路径3500到35017的结构。如图6A中所示，存储器装置200可包含衬底699。叠组311、312及313展示为在Z方向(其为从一个叠组到另一叠组的方向)上一个叠组堆叠在另一个上。
衬底699可包含半导体衬底(例如，硅基衬底)。举例来说，衬底699可包含p型硅衬底或n型硅衬底。源极298(还在图2中示意性地展示)可包含导电区，所述导电区可为形成于衬底699中(或形成于其上)的区。举例来说，源极298可形成于衬底699上，使得源极298包含形成于衬底699上(例如，通过将导电材料沉积在衬底699上)的导电材料。在另一实例中，源极298可形成于衬底699中，使得源极298可为衬底699的导电掺杂区。
如图6A中所示，存储器单元串230中的每一个的存储器单元202可沿着相应支柱530的相应部分位于存储器装置200的不同层级(在Z方向上)中。举例来说，存储器单元串230中的每一个的存储器单元202可在存储器装置200的不同层级(其可与控制栅极2500到25017的层级相同)中位于彼此上方(例如，竖直地形成于所述不同层级中)。为简单起见，仅在图6A中标记控制栅极2500及25017并且仅标记存储器单元202中的一些。如上文参考图2所描述，存储器单元串230中的每一个可包含18个存储器单元的实例。因此，在此实例中，存储器装置200可具有与每个存储器单元串230中的18个存储器单元相关联的18个控制栅极。
如图6A中所示，控制栅极2500到25017可形成于存储器装置200的层次中(例如，在Z方向的不同层级中)，使得控制栅极2500到25017可在Z方向上彼此堆叠。控制栅极2500到25017可位于存储器单元串230的存储器单元202的相同层级上。
控制栅极2500到25017可包含与介电材料(例如，二氧化硅，不标记)的层级交错的导电材料的层级(例如，导电材料的18个层级)。在实例中，控制栅极2500到25017可包含单个导电材料，例如单个金属(例如，钨)。在另一实例中，控制栅极2500到25017可包含多个材料(其可一次由一种材料形成)。此类多种材料中的一个可包含导电材料(例如，例如钨的金属)。举例来说，控制栅极2500到25017可包含氧化铝(AlO)、氮化钛(TNi)及钨(W)的不同层。
为简单起见，图6A省略与每个存储器单元串230相关联的存储器装置200的其它元件。举例来说，在每个存储器单元串230中，存储器装置200可包含位于控制栅极2700下方(例如，位于部分681处)的至少一个选择栅极(例如，源极选择栅极(SGS))及位于控制栅极27017上方(例如，位于部分682处)的至少一个选择栅极(例如，漏极选择栅极(SGD))。
如图6A中所示，支柱530可延伸(例如，连续地延伸)穿过控制栅极2500到25017。支柱530中的每一个可包含结构(例如，导电沟道)606、结构607及结构609。结构606可为可传导电流的导电结构。特定存储器串的支柱530的结构606可延伸(例如，连续地延伸)穿过特定存储器单元串的控制栅极2500到25017(及穿过存储器单元202)并且耦合到(接触)源极298。特定存储器单元串230中的结构606的部分可形成所述特定存储器单元串的存储器单元202中的每一个的晶体管沟道。特定存储器单元串230的支柱530的结构606可在存储器装置200的操作(例如，读取操作)期间在相应数据线与源极298的导电区之间在所述特定存储器单元串230中形成电路路径(例如，连续电流路径)。
在图6A中，结构(例如，存储器元件结构)609可包含可保持(例如，捕获)电荷的材料(或多种材料)。结构609可包含可一层接一层形成的多层不同材料。图6B展示具有多个层的结构的实例。在图6A中，在特定存储器单元处(在存储器单元202中)的结构609的一部分可形成所述特定存储器单元的存储器元件。
存储器装置200可包含位于(例如，形成于)衬底699中的电路系统695。电路系统695的至少一部分(例如，整个电路系统695或仅电路系统695的一部分)可位于衬底699的在存储器单元串230下方(例如，正下方)的部分中。电路系统695可包含耦合到衬底699外部的电路元件的电路元件(例如，图6A中所示的晶体管T)。举例来说，衬底699外部的电路元件可包含数据线2700(图5)、导电连接3600(图6A)及其它(未展示)导电连接，及存储器装置200的其它电路元件。电路系统695的电路元件(例如，晶体管T)可经配置以执行存储器装置，例如存储器装置200的功能的一部分。举例来说，电路系统695可包含解码器电路、驱动器电路、缓冲器、感测放大器、电荷泵及存储器装置200的其它电路系统。图6A中的晶体管T可为(例如，可表示)此类解码器电路、驱动器电路、缓冲器、感测放大器、电荷泵及存储器装置200的其它电路系统的一部分。
如图6A中所示，存储器装置200可包含导电路径(例如，导电路线)660，所述导电路径可包含在Z方向上延伸(例如，竖直地延伸)的部分(片段)。导电路径3500到35017中的一些或全部可为导电路径660的一部分。导电路径660可包含(例如，可耦合到)导电连接3600到36017的一些(或全部)。如图6A中所示，导电路径660可耦合到电路系统695。举例来说，导电路径660(其可包含导电路径3500到35017中的至少一个)中的至少一个可耦合到电路系统695的至少一个晶体管T。
导电路径660可提供导电连接3600到36017的一些或(全部)与存储器装置200的其它元件之间的电连接。举例来说，导电路径660可耦合到一些导电连接3600到36017及电路系统695的电路元件(例如，字线驱动器及字线解码器，未展示)，以提供从来自电路系统695的电路元件(例如，字线驱动器、字线解码器及电荷泵，未展示)到控制栅极2500到25017的电连接(例如，采用信号WL0到WL17的形式)。
图6A展示其中导电路径660可耦合到衬底699中的电路系统695的实例。然而，替代地或另外，导电路径660可耦合到衬底699外部的其它电路元件。因此，替代地或另外，导电路径600可提供从衬底699外部的其它电路系统到控制栅极2500到25017的电连接(例如，采用信号的形式)。
图6A象征性地展示位于衬底699中的整个晶体管T。然而，晶体管T的整个结构或晶体管T的结构的仅一部分(晶体管T的结构的仅部分)可位于衬底699中。举例来说，晶体管T的源极及漏极区(未展示)可为位于衬底699中的掺杂区(未展示)，并且晶体管T的栅极(未展示)可位于衬底699上方并且通过电介质区(例如，通过晶体管T的栅极氧化物)与晶体管T的源极及漏极区分离。在图6A中，导电路径3500到35017中的至少一个(其耦合到相应控制栅极2500到25017)可通过导电路径660中的至少一个耦合到晶体管T的源极区或漏极区。
如图6A中所示，存储器装置200可包含其它结构，所述其它结构包含位于源极298上方且位于控制栅极2500到25017下方的蚀刻终止结构621及电介质623。蚀刻终止结构621的实例材料包含钨或可用作在形成存储器装置200的过程期间刻蚀过程(例如，与图26A相关联的蚀刻过程)可停止的参考位置(例如，边界)的其它材料。图6A中的623的实例材料可包含二氧化硅(SiO2)或其它介电材料。
如图6A中所示，控制栅极2500到25017可形成于叠组311、312及313中。相应叠组(在叠组311、312及313中)中的控制栅极2500到25017中的每一个可通过水平导电轨及竖直导电轨耦合到相应衬垫(导电垫P0到P17中的一个)。举例来说，在叠组313中，与信号WL12相关联的控制栅极可通过在X方向上的导电轨(例如，水平导电轨)H12及在Z方向上的导电轨(例如，竖直导电轨)V12耦合到导电垫P12。导电轨H0及V0中的每一个可包含导电材料的结构(例如，层)。存储器装置200的导电轨(例如，导电轨H12及V12)及导电垫(例如，导电垫P12)可包含相同导电材料(例如，钨或其它导电材料(或多种材料))(例如，可由相同导电材料形成)。
类似地，叠组313的其它控制栅极(与信号WL13到WL17相关联)中的每一个可通过水平导电轨及竖直导电轨耦合到相应衬垫(在导电垫P12到P17中)。举例来说，图6A展示与叠组311的信号WL13、WL14、WL15及WL16相关联的控制栅极可分别通过导电轨H13、H14、H15及H16及分别通过导电轨V13、V14、V15及V16分别耦合到导电垫P13、P14、P15及P16。
如图6A中所示，与信号WL17相关联的控制栅极可位于与导电垫P17相同的层级上，使得与信号WL17相关联的控制栅极可耦合到(例如，直接耦合到)导电垫P17，而不穿过水平导电轨及竖直导电轨。类似地，与信号WL5及WL11相关联的控制栅极可分别位于与导电垫P5及P11相同的层级上，使得与信号WL5及WL11相关联的控制栅极可分别耦合到(例如，直接耦合到)导电垫P5及P11，而不穿过水平导电轨及竖直导电轨。或者，叠组中的控制栅极中的每一个(例如，与叠组311中的信号WL0及WL5相关联的控制栅极中的每一个)可耦合到相应水平导电轨。举例来说，图6B展示与叠组311中的WL0到WL5相关联的(六个)控制栅极中的每一个可耦合到(六个)水平导电轨H0到H5中的相应水平导电轨。
如图6A中所示，在同一叠组(例如，叠组311)中，水平导电轨(例如，导电轨H0、H1、H2、H3及H4)可在X方向上具有不同长度(不等长度)。举例来说，图6A展示导电轨H0、H1、H2、H3及H4可分别具有不同长度LX0、LX1、LX2、LX3及LX4。类似地，导电轨H6、H7、H8、H9及H10可分别具有不同长度LX0、LX1、LX2、LX3及LX4。导电轨H12、H13、H14、H15及H16可分别具有不同长度LX0、LX1、LX2、LX3及LX4。因此，同一叠组的水平导电轨可具有不同长度。然而，叠组的水平导电轨中的至少一个及另一叠组的水平导电轨中的至少一个可具有相同长度。举例来说，导电轨H0、H6及H12可具有相同长度LX0。
图6A展示其中位于叠组311、312及313中的相同相对位置(例如，导电轨H0、H6及H12的位置)处的水平导电轨(例如，导电轨H0、H6及H12)可具有相同长度(例如，长度LX0)的实例。然而，此水平导电轨(例如，导电轨H0、H6及H12)可具有不同长度。举例来说，导电轨H0、H6及H12中的至少两个可具有不同长度。
叠组311、312及313的水平导电轨(例如，导电轨H0到H4、H6到H11，及H12到H16)可具有相同宽度，例如在图5及图6D中所示的实例中的宽度Wr1。然而，即使当同一叠组的水平导电轨可相同(相等)时，不同叠组之间的水平导电轨道也可能不同(不等)。
如图6A中所示，存储器装置200可包含分别耦合到导电垫P12到P17且分别耦合到导电连接36012到36017的导电触点C12、C13、C14、C15、C16及C17(C12到C17)。用于导电触点C12到C17的实例材料包含金属(例如，钨)、导电掺杂多晶硅，或其它导电材料。导电触点C12到C17可在Z方向上具有相同长度(例如，竖直地延伸)。可在Z方向上从导电垫P12到P17中的相应导电垫到导电连接36012到36017中的相应导电连接测量导电触点C12到C17中的每一个的长度。
叠组311及312中的每一个可具有与叠组313的元件类似的元件。举例来说，图6A展示具有分别耦合到触点C0到C5的六个控制栅极(与信号WL0到WL5相关联)、水平导电轨H0到H4、竖直导电轨V0到V4及六个衬垫(仅标记导电垫P0、P1及P2)的叠组311。导电触点C0到C5可在Z方向上具有相同长度(例如，竖直地延伸)。可在Z方向上从导电垫P0到P5中的相应导电垫到导电连接3600到3605中的相应导电连接测量导电触点C0到C5中的每一个的长度。在另一实例中，图6A展示具有分别耦合到导电触点C6到C11的六个控制栅极(与信号WL6到WL11相关联)、水平导电轨H6到H10、竖直导电轨V6到V10及六个导电垫(仅标记导电垫P6、P7及P8)的叠组312。导电触点C6到C11可在Z方向上具有相同长度(例如，竖直地延伸)。可在Z方向上从导电垫P0到P5中的相应导电垫到导电连接3606到36011中的相应导电连接测量导电触点C6到C11中的每一个的长度。
如图6A中所示，导电触点C0到C5中的每一个的长度可不同于(例如，大于)导电触点C6到C11中的每一个的长度。导电触点C6到C11中的每一个的长度可不同于(例如，大于)导电触点C12到C17中的每一个的长度。
如图6A中所示，导电垫P0到P5可位于存储器装置200的同一层级(物理层级，例如，和与信号WL5相关联的控制栅极的层级相同)上。导电垫P6到P11可位于导电垫P0到P5上方并且位于存储器装置200的同一层级(物理层级，例如，和与信号WL11相关联的控制栅极的层级相同)上及导电垫C0到C5的层级上方。导电垫P12到P17可位于导电垫P6到P11上方并且位于存储器装置200的同一层级(物理层级，例如，和与信号WL17相关联的控制栅极的层级相同)上及导电垫P6到P11的层级上方。
如上文参考图5所描述并且如图6A中所示，不同叠组的导电垫P0到P17可在Y方向上具有不同长度L1、L2及L3。然而，如图6A中所示，同一叠组的导电垫可具有相同长度(在Y方向上)。举例来说，叠组311的导电垫P0到P5中的每一个可具有长度L1。叠组312的导电垫P6到P11中的每一个可具有长度L2。叠组313的导电垫P12到P17中的每一个可具有长度L3。导电垫的长度差允许用于下部叠组(例如，叠组311)的导电触点(例如，导电触点C0到C5)形成并且与下部叠组的衬垫及位于下部叠组下方的相应导电连接(例如，3600到3605)两者接触。
如图6A中所示，耦合到控制栅极2500(与信号WL0相关联)的导电路径3500的结构可包含导电轨H0、导电轨V0、导电垫P0、导电触点C0及导电连接3600。其它导电路径3501到35017可具有与导电路径3500的结构类似的结构。因此，在存储器装置200中，耦合到特定控制栅极(例如，控制栅极2500)的导电路径(例如，导电路径3500)可包含水平导电轨(例如，H0)、竖直导电轨(例如，V0)、导电垫(例如，P0)、导电触点(例如，C0)及导电连接(例如，3600)。
图6A展示其中叠组311、312及313可具有相同数目(例如，六个)的控制栅极，例如叠组311中的栅极2500到2505、叠组312中的控制栅极2506到25011，及叠组313中的25012到25017的实例。然而，一个叠组中的控制栅极的数目可不同于另一叠组中的控制栅极的数目。此外，图6A展示包含三个叠组311、312及313的存储器装置200作为实例。然而，存储器装置200的叠组的数目可变化。举例来说，存储器装置200可包含仅一个叠组(例如，叠组311)、仅两个叠组(例如，叠组311及312)，或多于三个叠组(例如，除了叠组311、312及313之外的额外叠组，其中额外叠组可形成于叠组313上方)。
图6B、图6C、图6D及图6E展示根据本文所描述的一些实施例的图6A的存储器装置200的叠组311的部分(例如，在透视图中)，其包含控制栅极2500到2505、存储器单元202及导电路径3500到3505的部分。为简单起见，图6B到图6E展示叠组311的一些元件。存储器装置200的其它叠组(例如，叠组312及313)可具有类似结构。
如图6B及图6C中所示，结构606、607及609可由控制栅极2500到2505中的相应控制栅极的部分环绕(相对于X-Y平面)。如图6C中所示，在存储器单元202中的每一个处的结构609可包含部分(层)603、604及605。
结构606可为导电结构且可包含多晶硅(例如，掺杂或未掺杂多晶硅)或可传导电流的其它材料。结构607可包含介电材料(例如，二氧化硅)。在存储器装置200的替代结构中，结构607可从存储器装置200省略。举例来说，在替代方案中，相同材料(例如，多晶硅)可填充结构606及607两者的位置。
在结构609中，部分603可包含电荷阻挡材料(或多种电荷阻挡材料)，例如，能够阻挡电荷的隧穿的介电材料(例如，氮化硅)。部分604可包含电荷存储材料(或多种电荷存储材料)，所述电荷存储材料可提供电荷存储功能以表示存储在存储器单元202中的信息的值。举例来说，部分604可包含可在存储器单元202中捕获电荷的介电材料(例如，基于氮化硅的材料或其它介电材料)。部分604可包含其它电荷存储材料(例如，不同于介电材料的材料)。部分605可包含能够允许电荷(例如，电子)的隧穿的隧道介电材料(或多种隧道介电材料)，例如二氧化硅。
图6D展示线610与611之间的角度A。线610及611平行于X-Y平面。线610平行于X方向，X方向也平行于耦合到相应控制栅极(例如，控制栅极2500)的水平导电轨(例如，导电轨H0)中的每一个的长度。线611(在与线610的角度A处)可平行于导电轨V0的边缘。如图6D中所示，导电轨V0可相对于导电轨H0以角度A形成。角度A可大于零且小于90度。类似地，其它导电轨V1到V4可相对于水平导电轨(导电轨H1到H4中的一个)的长度以角度A形成。如下文参考图12到图65所描述，角度A可取决于用于形成存储器装置200的一部分(例如，叠组311的一部分)的间隔物结构(例如，图12中的角度A)的角度(例如，图12中的间隔物结构S1)。
图6E展示导电路径3500到35017的另一部分，所述导电路径包含导电触点C0到C5、导电垫P0到P5及导电轨V0到V4的一部分。图6F展示图6E的导电垫P0到P5的俯视图。如图6E中所示，导电触点C0到C5可在Z方向上具有相同长度并且可耦合到衬垫P0到P5(例如，耦合到所述衬垫的顶侧)。导电连接3600到36017可包含金属、导电掺杂多晶硅或其它导电材料。
图6A、图6E及图6F展示其中导电垫P0到P17具有特定结构(例如，特定形状，例如矩形形状或“I”形状)的实例。然而，导电垫P0到17中的一些或全部可具有与图6A中所示的结构不同的结构(例如，形状)，前提是导电垫P0到P17中的每一个可与相应导电触点(例如，导电触点C0到C17中的一个)及竖直导电轨中的一个(例如，导电轨V0到V4、V6到10及V12到V16中的一个)电接触。在图6G到图6I中展示导电垫P0到P17中的一些(或全部)的形状的其它实例。
图6G展示具有结构(例如，类似于“L”形状或“L”状形状的形状)的导电垫P的视图(例如，透视图)。图6H展示图6H的导电垫P的俯视图(相对于X-Y平面)。导电垫P可表示存储器装置200的导电垫P0到P17(图6A)中的一些。导电触点C可表示存储器装置200的导电触点C0到C17(图6A)中的一些。导电轨V可表示存储器装置200的导电轨(例如，图6A中的导电轨V0到V4、V6到10及V12到V16)中的一些。
图6H展示彼此平行且平行于Y方向的线641及642。线641可穿过特定导电垫P的位置。线642可穿过特定导电轨V的位置。如图6H中所示，导电轨V不与导电触点C对准，因为导电轨V在从线641到线642的方向上移位(例如，在X方向上向右移位)距离(偏移距离)D1。因此，为了允许导电垫P中的每一个与线641平行并且与相应导电触点C及相应导电轨V电接触，导电垫P中的每一个可形成为具有如图6G及图6H中所示的结构(例如，“L状”形状)。
图6G及图6H展示其中一对导电触点C及对应导电轨V中的偏移(例如，距离D1)可与另一对导电触点C及对应导电轨V中的偏移(例如，距离D1)相同的实例。然而，一对导电触点C及对应导电轨V中的偏移(例如，距离D1)可与另一对导电触点C及对应导电轨V中的偏移(例如，不等于距离D1)不同，如在图27E的实例中所示(下文参考图27E更详细地描述)。
图6I展示具有另一结构(例如，类似于L形或L状形状的形状)的导电垫P的视图(例如，透视图)。图6J展示图6J的导电垫P的俯视图(相对于X-Y平面)。与图6G及图6H相比，图6I中的导电垫P的L状形状可为图6G的导电垫P的L状形状的镜像。图6I中的导电垫P可表示存储器装置200的导电垫P0到P17(图6A)中的一些。图6I中的导电触点C可表示存储器装置200的导电触点C0到C17(图6A)中的一些。图6I中的导电轨V可表示存储器装置200的导电轨(例如，图6A中的导电轨V0到V4、V6到10及V12到V16)中的一些。图6J展示彼此平行且平行于Y方向的线643及644。线643可穿过特定导电垫P的位置。线644可穿过特定导电轨V的位置。如图6J中所示，导电轨V不与导电触点C对准，因为导电轨V在从线643到线644的方向上移位(例如，在X方向上向左移位)距离(例如，偏移距离)D2。因此，为了允许导电垫P中的每一个与线643平行并且与相应导电触点C及相应导电轨V电接触，导电垫P中的每一个可形成为具有如图6I及图6J中所示的形状(例如，L状形状)。
图6I及图6J展示其中一对导电触点C及对应导电轨V中的偏移(例如，距离D2)可与另一对导电触点C及对应导电轨V中的偏移(例如，距离D2)相同的实例。然而，一对导电触点C及对应导电轨V中的偏移(例如，距离D2)可与另一对导电触点C及对应导电轨v中的偏移(例如，不等于距离D2)不同，如在图27D的实例中所示(下文参考图27D更详细地描述)。
存储器装置200，一个叠组(例如，叠组311)中的导电垫(例如，导电垫P0到P5)的形状可不同于另一叠组(例如，叠组312或313)中的导电垫(例如，导电垫P6到P11或P12到P17)的形状。然而，同一叠组(例如，叠组311)的导电垫(例如，导电垫P0到P5)的形状可相同。
图7展示根据本文所描述的一些实施例的沿着图5的线7-7截取的存储器装置200的部分(例如，截面)。如图7中所示，区413A及413B(在图4中标记)的元件中的一些可相对于介电结构413对称地(例如，或基本上对称地)形成。
图8展示根据本文所描述的一些实施例的在包含介电结构412的相应侧面上的区412A及412B的部分(例如，外围部分)402处的图4的存储器装置200的结构的部分的俯视图。图9及图10展示分别沿着图8的线9-9及10-10截取的存储器装置200的部分(例如，截面)。
如图8及图9中所示，存储器装置200可包含结构8550及85517(8550到85517)。为简单起见，在图8及图9中仅标记结构8550到85517的一些。结构8550到85517是在Z方向上彼此堆叠的材料的层级(例如，层)。结构8550到85517的堆叠层级(例如，堆叠层)类似于存储器装置200的块(例如，块291)的控制栅极(例如，控制栅极2500到25017)的堆叠层级。然而，由于部分402不含有存储器单元，因此8550到85517不具有穿过其的存储器单元串(不具有支柱)。结构8550到85517可包含介电材料(例如，氮化硅)。
如图9中所示，结构8550到85517可包含在叠组311、312及313中。结构8550到85517可分别形成于与控制栅极2500到25017相同的层级(在Z方向上的物理层级)上。举例来说，结构8550到85517可包含与介电材料(未展示)的层级交错的导电材料的18个层级。结构8550到85517可在分别形成控制栅极2500到25017的同时形成(例如，在相同过程中同时形成)。
如图8及图9中所示，存储器装置200(图8)可包含可分别类似于导电垫P0到P17及导电垫P0'到P17'(图5)的导电垫Q0到Q17及导电垫Q0'到Q17'。为简单起见，在图9中不标记导电垫Q0到Q17的一些。
如图8及图9中所示，导电垫Q0到Q17可分别耦合到导电连接8600到86017。导电垫Q0'到Q17'可分别耦合到导电连接8600'到86017'。导电连接8600到86017可分别类似于导电连接3600到36017(图5)。导电连接8600'到86017'可分别类似于导电连接3600'到36017'(图5)。
如图9中所示，导电垫Q0到Q17中的每一个还可通过水平导电轨及竖直导电轨耦合到结构8550到85517中的相应结构。举例来说，如图9中所示，导电垫Q0可通过导电轨(例如，水平导电轨)H0*及导电轨(例如，竖直导电轨)V0*耦合到结构8550。在另一实例中，导电垫Q6可通过导电轨(例如，水平导电轨)H6*及导电轨(例如，竖直导电轨)V6*耦合到结构8556。在另一实例中，导电垫Q12可通过导电轨(例如，水平导电轨)H12*及导电轨(例如，竖直导电轨)V12*耦合到结构85512。水平导电轨(例如，导电轨H0*、H6*及H12*)在图9中共同地示为导电轨H*。
如图9中所示，存储器装置200可包含导电路径8500到85017(为简单起见，其中一些不标记)。导电路径8500到85017中的每一个可包含导电连接8600到86017中的一个、导电触点C0*到C17*中的一个、导电垫Q0到Q17中的一个、竖直导电轨、水平导电轨及结构8550到85517中的一个的一部分。举例来说，如图9中所示，导电路径85012可包含导电连接86012、导电连接C12*、导电垫Q12、导电轨(例如，竖直导电轨)V12*、导电轨(例如，水平导电轨)H12*及结构85512的一部分。在另一实例中，如图9中所示，导电路径8506可包含导电连接8606、导电连接C6*、导电垫Q6、导电轨(例如，竖直导电轨)V6*、导电轨(例如，水平导电轨)H6*及结构8556的一部分。
如图9中所示，存储器装置200可包含导电路径(例如，导电路线)861及862，所述导电路径可包含在Z方向上延伸(例如，竖直地延伸)的部分(片段)。导电路径861中的一些或全部可耦合到导电路径8500到85017中的一些或全部。导电路径862中的一些或全部可耦合到导电路径8500到85017中的一些或全部。导电路径861中的一些可耦合到导电路径862中的一些。此外，导电路径862中的一些或全部可耦合到位于存储器装置200外部的其它元件。
导电路径861、862及8500到85017可形成用于存储器装置200的一部分的导电路由结构。举例来说，导电路径861、862及8500到85017中的至少一些可电耦合到电路系统695的电路元件(例如，字线驱动器、字线解码器、感测放大器、及电荷泵，未展示)，以提供电路系统695的元件之间、电路系统695的元件与其它额外元件之间，或电路系统695的元件之间及电路系统695的元件与其它额外元件之间的电连接。其它额外元件可位于存储器装置200内部或外部。
图10展示根据本文所描述的一些实施例的沿着图8的线10-10截取的存储器装置200的部分(例如，截面)。如图10中所示，区412A及412B(在图4中标记)的元件中的一些可相对于介电结构412对称地(例如，基本上对称地)形成。
图11展示根据本文所描述的一些实施例的在图4的线11处的存储器装置200的组合截面。图11还可为图7及图10的组合。
参考图2到图11的以上描述展示包含导电路径(例如，导电路径3500到35017及8500到85017)的存储器装置200。然而，在存储器装置200的替代结构中，可从存储器装置200省略导电路径8500到85017(例如，不包含在所述存储器装置中)。
图12到图65展示根据本发明的一些实施例的在形成图2到图11的存储器装置200的过程期间存储器装置200的元件(例如，结构)的不同视图(例如，俯视图及截面图)。如上文所提及，在后续图式(或多个后续图式)的描述中不再重复本文所描述的附图(例如，图式)中相同元件的详细描述。为了便于查看本文所描述的一些图式，一些元件在一些图式中可能示为没有截面线(例如阴影线)，但这些元件在一些其它图式中可能示为具有截面线。此外，可从特定图式省略存储器装置200的一些元件，以免混淆在所述特定图式中描述的元件(或多个元件)的描述。本文中所描述的附图中所示的元件的尺寸未按比例调整。
此外，本领域的普通技术人员可识别形成存储器装置200的过程(如下文参考图12到图65所描述)可包含从本文中的描述省略以免混淆所描述过程的额外过程。举例来说，形成存储器装置200的过程(如下文参考图12到图65所描述)可包含在存储器装置200的相应存储器单元串230的部分681(图6)中形成至少一个源极选择晶体管(例如，图2中的源极选择晶体管260)，及在存储器装置200的相应存储器单元串230的部分682(图6A)中形成至少一个漏极选择晶体管(例如，图2中的漏极选择晶体管2610或晶体管2611)。形成存储器装置200的过程还可包含分别在部分681及682(图6A)中形成至少一个漏极选择栅极(例如，选择栅极2810到281i)及至少一个源极选择栅极(例如，选择栅极280及280')。然而，为了不混淆本文中所描述的实施例，从图12到图65的描述中省略形成存储器装置200的部分681及682(图6A)的结构(例如，形成源极及漏极选择晶体管，及源极及漏极选择栅极)的过程。
图12、图13及图14展示在衬底699上方的间隔物结构S1、源极298、蚀刻终止结构621及电介质623及633的形成之后(在形成其之后)存储器装置200的不同视图。图12展示在形成于存储器装置200的部分(例如，存储器阵列部分)401与部分(例如，外围部分)402之间的位置处之后间隔物结构S1的俯视图。图13展示间隔物结构S1的透视图。图14展示沿着图13的线(例如，截面线)14-14截取的间隔物结构S1的部分。如下文所描述，可在间隔物结构S1上方形成(在不同时间)额外间隔物结构(例如，图33中的间隔物结构S2及图43中的间隔物结构S3)。类似于间隔物结构S3(图43)，在图12、图13及图14中的间隔物结构S1是不同于介电结构411、412、413、414及415(图4)的额外介电结构。
如图12及图13中所示，可形成间隔物结构S1，使得部分401可在间隔物结构S1的一侧(例如，左侧)上并且部分402可在间隔物结构S1的另一侧(例如，右侧)上。间隔物结构S1可形成为包含具有从衬底699向外(例如，在Z方向上)延伸的壁(例如，竖直壁)1201、1202、1203及1204的部分(例如，竖直面板)。间隔物结构S1的部分(其具有壁1201、1202、1203及1204)可形成锯齿形图案。壁1201及1203可彼此平行(例如，在相同方向上延伸)。壁1202及1204可彼此平行(例如，在相同方向上延伸)。
如图12中所示，间隔物结构S1可包含线1211与壁1201之间的角度A及线1212与壁1202之间的角度C。线1211及1212可平行于X方向。角度A可与图6D中的角度A相同。举例来说，角度A可大于零且小于90度。在图12中，角度C可与角度A相同(例如，相等)或不同(例如，不相等)。角度C可大于零且小于90度。
形成源极298(图13及14)可包含将导电材料(例如，导电掺杂多晶硅)沉积在衬底699上方，或替代地，用掺杂材料掺杂衬底699的部分。可在形成源极298之后形成蚀刻终止结构621、电介质623(例如，二氧化硅)及电介质633(例如，氮化硅)。电介质623及633可为介电材料(例如，二氧化硅及氮化硅的单独层)的不同层级(例如，单独层)。
可在衬底699上方形成源极298、蚀刻终止结构621及电介质623及633之后形成间隔物结构S1。间隔物结构S1可包含介电材料(例如，二氧化硅)(例如，可由介电材料形成)。形成间隔物结构S1可包含在电介质633上方形成抗蚀剂材料(例如，抗蚀剂材料层，未展示)。抗蚀剂材料可具有至少等于存储器装置200的对应叠组(例如，叠组311)的高度(在Z方向上)的高度(在Z方向上)。然后，形成间隔物结构S1可包含暴露间隔物图案(未展示)，所述间隔物图案可具有在抗蚀剂材料中的间隔物结构S1的锯齿形图案。然后，可在抗蚀剂材料的一侧上形成竖直侧壁(例如，类似于壁1201的锯齿形竖直侧壁)。所述过程可继续将介电材料(例如，二氧化硅)沉积在抗蚀剂材料的竖直侧壁上，并且移除(例如，通过蚀刻)介电材料的部分以形成具有符合竖直侧壁的壁(例如，壁1201)的间隔物结构S1。然后，所述过程可包含移除抗蚀剂材料，使得间隔物结构S1可为如图13中所示的独立结构。
形成间隔物结构S1的替代过程可包含将初始介电材料(例如，二氧化硅)沉积在电介质633上方、在初始介电材料上方形成抗蚀剂图案。抗蚀剂图案可具有与图12中的间隔物结构S1的形状类似的形状(例如，锯齿形图案)。然后，替代过程可继续移除(例如，通过干式蚀刻)不在抗蚀剂图案下方的初始介电材料的部分。初始介电材料的其余部分可变为间隔物结构S1。替代过程可包含移除抗蚀剂图案(其在形成间隔物结构S1之后在间隔物结构S1上方)，使得间隔物结构S1可为如图13中所示的独立结构。
如图13中所示，可形成间隔物结构S1，使得所述间隔物结构可具有强度足以机械稳定的高度(在Z方向上的尺寸)及厚度(平行于X-Y平面的尺寸)。间隔物结构S1的此结构可允许材料(例如，图16中所示的材料)的额外层级(层)形成于间隔物结构S1上方，而不破坏间隔物结构S1。
图15展示在如图15中所示移除图14的电介质633的部分，从而留下在间隔物结构S1下方的电介质633的其余部分之后的存储器装置200。移除图14的电介质633的部分可包含选择性地蚀刻图14的电介质633，使得可移除(例如，蚀刻)间隔物结构S1未覆盖(例如，不在所述间隔物结构下方)的电介质633的部分，并且可保留间隔物结构S1覆盖(例如，在所述间隔物结构下方)的电介质633的部分(如图15中所示)。
图16展示在材料1600、1601、1602、1603、1604及1605(1600到1605)、材料1661及材料1675形成于间隔物结构S1上方及电介质623上方之后的存储器装置200。材料1600到1605可包含介电材料。材料1661可包含不同于材料1600到1605的介电材料。举例来说，材料1600到1605可包含氮化物材料(例如，氮化硅)并且材料1661可包含氧化物材料(例如，二氧化硅)。形成材料1600到1605及1661可包含沉积(例如，依序地沉积)不同介电材料(例如，二氧化硅及氮化硅的交替层级(例如，层))以形成如图16中所示的材料1600到1605及1661。材料1675可包含多晶硅或其它材料(例如，介电材料)。形成材料1675可包含将材料(例如，多晶硅)沉积在材料1600到1605及1661的交替层级上方。
材料1675可称为终止层，所述终止层可用作参考位置，其中可在材料1675处停止形成存储器装置200的后续过程(下文描述)。图16展示可在后续过程中移除的部分(例如，顶部部分)1688。
图17展示包含材料1675、1601到1605及1661的其余部分及在移除部分1688(图16)之后的间隔物结构S1的存储器装置200。移除部分1688可包含化学机械抛光平面化(CMP)过程。CMP过程可在材料1675的部分处停止，如图17中所示。与图17相关联的过程可将材料1601到1605及1661分成间隔物结构S1的相应侧面上的两个部分。
图18展示图17的存储器装置200的俯视图。图18中的线17指示组合(例如，以产生组合的截面)且在图17中示为一个视图(为简单起见)的不同部分(例如，三个部分)的位置。如图18中所示，形成材料(例如，氮化硅)1600到1605及材料(例如，二氧化硅)1661，使得材料1600到1605与材料1661交错。材料1600到1605及1661符合间隔物结构S1的形状(例如，锯齿形图案)，使得材料1600到1605及1661的一部分可包含相对于间隔物结构S1的部分平行的竖直壁(在Z方向上)。
还在块291、292、293及294的位置处形成(例如，覆盖)材料1600到1605及1661。然而，为简单起见，在图18中展示材料1600到1605及1661的仅一部分(例如，紧邻间隔物结构S1的部分)。
图19展示在移除材料1661的部分(例如，在Z方向上凹入)之后图17的存储器装置200。蚀刻过程可用于选择性地移除材料1661的部分(例如，顶部部分)。如图19中所示，材料1661的其余部分可具有在材料1605的底部的层级(在Z方向上)处的顶表面1961。材料1605可称为材料(例如，氮化硅)1600到1605中的最顶部材料(例如，氮化硅的最顶部层级(例如，最顶部层次))。因此，与图19相关联的过程可包含移除材料1661的部分，使得材料1661的其余部分可具有在不同层级的介电材料(例如，材料1600到1605)中的最顶部层级的介电材料(例如，材料1605)的底部层级处的表面(例如，表面1961)。
图20展示在移除材料1600到1605的部分之后图19的存储器装置200。蚀刻过程可用于选择性地移除材料1600到1605的部分(例如，在表面1961上方的顶部部分)。如图20中所示，材料1600到1605可具有相应竖直轨V。在形成存储器装置200的后续过程中，在竖直轨V的位置处的材料1600到1605可选择性地移除，然后用导电材料(例如，钨)替换以形成存储器装置200的相应导电轨(例如，图6A中的导电轨V0到V5)。
图21展示在移除位置2101处的材料1600到1605的部分(例如，在Z方向上凹入)之后的存储器装置200。蚀刻过程可用于选择性地移除位置2101处的材料1600到1605的部分。
图22展示在形成材料2275之后的存储器装置200。材料2275可不同于材料(例如，氮化硅)1600到1605及材料(例如，二氧化硅)1661。举例来说，材料2275可包含多晶硅。形成材料2275可包含将材料(例如，多晶硅)沉积在材料1600到1605、1661及1675上方，如图22中所示。
图23展示在形成衬垫结构PP0、PP1、PP2、PP3、PP4、PP5(PP0到PP5)、QQ0、QQ1、QQ2、QQ3、QQ4及QQ5(QQ0到QQ5)之后的存储器装置200。形成衬垫结构PP0到PP5及QQ0到QQ5可包含移除(例如，图案化)图22中的材料2275的部分。材料2275的其余部分形成图23中的衬垫结构PP0到PP5及QQ0到QQ5。在图23中，线24-24展示图24中所示的存储器装置200的部分(例如，截面)的位置。
图24展示在图23中的线24-24处的存储器装置200的部分(例如，截面)的俯视图，其包含形成于材料1600到1605及1661上方(例如，在所述材料的顶部)的衬垫结构PP0到PP5及QQ0到QQ5。如图24中所示，衬垫结构PP0到PP5及QQ0到QQ5中的每一个具有矩形形状。图24展示具有矩形形状的衬垫结构PP0到PP5及QQ0到QQ5(及其它衬垫结构(其它矩形框，不标记))中的每一个作为实例。然而，衬垫结构PP0到PP5及QQ0到QQ5(及其它衬垫结构)中的每一个可具有非矩形形状(例如，多边形及非矩形形状)，如参考图27、图27B及图27C更详细地描述。
图25展示在形成材料2501之后的存储器装置200。材料2501可包含介电材料(例如，二氧化硅)。形成材料2501可包含将介电材料(例如，二氧化硅)沉积在衬垫结构PP0到PP5及QQ0到QQ5，及存储器装置200的间隔物结构S1上方。
图26A展示在形成支柱结构(例如，孔或开口)2630；狭缝(例如，沟槽或切口)4111、4121、4131、4141及4151；导电垫P0、P1、P2、P3、P4、P5(P0到P5)、P0'、P1'、P2'、P3'、P4'及P5'(P0'到P5')、Q0、Q1、Q2、Q3、Q4及Q5(Q0到Q5)、Q0'、Q1'、Q2'、Q3'、Q4'及Q5'(Q0'到Q5')之后的存储器装置200的俯视图。支柱结构2630可形成相应支柱530(图6)的部分(例如，在叠组311处的部分)。如上文参考图6所描述，支柱530中的每一个可为存储器装置200的存储器单元串(例如，图6中的存储器单元串230)的一部分。在图26A中，线26B-26B展示图26B中所示的存储器装置200的部分(例如，截面)。
在图26A中，所示的狭缝4111、4121、4131、4141及4151的位置可分别为在图4及图11中所示的介电结构411、412、413、414及415的位置的一部分。如图26A中所示，狭缝4111、4121、4131、4141及4151可形成于存储器装置200的部分(例如，存储器阵列部分)401及部分(例如，外围部分)402中。狭缝4111、4121、4131、4141及4151可使用蚀刻过程形成，以移除在狭缝4111、4121、4131、4141及4151的位置处的材料(例如，材料1600到1605及1661的部分)。狭缝4111、4121、4131、4141及4151中的每一个可具有在X方向上从部分401到部分402的长度。狭缝4111、4121、4131、4141及4151中的每一个可在Z方向上具有深度(高度)，使得狭缝4111、4121、4131、4141及4151中的每一个的底部可在蚀刻终止结构621处。
在图26A中，当形成狭缝4131时，导电垫P0到P5及P0'到P5'可由衬垫结构PP0到PP5(图24)形成。举例来说，如图26A中所示，形成狭缝4131可在狭缝4131的位置处移除(例如，切割)衬垫结构PP0到PP5(图24)中的每一个的部分(例如，中间)。在狭缝4131的一侧上(在Y方向上)的衬垫结构PP0到PP5的其余部分可形成导电垫P0到P5。在狭缝4131的另一侧上(在Y方向上)的衬垫结构PP0到PP5的另一其余部分可形成导电垫P0'到P5'。图26A展示具有特定形状(例如，矩形形状或“I”形状)的导电垫P0到P5及P0'到P5'作为实例。然而，导电垫P0到P5及P0'到P5'中的一些或全部可具有不同形状(例如，L形(或L状形状))，如图6G到图6I中所示。图27A、图27B、图27C、图27D及图27E(下文更详细地描述)展示可用于形成图26A中的导电垫P0到P5及P0'到P5'的形状的图案结构。
类似地，当形成狭缝4121时，图26A中的导电垫Q0到Q5及Q0'到Q5'可由衬垫结构QQ0到QQ5(图24)形成。举例来说，如图26A中所示，形成狭缝4121可在狭缝4121的位置处移除(例如，切割)衬垫结构QQ0到QQ5(图24)中的每一个的部分(例如，中间)。在狭缝4121的一侧(在Y方向上)上的衬垫结构QQ0到QQ5的其余部分可形成导电垫Q0到Q5。在狭缝4121的另一侧上(在Y方向上)的衬垫结构QQ0到QQ5的另一其余部分可形成导电垫Q0'到Q5'。类似于导电垫P0到P5及P0'到P5'，导电垫Q0到Q5及Q0'到Q5'可具有不同形状(例如，图6G到图6I中所示的形状)。
图26B展示沿着图26A中的线26B-26B的存储器装置200的部分。如图26B中所示，支柱结构2630可具有在Z方向上延伸穿过材料(例如，氮化硅)1600到1605及材料(例如，二氧化硅)1661的相应长度。形成支柱结构2630可包含在支柱结构2630的位置处移除(例如，通过蚀刻)材料1600到1605及1661，以在支柱结构2630处形成空隙(例如，孔或开口)。然后，与图26B相关联的过程可包含形成(例如，沉积)材料(例如，牺牲材料)2603。材料2603可填充支柱结构2630。材料2603可包含可相对于材料1600到1605(例如，氮化硅)及材料1661(例如，二氧化硅)选择性地移除(例如，蚀刻)的材料(或材料组合)。材料2603的实例包含硅酸盐玻璃(例如，硼磷硅酸盐玻璃(BPSG))、钨及氧化铝。
图27A、图27B、图27C、图27D及图27E分别展示不同图案(例如，标线)2705A、2705B、2705C、2705D及2705E，所述不同图案可用于形成存储器装置200的导电垫(例如，图26A的导电垫P0到P5、P0'到P5'、Q0到Q5及Q0'到Q5')的不同结构(例如，形状)。可选择图案2705A、2705B、2705C、2705D及2705E中的一个以形成导电垫的结构。所述选择可基于可在与图20相关联的过程中在竖直轨(例如，图20中的竖直轨V)的位置中发生的变化。可从可在图20中形成竖直轨V之后执行的测量确定此变化。测量可提供指示图20中的竖直轨V的所测量位置的信息。竖直轨V的所测量位置可与竖直轨V的目标位置(例如，预期位置)相比较。比较的结果可用于选择图案2705A、2705B、2705C、2705D及2705E中的一个以形成存储器装置200的导电垫(例如，图26A的导电P0到P5、P0'到P5'、Q0到Q5及Q0'到Q5')的结构。
在图27A、图27B、图27C、图27D及图27E中，图案2705A、2705B、2705C、2705D及2705E中的竖直轨V的位置可基于图20中的竖直轨V的所测量位置。导电触点C的位置可为将在形成存储器装置200的导电垫(例如，图26A中的导电垫P0到P5)之后形成的存储器装置200的一些导电触点(例如，图5及图6A中的C0到C5)的位置。图27A、图27B中的导电触点C的位置可为预定(例如，固定)位置。衬垫图案P27A、P27B、P27C、P27D及P27E可用于形成存储器装置200的导电垫(例如，图26A中的导电垫P0到P5)。
如上文所述，与图20相关联的过程可包含测量竖直轨V的位置以获得信息，所述信息可用于确定竖直轨V的位置相对于导电触点C的位置的偏移(例如，距离)。举例来说，图20中的竖直轨V的所测量位置可与竖直轨V的目标位置(例如，预期位置)相比较。来自比较结果的信息可用于确定特定竖直轨V的位置相对于所述特定竖直轨V的目标位置(例如，预期或预定位置)是否存在变化(例如，偏移)。每个竖直轨V的目标位置可相对于参考位置(例如，X-Y平面中的参考坐标)。图27A、图27B、图27C、图27D及图27E中的线2727可为此参考位置的一部分。可记录并使用(例如，前馈)来自比较结果的信息(例如，变化)以生成图案2705A、2705B、2705C、2705D及2705E中的一个。基于竖直轨V的位置的测量的所生成图案(例如，图案2705A、2705B、2705C、2705D及2705E中的一个)可用于形成图26A中的导电垫P0到P5、P0'到P5'、Q0到Q5及Q0'到Q5'。
在图27A中所示的实例中，竖直轨V的位置(例如，所测量位置)可与线2727(例如，参考位置的一部分)对准。这可指示竖直轨V的位置(例如，所测量位置)与预期位置相同(例如，基本上相同)，使得偏移(从参考位置的偏移)可相对较小(或为零)。在此实例中，可选择图案2705A以形成存储器装置200的导电垫(例如，图26A中的导电垫P0到P5、P0'到P5'、Q0到Q5及Q0'到Q5')。因此，在此实例中，导电垫的结构可具有图27A的图案2705A的衬垫图案P27A的结构(例如，形状)。图27A展示相邻(邻近)竖直轨V的位置之间的相等距离。然而，不同相邻竖直轨的位置之间的距离可不同。
在图27B的实例中，竖直轨V的位置(例如，所测量位置)可在一个方向上从线2727(例如，参考位置的一部分)移位(例如，右移)，如图27B中所示。在此实例中，可选择图案2705B以形成存储器装置200的导电垫(例如，图26A中的导电垫P0到P5、P0'到P5'、Q0到Q5及Q0'到Q5')。因此，在此实例中，导电垫的结构可具有图27B的图案2705B的衬垫图案P27B的结构(例如，形状)。图27B展示相邻(邻近)竖直轨V的位置之间的相等距离。然而，取决于图20中的竖直轨V的移位(例如，右移)的变化，不同相邻竖直轨的位置之间的距离可不同。举例来说，在图27B中，距离D1可对应于触点C的位置与对应衬垫图案P272B内的竖直轨V的位置之间的偏移(相对地线2727)。此偏移(例如，距离D1)可称为C-V对中的偏移(在触点C及对应竖直轨V的位置中的偏移)。图27B展示其中一个C-V对中的偏移(例如，距离D1)可与另一C-V对中的偏移相同。然而，一个C-V对中的偏移可不同于另一C-V对中的偏移(例如，不相等距离)，如在图27E的实例中所示(下文参考图27E更详细地描述)。
在图27C的实例中，竖直轨V的位置(例如，所测量位置)可在另一方向上从线2727(例如，参考位置的一部分)移位(例如，左移)，如图27C中所示。在此实例中，可选择图案2705C以形成存储器装置200的导电垫(例如，图26A中的导电垫P0到P5、P0'到P5'、Q0到Q5及Q0'到Q5')。因此，在此实例中，导电垫的结构可具有图27C的图案2705C的衬垫图案P27C的结构(例如，形状)。图27C展示相邻(邻近)竖直轨V的位置之间的相等距离。然而，取决于图20中的竖直轨V的移位(例如，左移)的变化，不同相邻竖直轨的位置之间的距离可不同。举例来说，图27C展示其中一个C-V对中的偏移(例如，距离D2)可与另一C-V对中的偏移相同的实例。然而，一个C-V对中的偏移可不同于另一C-V对中的偏移(例如，不相等距离)，如图27D的实例中所示。
图27D展示其中一个C-V对中的偏移可与另一C-V对中的偏移不同(例如，不相等距离)的实例。不同偏移的原因可由材料(例如，图16中的材料1600到1605)中的厚度变化(例如，在X方向上)及材料(例如，图16中的材料1661)中的厚度变化(例如，在X方向上)引起。此类变化可在一种材料(例如，在材料1600到1605及1661中)到下一材料(例如，在材料1600到1605及1661中)的形成期间(例如，在依序沉积期间)前进及倍增。这些变体可使基于材料1600到1605形成的竖直轨V(图20)之间的距离以相同的前进及倍增方式改变。因此，与每个竖直轨V的参考(例如，已知)位置(例如，与图27D中的触点C相关联的线2727)相比，C-V对中的偏移可前进及倍增。举例来说，在图27D中，C-V对中的偏移可对应于距离D3、D4、D5、D6及D7中的一个。如图27D中所示，距离D3、D4、D5、D6及D7在彼此之间不同(不相等)(例如，以前进及倍增方式不同)。因此，一个C-V对中的偏移(例如，距离D3)可不同于另一C-V对中的偏移(例如，距离D4)。因此，如图27D中所示，图案2705D的衬垫图案P27D的结构(例如，形状)可彼此不同(例如，衬垫图案P27D具有不同形状)。因此，存储器装置200的同一叠组(叠组311)中的导电垫(例如，可基于衬垫图案P27D图案化的导电垫P0到P5或导电垫Q0到Q5)的结构(例如，形状)可具有图27D的衬垫图案P27D的形状。图27D展示其中竖直轨V的位置相对于参考位置在一个方向上(例如，参考线2727的左侧)具有偏移的实例。然而，竖直轨V的位置可相对于参考位置在另一方向上(例如，相反方向(例如，线2727的右侧))具有偏移，如图27E中所示。
图27E展示其中一个C-V对中的偏移可与另一C-V对中的偏移不同(例如，不相等距离)的另一实例。C-V对中的偏移可对应于距离D8、D9、D10、D11及D12中的一个。如图27E中所示，距离D8、D9、D10、D11及D12彼此不同(不相等)(例如，以前进及倍增方式的不相等距离)。因此，一个C-V对中的偏移(例如，距离D8)可不同于另一C-V对中的偏移(例如，距离D9)。因此，如图27E中所示，衬垫图案P27E的结构(例如，形状)可彼此不同(例如，衬垫图案P27E具有不同形状)。因此，存储器装置200的同一叠组(叠组311)中的导电垫(例如，可基于衬垫图案P27E图案化的导电垫P0到P5或导电垫Q0到Q5)的结构(例如，形状)可具有图27E的衬垫图案P27E的形状。
如上文所述，可测量图20中的竖直轨V的位置并且将其与预期位置相比较。基于比较，图案2705A、2705B、2705C、2705D及2705E中的一个可生成并用于形成存储器装置200的导电垫(例如，图26A中的导电垫P0到P5、P0'到P5'、Q0到Q5及Q0'到Q5')。
如图6A中所示，叠组311、312及313分别具有不同导电垫P0到P5、P6到P11及P12到P17。因此，取决于叠组311、312及313的竖直轨V的变化，不同图案(在图案2705A、2705B、2705C、2705D及2705E中)可用于形成不同叠组的导电垫。然而，如果叠组311、312及313在竖直轨中具有相同变化，则相同图案(在图案2705A、2705B、2705C、2705D及2705E中)可用于形成叠组311、312及313的导电垫。
图28展示包含间隔物S1及导电垫P0到P5及Q0到Q5的图26B的存储器装置200的另一视图。图28展示可在后续过程中移除的部分(例如，顶部部分)2888。
图29展示在移除部分2888(图28)之后的存储器装置200。移除部分2888可包含CMP过程。CMP过程可在导电垫P0到P5及Q0到Q5及材料1605处停止。
图30展示图29的存储器装置200的部分的俯视图。在图30中，线31展示图31中所示的存储器装置200的部分(例如，截面)的位置。
图31展示组合(例如，以产生组合截面)且在图31中示为一个视图(为简单起见)的在图30中的线31处的存储器装置200的部分(例如，截面)。间隔物结构S1及沿着图30中的线31的一些其它元件在图31中未展示。图31中所示的存储器装置200的部分可为在Y-Z方向上查看的叠组311的一部分。
图32展示在形成材料3201及3203(例如，通过沉积过程形成)之后的存储器装置200。材料3201及3203可包含不同介电材料。举例来说，材料3201可包含二氧化硅并且材料3203可包含氮化硅。
上文参考图12到图32描述的过程可形成存储器装置200的部分，包含用于存储器装置200的叠组(例如，下部叠组，例如图6A中的叠组311)的元件。可重复上述过程中的一些或全部以形成至少一个额外叠组(例如，中间叠组及更高叠组)。举例来说，以下描述描述多两个叠组，例如叠组312及313(图6A中所示)的形成。
图33到图42展示在形成存储器装置200的另一叠组(例如，中间叠组，例如叠组312)的过程期间的存储器装置200的不同视图。图42到图65展示在形成存储器装置200的另一叠组(例如，更高叠组，例如叠组313)的过程期间的存储器装置200的不同视图。
如图33中所示，间隔物结构S2形成于存储器装置200的材料3203上方。间隔物结构S2可包含介电材料(例如，二氧化硅)(例如，可从所述介电材料形成)。如图33中所示，间隔物结构S2可具有与间隔物结构S1(图13)的形状类似(或相同)的形状(例如，锯齿形形状)。举例来说，间隔物结构S2可形成为包含具有在Z方向上的壁(例如，竖直壁)及与间隔物结构S1(图12及图13)的角度A、B及C类似的角度A、B及C(不标记)的部分(例如，竖直面板)。间隔物结构S2可在与形成间隔物结构S1的过程类似的过程中形成。间隔物结构S2相对于存储器装置200的部分(例如，存储器阵列部分)401及部分(例如，外围部分)402的位置可与间隔物结构S1(图12及图13)相对于部分401及402的位置类似(或相同)。举例来说，可形成间隔物结构S2，使得它可在X-Y方向上与间隔物结构S1对准。类似于间隔物结构S3(图4)及S1(图12)，间隔物结构S2是不同于介电结构411、412、413、414及415(图4)的额外介电结构。在图33中，线34-34展示图34中所示的间隔物结构S2的部分(例如，截面)。
图34展示包含沿着图33的线34-34的间隔物结构S2的部分的存储器装置200的侧视图。
图35展示在如图35中所示移除图34的材料3201及3203中的每一个的部分，留下材料3201及3203中的每一个的其余部分之后的存储器装置200。移除图34的材料3203的部分可包含选择性地蚀刻图34的材料3203，使得可移除(例如，蚀刻)间隔物结构S2未覆盖(例如，不在所述间隔物结构下方)的材料3203的部分，并且可保留间隔物结构S2覆盖(例如，在所述间隔物结构下方)的材料3203的部分(如图35中所示)。在移除材料3203的部分之后，可移除材料3201的部分。移除图34的材料3201的部分可包含选择性地蚀刻图34的材料3201，使得可移除(例如，蚀刻)间隔物结构S2未覆盖(例如，不在所述间隔物结构下方)的材料3201的部分，并且可保留间隔物结构S2覆盖(例如，在所述间隔物结构下方)的材料3201的部分(如图35中所示)。
图36展示在材料3606、3607、3608、3609、3610及3611(3606到3611)、材料3661及材料3675形成于间隔物结构S2上方及存储器装置200的其它元件(例如，导电垫P0到P5及Q0到Q5，不标记)上方之后的存储器装置200。材料3606到3611及材料3661可包含不同介电材料。举例来说，材料3606到3611可包含氮化物材料(例如，氮化硅)并且材料3661可包含氧化物材料(例如，二氧化硅SiO2)。形成材料3606到3611及3661可包含沉积(例如，依序地沉积)不同介电材料(例如，二氧化硅及氮化硅的交替层级(例如，层))以形成如图36中所示的材料3606到3611及3661。材料3675可包含多晶硅或其它材料(例如，介电材料)。形成材料3675可包含将材料(例如，多晶硅)沉积在材料3606到3611及3661的交替层级上方。
图37展示在形成衬垫结构PP6、PP7、PP8、PP9、PP10及PP11(PP6到PP11)、QQ6、QQ7、QQ8、QQ9、QQ10及QQ11(QQ6到QQ11)之后的存储器装置200。
图38展示在形成材料3801(例如，通过沉积形成)之后的存储器装置200。材料3801可包含二氧化硅。
图39A展示在形成导电垫P6、P7、P8、P9、P10及P11(P6到P11)、P6'、P7'、P8'、P9'、P10'及P11'(P6'到P11')、Q6、Q7、Q8、Q9、Q10及Q11(Q6到Q11)、Q6'、Q7'、Q8'、Q9'、Q10'及Q11'(Q6'到Q11')、支柱结构(例如，孔或开口)3930及狭缝(例如，沟槽或切口)4112、4122、4132、4142及4152之后的存储器装置200的俯视图。支柱结构3930可与支柱结构2630(图27A)对准(例如，形成于所述支柱结构的正上方)。支柱结构3930可形成相应支柱530(图6A)的部分(例如，在叠组312处的部分)。
如图39A中所示，狭缝4112、4122、4132、4142及4152可形成于存储器装置200的部分(例如，存储器阵列部分)401及部分(例如，外围部分)402中。狭缝4112、4122、4132、4142及4152可在图26A中的狭缝4111、4121、4131、4141及4151上方对准(例如，形成于所述狭缝的正上方)。因此，图39A中的狭缝4112、4122、4132、4142及4152的位置还可分别为图4及图11中所示的介电结构411、412、413、414及415的位置的一部分。
狭缝4112、4122、4132、4142及4152可使用蚀刻过程形成，以在狭缝4112、4122、4132、4142及4152的位置处移除材料(例如，材料3606到3611及3661的部分)。狭缝4112、4122、4132、4142及4152中的每一个可具有在X方向上从部分401到部分402的长度。狭缝4112、4122、4132、4142及4152中的每一个可在Z方向上具有深度(高度)，使得狭缝4112、4122、4132、4142及4152中的每一个的底部可在材料2603(图31)处，所述材料在与图26B到图31相关联的过程中填充在狭缝4111、4121、4131、4141及4151中。
在图39A中，当形成狭缝4132时，导电垫P6到P11及P6'到P11'可由衬垫结构PP6到PP11(图38)形成。举例来说，如图39A中所示，形成狭缝4132可在狭缝4132的位置处移除(例如，切割)衬垫结构PP6到PP11中的每一个的部分(例如，中间)。在狭缝4132的一侧上的衬垫结构PP6到PP11的其余部分可形成导电垫P6到P11。在狭缝4132的另一侧上的衬垫结构PP6到PP11的另一其余部分可形成导电垫P6'到P11'。
类似地，当形成狭缝4122时，导电垫Q6到Q11及Q6'到Q11'可由衬垫结构QQ6到QQ11(图38)形成。举例来说，如图39A中所示，形成狭缝4122可在狭缝4122的位置处移除(例如，切割)衬垫结构QQ6到QQ11中的每一个的部分(例如，中间)。在狭缝4122的一侧上的衬垫结构QQ6到QQ11的其余部分可形成导电垫Q6到Q11。在狭缝4122的另一侧上的衬垫结构QQ6到QQ11的另一其余部分可形成导电垫Q6'到Q11'。在图39A中，线39B-39B展示图39B中所示的存储器装置200的部分(例如，截面)。
图39B展示沿着图39A的线39B-39B的存储器装置200的部分。如图39B中所示，支柱结构3930可具有在Z方向上延伸穿过材料(例如，氮化硅)3606到3611及材料(例如，二氧化硅)3661的相应长度。如图39B中所示，支柱结构3930可与支柱结构2630(在图26B中标记)对准(例如，形成于所述支柱结构的正上方)。形成支柱结构3930可包含在支柱结构3930的位置处移除(例如，通过蚀刻)材料3606到3611及3661，以在支柱结构3930处形成空隙(例如，孔或开口)。
与图39A及图39B相关联的过程还可包含形成包含内衬3921(下文参考图40所描述)的接触结构CP0、CP0'、CQ0及CQ0'。
在形成支柱结构3930(图39B)及接触结构CP0、CP0'、CQ0及CQ0'(图40)之后，与图39A及图39B相关联的过程可包含形成(例如，沉积)材料(例如，牺牲材料)3903。材料3903可填充支柱结构3930(图39B)。材料3903可与材料2603类似或相同。举例来说，材料3903可包含可相对于材料3606到3611(例如，氮化硅)及材料3661(例如，二氧化硅)选择性地移除(例如，蚀刻)的材料(或材料组合)。材料3903的实例包含硅酸盐玻璃(例如，硼磷硅酸盐玻璃(BPSG))、钨及氧化铝。
图40展示图39B的存储器装置200在Y-Z方向上的部分(例如，截面)。图40中所示的存储器装置200的部分可为在Y-Z方向上查看的叠组311及312的一部分。形成接触结构CP0、CP0'、CQ0及CQ0'(图40)可包含在接触结构CP0、CP0'、CQ0及CQ0'的位置处移除(例如，通过蚀刻)介电材料，以在接触结构CP0、CP0'、CQ0及CQ0'的位置处形成开口(例如，孔)。开口在接触结构CP0、CP0'、CQ0及CQ0'的位置处暴露导电垫P0、P0'、Q0及Q0'的部分。然后，可在开口(例如，开口的侧壁)中形成(例如，沉积)介电材料(例如，二氧化硅)，使得介电材料可在接触结构CP0、CP0'、CQ0及CQ0'的位置处在开口中形成内衬(例如，二氧化硅的相对薄的层)3921。在形成内衬3921之后，材料3903(如上文参考图39B所描述)可形成并且填充接触结构CP0、CP0'、CQ0及CQ0'，如图40中所示。
还可在形成接触结构CP0、CP0'、CQ0及CQ0'时形成其它接触结构(未展示)。其它接触结构可形成于其它导电垫(例如，图28中的导电垫P1到P5、P1'到P5'、Q1到Q5及Q1'到Q5')上方。如下文所描述，可执行后续过程以在接触结构CP0、CP0'、CQ0及CQ0'及其它接触结构处形成导电触点。
图41展示在移除(例如，通过CMP过程)材料3801及3903(图39B及图40)之后的存储器装置200。
图42展示在形成材料4201及4203(例如，通过沉积过程形成)之后的存储器装置200。材料4201及4203可包含不同介电材料。举例来说，材料4201可包含二氧化硅并且材料4203可包含氮化硅。
图43展示在间隔物结构S3形成于材料3903上方之后的存储器装置200。可在与形成间隔物结构S1(图13)及间隔物结构S2(图33)的过程类似的过程中形成间隔物结构S3。举例来说，间隔物结构S3可形成为包含具有在Z方向上的壁(例如，竖直壁)及与间隔物结构S1(图12及图13)的角度A、B及C类似的角度A、B及C(不标记)的部分(例如，竖直面板)。间隔物结构S3可包含介电材料(例如，二氧化硅)并且可具有与间隔物结构S1及间隔物结构S2的形状类似(或相同)的形状(例如，锯齿形形状)。间隔物结构S3相对于存储器装置200的部分(例如，存储器阵列部分)401及部分(例如，外围部分)402的位置可与间隔物结构S1及S2相对于部分401及402的位置类似(或相同)。举例来说，可形成间隔物结构S3，使得它可在X-Y方向上与间隔物结构S2对准。在图43中，线44-44展示图44中所示的间隔物结构S3的部分(例如，截面)。
图44展示包含沿着图43的线44-44的间隔物结构S3的部分的存储器装置200的侧视图。
图45展示在如图45中所示移除材料4201及4203中的每一个的部分，留下材料4201及4203中的每一个的其余部分之后的存储器装置200。移除材料4201及4203的部分可包含选择性地蚀刻材料4201及4203，使得可移除(例如，蚀刻)间隔物结构S3未覆盖(例如，不在所述间隔物结构下方)的材料4201及4203的部分，并且可保留间隔物结构S3覆盖(例如，在所述间隔物结构下方)的材料4201及4203的部分(如图42中所示)。
图46展示在材料4612、4613、4614、4615、4616及4617(例如，氮化硅)、材料4661(例如，二氧化硅)，及材料(例如，多晶硅)4675形成于间隔物结构S3上方及存储器装置200的其它元件(例如，导电垫P6到P11及Q6到Q11，未标记)上方之后的存储器装置200。
图47展示在形成衬垫结构PP12、PP13、PP14、PP15、PP16、PP17(PP12到PP17)、QQ12、QQ13、QQ14、QQ15、QQ16及QQ17(QQ12到QQ17)之后的存储器装置200。在形成存储器装置200的后续过程中，可移除(例如，图案化)衬垫结构PP12到PP17及QQ12到QQ17中的每一个的部分以形成导电垫P12到P17(图6A)及Q12到Q17(图9)。
图48展示图47的存储器装置200在Y-Z方向上的部分(例如，截面)。图48中所示的存储器装置200的部分可为在Y-Z方向上查看的叠组311、312及313的一部分。
图49展示在形成支撑结构(例如，填充有介电材料(例如，二氧化硅))4901、4902、4903、4904及4905，及隔离结构(例如，填充有介电材料(例如，二氧化硅)的区域)4911、4912、4913、4914及4915之后的图47及48的存储器装置200的俯视图。形成支撑结构4901到4905及隔离结构4911到4915，使得它们的结构还在Z方向上延伸穿过叠组311、312及313。与图49相关联的过程可包含在支撑结构4901到4905及隔离结构4911到4915的位置处移除局部材料(例如，牺牲材料)2603及3903，然后用介电材料(例如，二氧化硅)填充那些位置。隔离结构4911到4915可在移除(挖出)部分401处的材料1600到1605、3606到3611及4612到4617的过程(例如，图59)期间提供部分(例如，存储器阵列区域)401处的材料(例如，材料1600到1605、3606到3611及4612到4617)与部分(例如，外围部分)402处的材料(例如，材料1600到1605、3606到3611及4612到4617)之间的隔离。
图50展示在形成支柱530之后的图49的存储器装置200。形成支柱530可包含移除(例如，通过蚀刻)材料4612到4617及材料4661(图49中未标记，但在图46中标记)以在叠组313中的支柱530的部分处形成空隙(例如，孔或开口)，及移除(例如，挖出)材料(例如，牺牲材料)2603及3903(图39B)。然后，可执行额外过程以形成可形成存储器单元202的一部分的结构606、607及609。尽管结构(例如，导电沟道)606可提供相应支柱530与源极298之间的电连接，但是额外导电结构(例如，源极触点，未展示)可形成于结构606与源极298之间(及接触所述结构及源极)。可在形成相应支柱530的结构606之前形成导电结构。与图50相关联的过程可在相应支柱530处形成材料(例如，二氧化硅)5001及支柱触点(例如，漏极触点)5071及5073。在后续过程中，可形成导电路径(未展示)以提供从支柱触点5071及5073到相应数据线(例如，分别在图5中的数据线2701及2703)的电连接。
如上文所提及，可形成(例如，在图6A中的部分682中)至少一个漏极选择晶体管(例如，在图2中的漏极选择晶体管2610)。为简单起见，与图50相关联的过程省略此漏极选择晶体管(例如，其可形成于材料4617上方)的形成，以免混淆本文所描述的实施例。
图51展示在形成狭缝4113、4123、4133、4143及4153，及导电垫P12、P13、P14、P15、P16及P17(P12到P17)、P12'、P13'、P14'、P15'、P16'及P17'(P12'到P17')、Q12、Q13、Q14、Q15、Q16及Q17(Q12到Q17)、Q12'、Q13'、Q14'、Q15'、Q16'及Q17'(Q12'到Q17')之后的存储器装置200的俯视图。狭缝4113、4123、4133、4143及4153可分别在狭缝4112、4122、4132、4142及4152(图26A)上方对准(例如，形成于所述狭缝的正上方)，并且分别在狭缝4111、4121、4131、4141及4151(图39A)上方对准。因此，图51中的狭缝4113、4123、4133、4143及4153的位置还可分别为图4及图11中所示的介电结构411、412、413、414及415的位置的一部分。
狭缝4113、4123、4133、4143及4153可使用蚀刻过程形成，以在狭缝4113、4123、4133、4143及4153的位置处移除材料(例如，材料4612到4617及4661的部分)。
在图51中，当在与图51相关联的过程中形成狭缝4133时，导电垫P12到P17及P12'到P17'可由衬垫结构PP12到PP17(图49)形成。举例来说，如图51中所示，形成狭缝4133可在狭缝4133的位置处移除(例如，切割)衬垫结构PP12到PP17(图49)中的每一个的部分(例如，中间)。在狭缝4133的一侧上的衬垫结构PP12到PP17的其余部分可形成导电垫P12到P17。在狭缝4133的另一侧上的衬垫结构PP12到PP17的另一其余部分可形成导电垫P12'到P17'。
类似地，当在与图51相关联的过程中形成狭缝4123时，导电垫Q12到Q17及Q12'到Q17'可由衬垫结构QQ12到QQ17(图49)形成。举例来说，如图51中所示，形成狭缝4123可在狭缝4123的位置处移除(例如，切割)衬垫结构QQ12到QQ17(图49)中的每一个的部分(例如，中间)。在狭缝4123的一侧上的衬垫结构QQ12到QQ17的其余部分可形成导电垫Q12到Q17。在狭缝4123的另一侧上的衬垫结构QQ12到QQ17的另一其余部分可形成导电垫Q12'到Q17'。在图53中更详细地展示图51中的部分53。
图52展示包含狭缝4123及4133的图51的存储器装置200的另一视图。与图51相关联的过程可包含移除(例如，挖出)材料(例如，牺牲材料)2603及3903(图40)。因此，如图52中所示，狭缝4123及4133可不用材料填充。尽管图52中未展示，但是与图51相关联的过程可包含移除(例如，挖出)其它狭缝(例如，狭缝4113、4143及4153，在图52中未展示)处的材料(例如，牺牲材料)2603及3903(图40)。
图53展示包含狭缝4133的图51的部分53。在图53中，相同的材料由相同的填充图案说明。为简单起见，仅标记图53中的一些材料。材料(例如，氮化硅)4612到4617及材料(例如，二氧化硅)4661是在与图42相关联的过程中形成于间隔物结构S3上方的相同材料。图53中未展示导电垫P12到P17及P12'到P17'(其位于材料4612到4617及4661上方)。
图54展示在移除(例如，蚀刻)位置5401处的材料4661(例如，二氧化硅)的部分之后的存储器装置200。与图54相关联的过程可包含蚀刻(在Z方向上)叠组312(在叠组313下方)处的材料4661的部分及叠组311(在叠组312下方)的材料4661的部分。
尽管图54中未展示，但是与图54相关联的过程还可包含在类似于位置5401(在Z方向上)的位置处移除(例如，蚀刻)狭缝4133处的材料(例如，二氧化硅)3661及1661(分别在叠组312及311)的部分。与图54相关联的相同过程还可在其它狭缝(例如，图51中的4113、4143及4153)处执行(当前执行)，以在其它狭缝处移除相应位置(类似于位置5401)处的材料4661、3661及1661的部分。
图55A展示在位置5503V处移除(例如，蚀刻)材料4612到4617(例如，氮化硅)的部分之后的存储器装置200。图55B展示分别在与图55A相关联的过程中移除位置5503V及5503H处的部分之前在叠组311、312及313中的材料1600、3606及4612。为简单起见，图55B未分别展示叠组311、312及313的材料1601到1605、3607到3611及4613到4017。然而，材料1601到1605、3607到3611及4613到4017(图55B中未展示)还具有在与位置5503V及5503H类似的位置处的部分，所述位置5503V及5503H还在与图55A相关联的过程中移除。
在图55B中，部分4612V及4612H分别是材料4612的竖直部分及水平部分的部分(例如，相对较小部分)。部分3606V及3606H分别是材料3606的竖直部分及水平部分的部分(例如，相对较小部分)。部分4612V及4612H分别是材料1600的竖直部分及水平部分的部分(例如，相对较小部分)。可在与图55A相关联的过程中移除(例如，通过选择性蚀刻过程)部分4612V、4612H、3606V、3606H、1600V及1600H(其具有暴露于图55A中的狭缝4113的侧壁部分)材料1600到1605、3606到3611及4612到4617(图55B中未展示)中的其它材料还具有竖直部分及水平部分(类似于部分4612V、4612H、3606V、3606H、1600V及1600H)并且还在与图55A相关联的过程中移除。
与图55A相关联的过程可包含选择性地移除(例如，使用湿式蚀刻)暴露于狭缝4113的材料4612到4617的竖直部分(例如，部分4612V)，以在位置5503V处形成凹口(例如，空的空间)。可形成在位置5503V处的凹口(在Z方向上具有长度的凹口)，使得可维持邻近于位置5503V的材料4661的机械稳定性(例如，以避免邻近于位置5503V的材料4661收缩)。此外，在位置5503V处的凹口可形成为具有足够空间(空间)，以在后续过程(例如，在与图61相关联的过程)中填充导电材料(例如，图61中的导电材料6185)。此导电材料(例如，图61中的导电材料6185)可形成竖直导电轨(导电轨V12到V16及图6A的其它导电轨)。
与图55A相关联的过程还可包含选择性地移除暴露于狭缝4113的叠组312的材料3606到3611的竖直部分(例如，图55B中的部分3606V)的一部分，以在叠组312中的相应位置5503V处形成凹口。类似地，与图55A相关联的过程还可包含选择性地移除暴露于狭缝4113的叠组311的材料1600到1605的竖直部分(例如，图55B中的部分1600V)的一部分，以在叠组311中的相应位置5503V处形成凹口。在叠组311及312处的位置5503V处的凹口还可用材料(例如，图61中的导电材料6185)填充，以在叠组311及312中形成竖直导电轨(导电轨V0到V4及V6到V11)。
与图55A相关联的相同过程还可在其它狭缝(例如，图51中的4113、4143及4153)处执行(当前执行)，以移除暴露于其它狭缝的材料4612到4617、3606到3611及1600到1605的竖直部分的部分，以在其它狭缝处的相应位置(类似于位置5503V)处形成凹口。
与图55A相关联的过程还可移除暴露于狭缝4113处(及在图51中的其它狭缝4123、4123、4143及4153处)的材料4612到4617、3606到3611及1600到1605的水平部分(例如，部分4612H、3606H及1600H)的部分，以在位置5503H(图55B)处形成凹口(例如，空的空间)。在位置5503H处形成的凹口还可用材料(例如，图61中的导电材料6185)填充，以在叠组311、312及313中形成水平导电轨(例如，导电轨H0、H6、H10及图6A及图6B中所示的其它导电轨)。
材料1600到1605、3606到3611及4612到4617的其它部分(与图55B中的位置5403V及5404H处的相应竖直部分及水平部分相邻的水平部分及竖直部分)不在与图55A相关联的过程中移除，并且可保留在存储器装置200的完整结构中。为简单起见，材料1600到1605、3606到3611及4612到4617的其余部分(在与图55A相关联的过程之后)在完整存储器装置200的其它图中未展示。举例来说，材料1600到1605、3606到3611及4612到4617的其余部分(在与图55A相关联的过程之后)在完整存储器装置200的图6A及图6B中未展示。
如图55A中所示，角度B可指示间隔物结构S3的两个相邻部分的壁之间的角度。图55A中的角度B可与图4中所示的间隔物结构S3(在存储器装置200的完整结构中)及间隔物结构S3(在形成存储器装置200的结构的过程期间)的角度B相同。
图56展示在形成材料(例如，多晶硅)5675之后的存储器装置200。如在图56中所示，材料5675可填充狭缝4133，包含位置5503V(图53A及图55B)及位置5503H(图55B)。材料5675可形成保护结构(例如，屏障)，当移除(例如，在与图59相关联的过程中移除)部分401处的材料1600到1605、3606到3611及4612到4617时，所述保护结构可保护部分402处的材料1600到1605、3606到3611及4612到4617)的其余部分(图55A中所示)不被移除(例如，挖出)。
图57展示在材料(例如，氮化硅)5703形成于狭缝4133中之后的存储器装置200。在形成存储器装置200的替代过程中，可跳过(不执行)形成材料5703的过程。
图58展示在执行与图56相关联的过程之后的存储器装置200的俯视图。为简单起见，从图58省略材料4612到4617(图56中所示)的其余部分。
图59展示在从位置5900到5917(5900到5917)移除(例如，挖出)部分401中的材料(例如，氮化硅)1600到1605、3606到3611及4612到4617之后的存储器装置200的部分401。
图60展示在移除材料(例如，多晶硅)5675及来自导电垫P0到P17的材料(例如，多晶硅)之后的存储器装置200。
图61展示在形成导电材料(或多种材料)6185之后的存储器装置200。导电材料6185可包含单种材料或多种材料。举例来说，导电材料6185可包含钨。在另一实例中，材料6185可包含氧化铝、氮化钛及钨的多个层。在此实例中，可一次一个地形成(例如，沉积)氧化铝、氮化钛及钨。举例来说，与图61相关联的过程可包含沉积氧化铝，将氮化钛保形地沉积到氧化铝，且接着将钨(或其它合适的导电材料)保形地沉积到氮化钛。
如图61中所示，控制栅极2500到25017(与信号WL0到WL17相关联)、水平导电轨(例如，导电轨H0、H6及H12，及其它导电轨(不标记))、竖直导电轨(例如，导电轨V0到V4、V6到V10及V12到V16)，及导电垫(例如，导电垫P12到P17及其它导电垫(不标记))可具有相同材料6185(例如，钨)或相同材料(例如，氧化铝、氮化钛及钨)。
图62展示图61的存储器装置200的俯视图，其包含在一些竖直导电轨(例如，导电轨V12、V13、V14(还在图61中展示)、V12'、V13'及V14'(未在图61中展示))处的材料6185的部分。图62中所示的材料6185的部分的位置与图55A中的相应位置5503V相同。在图62中，材料4612、4613及4614的其余部分与在与图55A相关联的过程中的材料4612、4613及4614的其余部分相同。在图62中，线63-63展示图63中所示的存储器装置200的部分的位置(例如，截面)。
图62还展示形成存储器装置200介电结构413。形成介电结构413可包含用材料6201填充狭缝4133。在与图61相关联的过程中形成材料6185之后，可形成材料6201。介电结构413中的材料6201可包含介电材料(例如，二氧化硅)。
图62还展示位于相应竖直导电轨(例如，导电轨V12、V13、V14、V12'、V13'及V14')上方并且接触所述竖直导电轨的导电垫(例如，导电垫P12、P13、P14、P12'、P13'及P14')中的一些。图62中的角度A可与上文参考图6D及图12描述的角度A相同。尽管图62中未展示，但是存储器装置200的其它竖直导电轨(在竖直导电轨V0到V5、V6到V10及V12到V16中)及导电垫可具有与图62中所示的结构及材料类似的结构。
如图62中所示，导电轨V12、V13及V14分别邻近于材料4612、4613及4614。材料4612、4613及4614保留在完整的存储器装置200中。然而，为简单起见，在展示完整的存储器装置200的结构的其它图(例如，图6A及图6B)中未展示材料4612、4613及4614。类似地，在存储器装置200的其它图(例如，图6A及图6B)中也未展示与相应竖直导电轨(例如，在导电轨V0到V4、V6到V10及V12到16中)相邻的材料1600到1605、3606到3611及4612到4617中的其它材料。
图63展示包含介电结构412及413的图61及图62的存储器装置200的部分。在图63的存储器装置200的左侧上的部分(包含介电结构413)也在图62中展示。如图63中所示，材料6201(在与图62相关联的过程中形成)填充介电结构412及413。
图64展示在形成接触结构(例如，开口)CP0'、CP6'、CP12'、CP12、CP6、CP0、CQ0'、CQ6'、CQ12'、CQ12、CQ6及CQ0之后的存储器装置200。形成这些接触结构可包含移除接触结构CP0'、CP6'、CP12'、CP12、CP6、CP0、CQ0'、CQ6'、CQ12'、CQ12、CQ6及CQ0的位置处的材料，以在这些接触结构的位置处暴露导电垫P0'、P6'、P12'、P12、P6、P0、Q0'、Q6'、Q12'、Q12、Q6及Q0的部分。如图64中所示，移除接触结构CP0'、CP6'、CP12'、CP12、CP6、CP0、CQ0'、CQ6'、CQ12'、CQ12、CQ6及CQ0处的材料还可包含移除(例如，通过穿通)内衬3921的部分(例如，底部部分)以暴露导电垫P0、P0'、Q0及Q0'的部分。
图65展示在形成导电触点C0'、C6'、C12'、C12、C6、C0、C0*'、C6*'、C12*'、C12*、C6*及C0*之后的存储器装置200。导电材料(例如，金属)可填充接触结构CP0'、CP6'、CP12'、CP12、CP6、CP0、CQ0'、CQ6'、CQ12'、CQ12、CQ6及CQ0(图64)，以分别形成触点C0'、C6'、C12'、C12、C6、C0、C0*'、C6*'、C12*'、C12*、C6*及C0*。还可在与图65相关联的过程中形成其它导电触点(例如，图6A中的C1到C5、C7到C11、可C13到C17)。
形成存储器装置200的过程可包含在执行与图65相关联的过程之后的额外过程。举例来说，额外过程可包含形成数据线(例如，图5中的数据线2700到2707)及其它元件及互连以完成形成存储器装置200的过程。
在本文所描述的技术中的过程展示形成具有三个叠组311、312及313且在每个叠组中具有六个控制栅极的存储器装置200的实例。然而，在本文所描述的技术中的过程可为可缩放的，使得存储器装置200中的叠组的数量可多于三个，并且每个叠组中的控制栅极的数量可多于六个。因此，本文所描述的存储器装置可针对给定装置区域具有相对较高数量的叠组及控制栅极。与一些常规存储器装置相比，大量叠组及每个叠组中的多个控制栅极可导致所描述存储器装置中的给定装置区域的相对较高存储器单元密度。
图66展示根据本文所描述的一些实施例的呈系统(例如，电子系统)6600的形式的设备。系统6600的部分或整个系统6600可包含片上系统、封装上系统、固态硬盘(SSD)、手机、平板计算机、计算机、汽车中的电子模块，或其它类型的电子系统或包含于片上系统、封装上系统、固态硬盘(SSD)、手机、平板计算机、计算机、汽车中的电子模块，或其它类型的电子系统中。如图66中所示，系统6600可包含处理器6610、存储器装置6620、存储器控制器6630、图形控制器6640、I/O控制器6650、显示器6652、键盘6654、指向装置6656、至少一个天线6658、连接器6615及总线6660(例如，形成于系统6600的电路板(未展示)上的导电线)。
在一些布置中，系统6600不必包含显示器。因此，可从系统6600省略显示器6652。在一些布置中，系统6600不必包含任何天线。因此，可从系统6600省略天线6658。
处理器6610、存储器装置6620、存储器控制器6630、图形控制器6640及I/O控制器6650中的每一个可包含裸片且可为IC封装的一部分。
处理器6610可包含通用处理器或专用集成电路(ASIC)。处理器6610可包含中央处理单元(CPU)。
存储器装置6620可包含动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、快闪存储器装置(例如，NAND快闪存储器装置)、相变存储器、这些存储器装置的组合，或其它类型的存储器。
在实例中，存储器装置6620可包含上文参考图1到图65所描述的存储器装置100或200。因此，存储器装置6620可包含存储器装置(例如，存储器装置100或200)的结构，并且形成存储器装置6620的过程可包含上文描述的过程(例如，与图12到图65相关联的过程)。
显示器6652可包含液晶显示器(LCD)、触摸屏(例如，电容式或电阻式触摸屏)或另一类型的显示器。指向装置6656可包含鼠标、触控笔或另一类型的指向装置。
I/O控制器6650可包含用于有线或无线通信(例如，通过一或多个天线6658的通信)的通信模块。此类无线通信可包含根据WiFi通信技术、长期演进高级(LTE-A)通信技术或其它通信技术的通信。
I/O控制器6650还可包含用于允许系统6600根据以下标准或规范(例如，I/O标准或规范)中的一或多个与其它装置或系统通信的模块，所述标准或规范包含通用串行总线(USB)、DisplayPort(DP)、高清多媒体接口(HDMI)、Thunderbolt、外围组件互连高速(PCIe)、以太网及其它规范。
连接器6615可经布置(例如，可包含端子，例如引脚)以允许系统6600耦合到外部装置(或系统)。这可允许系统6600通过连接器6615与这种装置(或系统)通信(例如，交换信息)。连接器6615可通过连接6616(例如，总线)耦合到I/O控制器6650。
连接器6615、连接6616及总线6660的至少一部分可包含符合USB、DP、HDMI、Thunderbolt、PCIe、以太网及其它规范中的至少一个的元件(例如，导电端子、导电线或其它导电元件)。
图66展示系统6600的彼此分开地布置的元件(例如，装置及控制器)作为实例。在一些布置中，系统6600的两个或更多个元件可位于同一IC封装、同一子系统或同一装置上。举例来说，存储器装置6620及存储器控制器6630可包含在系统6600的同一SSD或同一存储器子系统中。
设备(例如，存储器装置100及200，及系统6600)及方法(例如，形成存储器装置200的方法)的说明旨在提供对各种实施例的结构的一般理解，而不旨在提供对可能利用本文所述结构的设备的所有元件及特征的完整描述。本文的设备指代例如装置(例如，存储器装置100或200)或系统(例如，系统6600)。
上文参考图1到图66所描述的组件中的任一个可以多种方式实施，包含经由软件的模拟。因此，设备(例如，存储器装置100及200，及系统6600)或上文描述的存储器装置及系统中的每一个的一部分在本文可全部表征为“模块”(或“模块”)。此类模块可包含硬件电路系统、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合，如对于各种实施例的特定实施方案来说需要及/或适当。举例来说，这些模块可包含于系统操作模拟包中，例如软件电信号模拟包、电力使用及范围模拟包、电容-电感模拟包、电力/散热模拟包、信号发射-接收模拟包，及/或用于操作或模拟各种潜在实施例的操作的软件及硬件的组合。
本文所描述的存储器装置(例如，存储器装置100及200)可包含于设备(例如，电子电路系统)中，例如，高速计算机、通信及信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息开关，及包含多层、多芯片模块的专用模块。这些设备可进一步包含为多种其它设备(例如，电子系统)(例如电视机、蜂窝电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组、音频层3)播放器)、车辆、医疗器件(例如心脏监视器、血压监视器等)、机顶盒等)内的子组件。
上文参考图1到图66所描述的实施例包含设备及操作所述设备的方法。所述设备中的一个包含位于衬底上方的第一叠组及位于第一叠组上方的第二叠组，及延伸穿过第一及第二叠组的支柱。第一叠组包含第一存储器单元、与第一存储器单元相关联的第一控制栅极，及耦合到第一控制栅极的第一导电路径。第一导电路径包含位于衬底上方的设备的第一层级上的第一导电垫。第二叠组包含第二存储器单元、与第二存储器单元相关联的第二控制栅极，及耦合到第二控制栅极的第二导电路径。第二导电路径包含位于第一层级上方的设备的第二层级上的第二导电垫。第一及第二导电垫在与从第一叠组到第二叠组的方向垂直的方向上具有长度。描述包含额外设备及方法的其它实施例。
在具体实施方式及权利要求书中，相对于两个或更多个元件(例如，材料)使用的术语“在...上”，例如一个“在另一个上”意味着元件之间(例如，材料之间)的至少一些接触。术语“在……上方”意味着元件(例如，材料)极为接近，但可能具有一或多个额外介入元件(例如，材料)，使得接触是可能的但不是要求的。“在...上”或“在……上方”都不暗示如本文所使用的任何方向性，除非如此陈述。
在具体实施方式及权利要求书中，通过术语“……中的至少一个”接合的项目列表可意味着所列项目的任何组合。举例来说，如果列举项目A及B，则短语“A及B中的至少一个”意味着仅A；仅B；或A及B。在另一实例中，如果列举项目A、B及C，则短语“A、B及C中的至少一个”意味着仅A；仅B；仅C；A及B(不包含C)；A及C(不包含B)；B及C(不包含A)；或所有A、B及C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在具体实施方式及权利要求书中，通过术语“……中的一个”接合的项目列表可意味着所列项目中的仅一个。举例来说，如果列举项目A及B，则短语“A及B中的一个”意味着仅A(不包含B)或仅B(不包含A)。在另一实例中，如果列出项目A、B及C，则短语“A、B及C中的一个”意味着仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
以上描述及图式说明本发明主题的一些实施例，以使本领域的技术人员能够实践本发明主题的实施例。其它实施例可并入有结构、逻辑、电气、过程及其它变化。实例仅代表可能的变化。一些实施例的部分及特征可包含在其它实施例的那些部分及特征中，或代替那些部分及特征。在阅读及理解以上描述后，所属领域的技术人员将明白许多其它实施例。

Claims (37)

1.一种设备，其包括：
第一叠组，其位于衬底上方，所述第一叠组包含第一存储器单元及与所述第一存储器单元相关联的第一控制栅极；
第二叠组，其位于所述第一叠组上方，所述第二叠组包含第二存储器单元及与所述第二存储器单元相关联的第二控制栅极；
支柱，其延伸穿过所述第一控制栅极及所述第二控制栅极；
第一导电路径，其耦合到所述第一控制栅极，所述第一导电路径包含位于所述衬底上方的所述设备的第一层级上的第一导电垫，所述第一导电垫中的每一个在与从所述第一叠组到所述第二叠组的方向垂直的方向上具有长度；及
第二导电路径，其耦合到所述第二控制栅极，所述第二导电路径包含位于所述第一层级上方的所述设备的第二层级上的第二导电垫，所述第二导电垫中的每一个在与从所述第一叠组到所述第二叠组的所述方向垂直的所述方向上具有长度。
2.根据权利要求1所述的设备，其中：
所述第一导电路径包含耦合到所述第一导电垫的第一导电触点，所述第一导电触点中的每一个在从所述第一叠组到所述第二叠组的所述方向上具有第一长度；及
所述第二导电路径包含耦合到所述第二导电垫的第二导电触点，所述第二导电触点中的每一个在从所述第一叠组到所述第二叠组的所述方向上具有第二长度，其中所述第一长度大于所述第二长度。
3.根据权利要求2所述的设备，其中：
所述第一导电路径包含耦合到所述第一导电触点的第一导电连接；及
所述第二导电路径包含耦合到所述第二导电触点的第二导电连接，其中所述第一及第二导电连接位于所述设备的所述第二层级上方的层级上。
4.根据权利要求1所述的设备，其中所述第一导电垫中的每一个的所述长度大于所述第二导电垫中的每一个的所述长度。
5.根据权利要求1所述的设备，其中所述第一导电垫具有相同长度。
6.根据权利要求5所述的设备，其中所述第二导电垫具有相同长度。
7.根据权利要求1所述的设备，其进一步包括：
第三叠组，其位于所述第二叠组上方，所述第三叠组包含第三存储器单元及与所述第三存储器单元相关联的第三控制栅极；及
第三导电路径，其耦合到所述第三控制栅极，所述第三导电路径包含位于所述第二层级上方的所述设备的第三层级上的第三导电垫，所述第三导电垫中的每一个在与从所述第二叠组到所述第三叠组的方向垂直的方向上具有长度。
8.根据权利要求7所述的设备，其中所述第一导电垫中的每一个的所述长度大于所述第二导电垫中的每一个的所述长度，并且所述第二导电垫中的每一个的所述长度大于所述第三导电垫中的每一个的所述长度。
9.根据权利要求7所述的设备，其中：
所述第一导电路径包含耦合到所述第一导电垫的第一导电触点，所述第一导电触点中的每一个在从所述第一叠组到所述第二叠组的所述方向上具有第一长度；
所述第二导电路径包含耦合到所述第二导电垫的第二导电触点，所述第二导电触点中的每一个在从所述第一叠组到所述第二叠组的所述方向上具有第二长度，其中所述第一长度大于所述第二长度；及
所述第三导电路径包含耦合到所述第三导电垫的第三导电触点，所述第三导电触点中的每一个在从所述第一叠组到所述第三叠组的方向上具有第三长度，其中所述第二长度大于所述第三长度。
10.根据权利要求1所述的设备，其中所述衬底包含电路系统，并且其中：
所述第一导电路径中的至少一个导电路径耦合到所述电路系统；及
所述第二导电路径中的至少一个导电路径耦合到所述电路系统。
11.根据权利要求10所述的设备，其中所述电路系统包含耦合到所述第一导电路径中的所述至少一个导电路径的至少一个晶体管。
12.一种设备，其包括：
第一存储器单元及与所述第一存储器单元相关联的第一控制栅极，所述第一控制栅极位于所述设备的不同层级上，所述第一控制栅极中的每一个在第一方向上具有宽度；
第二存储器单元及与所述第二存储器单元相关联的第二控制栅极，所述第二控制栅极位于所述第一控制栅极上方的所述设备的不同层级上，所述第二控制栅极中的每一个在所述第一方向上具有宽度；
支柱，其延伸穿过所述第一控制栅极及所述第二控制栅极；
第一导电路径，其包含耦合到所述第一控制栅极的第一导电轨，所述第一导电轨在垂直于所述第一方向的第二方向上具有不同长度，所述第一导电轨中的至少一个的宽度小于每个所述第一控制栅极的所述宽度；及
第二导电路径，其包含耦合到所述第二控制栅极的第二导电轨，所述第二导电轨在所述第二方向上具有不同长度，所述第二导电轨中的至少一个的宽度小于每个所述第二控制栅极的所述宽度。
13.根据权利要求12所述的设备，其中所述第一导电轨中的至少一个及所述第二导电轨中的至少一个具有相同长度。
14.根据权利要求12所述的设备，其中所述第一控制栅极、所述第一导电轨、所述第二控制栅极及所述第二导电轨包含相同材料。
15.根据权利要求12所述的设备，其中所述第一控制栅极、所述第一导电轨、所述第二控制栅极及所述第二导电轨包含金属。
16.根据权利要求12所述的设备，其进一步包括：
第三存储器单元及与所述第三存储器单元相关联的第三控制栅极，所述第三控制栅极位于所述第二控制栅极上方的所述设备的不同层级上，并且所述第三控制栅极中的每一个在所述第一方向上具有宽度；
第三导电路径，其包含耦合到所述第三控制栅极的第三导电轨，所述第三导电轨在所述第二方向上具有不同长度，并且所述第三导电轨中的至少一个的宽度小于每个所述第三控制栅极的所述宽度；及
其中所述支柱还延伸穿过所述第三控制栅极。
17.根据权利要求16所述的设备，其中所述第一导电轨中的至少一个、所述第二导电轨中的至少一个及所述第三导电轨中的至少一个具有相同长度。
18.一种设备，其包括：
第一存储器单元及与所述第一存储器单元相关联的第一控制栅极，所述第一控制栅极位于所述设备的不同层级上；
第二存储器单元及与所述第二存储器单元相关联的第二控制栅极，所述第二存储器单元及所述第二控制栅极位于所述第一存储器单元及所述第一控制栅极上方的所述设备的不同层级上；
第三存储器单元及与所述第三存储器单元相关联的第三控制栅极，所述第三存储器单元及所述第三控制栅极位于所述第二存储器单元及所述第二控制栅极上方的所述设备的不同层级上；
支柱，其延伸穿过所述第一控制栅极、所述第二控制栅极及所述第三控制栅极；
第一导电路径，其包含耦合到所述第一控制栅极的第一导电轨及耦合到所述第一导电轨的第一额外导电轨，所述第一导电轨在第一方向上具有不同长度，所述第一额外导电轨在垂直于所述第一方向的第二方向上具有不同长度；
第二导电路径，其包含耦合到所述第二控制栅极的第二导电轨及耦合到所述第二导电轨的第二额外导电轨，所述第二导电轨及所述第二额外导电轨位于所述第一导电轨及所述第一额外导电轨上方，所述第二导电轨在所述第一方向上具有不同长度，所述第二额外导电轨在所述第二方向上具有不同长度；及
第三导电路径，其包含耦合到所述第三控制栅极的第三导电轨及耦合到所述第三导电轨的第三额外导电轨，所述第三导电轨及所述第三额外导电轨位于所述第二导电轨及所述第二额外导电轨上方，所述第三导电轨在所述第一方向上具有不同长度，所述第三额外导电轨在所述第二方向上具有不同长度。
19.根据权利要求18所述的设备，其中：
所述第一导电路径包含位于所述设备的第一层级上的第一导电垫，及耦合到所述第一导电垫的第一导电触点，所述第一导电触点中的每一个在所述第二方向上具有第一长度；
所述第二导电路径包含位于所述设备的所述第一层级上方的第二层级上的第二导电垫，及耦合到所述第二导电垫的第二导电触点，所述第二导电触点中的每一个在所述第二方向上具有第二长度，其中所述第一长度大于所述第二长度；及
所述第三导电路径包含位于所述设备的所述第二层级上方的第三层级上的第三导电垫，及耦合到所述第三导电垫的第三导电触点，所述第三导电触点中的每一个在所述第二方向上具有第三长度，其中所述第二长度大于所述第三长度。
20.根据权利要求18所述的设备，其中所述第一导电轨、所述第一额外导电轨、所述第二导电轨、所述第二额外导电轨、所述第三导电轨、所述第三额外导电轨包含相同材料。
21.根据权利要求18所述的设备，其进一步包括衬底及晶体管，所述晶体管包含位于所述衬底中的至少一部分，并且所述第一、第二及第三导电路径中的至少一个耦合到所述晶体管。
22.根据权利要求20所述的设备，其进一步包括位于所述衬底与所述第一存储器单元及所述第一控制栅极之间的导电区，其中所述支柱中的每一个包含耦合到所述导电区的导电结构。
23.一种设备，其包括：
介电结构，其包含在第一方向上的长度、第一侧及在垂直于所述第一方向的第二方向上与所述第一侧相对的第二侧；
第一额外介电结构，其位于所述介电结构的所述第一侧上，所述额外介电结构具有第一壁；
第二额外介电结构，其位于所述介电结构的所述第二侧上，所述第二额外介电结构具有第二壁，其中所述第一壁与所述第二壁之间的角度大于零且小于180度；
第一存储器单元块，其在所述第一方向上距所述第一额外介电结构一定距离处位于所述介电结构的所述第一侧上，所述第一存储器单元块包含位于所述设备的不同层级上的第一存储器单元及第一控制栅极；
第二存储器单元块，其在所述第一方向上距所述第二额外介电结构一定距离处位于所述介电结构的所述第二侧上，所述第二存储器单元块包含位于所述设备的不同层级上的第二存储器单元及第二控制栅极；
第一导电路径，其包含耦合到所述第一控制栅极的第一导电轨，所述第一导电轨在所述第一方向上具有长度；及
第二导电路径，其包含耦合到所述第二控制栅极的第二导电轨，所述第二导电轨在所述第一方向上具有长度。
24.根据权利要求23所述的设备，其中所述第一导电轨具有不同长度，并且所述第二导电轨具有不同长度。
25.根据权利要求23所述的设备，其中所述第一导电路径包含耦合到所述第一导电轨的额外导电轨，所述额外导电轨在与所述第一导电轨的所述长度垂直的方向上具有长度。
26.根据权利要求25所述的设备，其中所述第一导电路径包含位于所述额外介电结构上方的所述设备的层级上，并且所述导电垫中的每一个耦合到所述额外导电轨的相应导电轨。
27.根据权利要求26所述的设备，其中所述第一导电路径包含位于所述导电垫上方并且在与所述第一导电轨的所述长度垂直的所述方向上具有长度的导电触点，并且所述导电触点中的每一个耦合到所述导电垫的相应导电垫。
28.根据权利要求27所述的设备，其中所述第一导电路径包含位于所述导电触点上方的所述设备的层级上的导电连接，并且所述导电连接中的每一个耦合到所述导电触点的相应导电触点。
29.一种方法，其包括：
形成在第一位置处的第一介电材料及在第二位置处并且在衬底上方与所述第一介电材料交错的第二介电材料，所述第一介电材料形成为包含第一部分及垂直于所述第一部分的第一额外部分；
形成在第三位置处的第三介电材料及在第四位置处并且与所述第三介电材料交错的第四介电材料，所述第三及第四介电材料形成于所述第一及第二介电材料上方，所述第三介电材料形成为包含第三部分及垂直于所述第三部分的第三额外部分；
通过所述第一介电材料的所述第一部分的一部分、所述第二介电材料的一部分、所述第三介电材料的所述第三部分的一部分及所述第四介电材料的一部分的形成支柱；
形成沿着所述支柱的所述长度在相应第一部分处的第一存储器单元及沿着所述支柱的所述长度在相应第二部分处的第二存储器单元；
在所述第一位置处移除所述第一介电材料的所述第一部分及第一额外部分，以在所述第一位置处形成空隙；
在所述第三位置处移除所述第三介电材料的所述第三部分及第三额外部分，以在所述第三位置处形成空隙；
在所述第一位置处的所述空隙及所述第三位置处的所述空隙中形成第四材料，其中：
在所述第一位置的第一部分处的所述第四材料的第一部分形成与所述第一存储器单元相关联的第一控制栅极；
在所述第一位置的第二部分处的所述第四材料的第二部分形成耦合到所述第一控制栅极的第一导电路径；
在所述第三位置的第一部分处的所述第四材料的第三部分形成与所述第二存储器单元相关联的第二控制栅极；及
在所述第三位置的第二部分处的所述第四材料的第四部分形成耦合到所述第二控制栅极的第二导电路径。
30.根据权利要求29所述的方法，其中所述第一及第三介电材料包含氮化硅，并且所述第二及第四介电材料包含氧化硅。
31.根据权利要求30所述的方法，其中所述第四材料包含金属。
32.根据权利要求29所述的方法，其其进一步包括：
在形成所述第三及第四介电材料之前在第一额外位置处形成第一衬垫结构，其中所述衬垫结构中的每一个接触所述第一介电材料的所述第一额外部分的相应部分；
在形成所述第三及第四介电材料之后在第二额外位置处形成第二衬垫结构，其中所述第二衬垫结构中的每一个接触所述第三介电材料的所述第三额外部分的单独部分；
用导电材料替换在所述第一额外位置处的所述第一衬垫结构的材料及在所述第二额外位置处的所述第二衬垫结构的材料，以形成在所述第一额外位置处的第一导电垫及在所述第二额外位置处的第二导电垫；及
形成耦合到所述第一导电垫的第一导电触点，及耦合到所述第二导电垫的第二导电触点，其中：
所述第一导电触点及所述第一导电垫是所述第一导电路径的一部分；及
所述第二导电触点及所述第二导电垫是所述第二导电路径的一部分。
33.根据权利要求32所述的方法，其中所述导电材料与所述第四材料相同。
34.根据权利要求29所述的方法，其进一步包括：
形成在第五位置处的第五介电材料及在第六位置处并且与所述第五介电材料交错的第六介电材料，所述第五介电材料形成为包含第五部分及垂直于所述第五部分的第五额外部分，其中还通过所述第五介电材料的所述第五部分的一部分及所述第六介电材料的一部分形成所述支柱；
沿着所述支柱的所述长度在相应第三部分处形成第三存储器单元；
在所述第五位置处移除所述第五介电材料的所述第五部分及第五额外部分，以在所述第五位置处形成空隙，其中：
还在所述第五位置处的所述空隙中形成所述第四材料；
在所述第五位置的第一部分处的所述第四材料的第五部分形成与所述第三存储器单元相关联的第三控制栅极；及
在所述第五位置的第二部分处的所述第四材料的第六部分形成耦合到所述第三控制栅极的第三导电路径。
35.一种方法，其包括：
形成第一介电结构，所述第一介电结构包含从衬底向外延伸的壁，所述第一介电结构的所述壁具有锯齿形图案；
在所述第一介电结构上方形成第一介电材料及与所述第一介电材料交错的第二介电材料，使得所述第一及第二介电材料的第一部分平行于所述衬底，并且所述第一及第二介电材料的第二部分垂直于所述第一及第二介电材料的所述第一部分且与第一介电结构的所述壁共形；
移除所述第一介电结构上方的所述第一及第二介电材料的所述第二部分的一部分，以暴露所述第一介电材料的所述第二部分的其余部分；
形成第一衬垫结构，使得所述第一衬垫结构中的每一个接触在所述第一介电材料的所述第二部分的所述其余部分中的所述第一介电材料的相应部分；
在所述第一衬垫结构上方及在所述第一及第二介电材料的所述第一部分上方形成额外介电材料；
在所述额外介电材料上方形成第二介电结构，所述第二介电结构包含具有从所述衬底向外延伸的壁的部分，所述第二介电结构的所述壁具有锯齿形图案；
在所述额外介电材料上方形成第三介电材料及与所述第三介电材料交错的第四介电材料，使得所述第三及第四介电材料的第一部分平行于所述衬底，并且所述第三及第四介电材料的第二部分垂直于所述第三及第四介电材料的所述第一部分且与第二介电结构的所述壁共形；
移除所述第二介电结构上方的所述第三及第四介电材料的所述第二部分的一部分，以暴露所述第三介电材料的所述第二部分的其余部分；
形成第二衬垫结构，使得所述第二衬垫结构中的每一个接触在所述第三介电材料的所述第二部分的所述其余部分中的所述第三介电材料的相应部分；
通过所述第一及第二介电材料的所述第一部分及所述第三及第四介电材料的所述第一部分形成支柱；
形成沿着所述支柱的相应第一部分的第一存储器单元及沿着所述支柱的相应第二部分的第二存储器单元；
用导电材料的第一部分替换在第一位置处的所述第一介电材料的所述第一部分及在第二位置处的所述第一介电材料的所述第二部分的所述其余部分，以形成在所述第一位置处的第一控制栅极及在所述第二位置处的第一导电路径，其中所述第一导电路径耦合到所述第一控制栅极，并且所述第一控制栅极邻近于所述第二存储器单元的相应存储器单元；及
用所述导电材料的第二部分替换在第三位置处的所述第三介电材料的所述第一部分及在第四位置处的所述第三介电材料的所述第二部分的所述其余部分，以形成在所述第三位置处的第二控制栅极及在所述第四位置处的第二导电路径，其中所述第二导电路径耦合到所述第二控制栅极，并且所述第二控制栅极邻近于所述第二存储器单元的相应存储器单元。
36.根据权利要求35所述的方法，其进一步包括：
用所述导电材料的第三部分替换所述第一衬垫结构的材料以在所述第一衬垫结构的位置处形成第一导电垫，其中所述第一导电垫是所述第一导电路径的一部分；及
用所述导电材料的第四部分替换所述第二衬垫结构的材料以在所述第二衬垫结构的位置处形成第二导电垫，其中所述第二导电垫是所述第二导电路径的一部分。
37.根据权利要求35所述的方法，其进一步包括：
形成耦合到所述第一导电垫的第一导电触点，其中所述第一导电触点具有与所述支柱的所述长度平行的长度并且是所述第一导电路径的一部分；及
形成耦合到所述第二导电垫的第二导电触点，其中所述第二导电触点具有与所述支柱的所述长度平行的长度并且是所述第二导电路径的一部分。
CN202180067132.4A 2020-08-31 2021-08-30 存储器单元及支柱的多个叠组 Pending CN116349423A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/008,130 2020-08-31
US17/008,130 US11532638B2 (en) 2020-08-31 2020-08-31 Memory device including multiple decks of memory cells and pillars extending through the decks
PCT/US2021/048281 WO2022047331A1 (en) 2020-08-31 2021-08-30 Multiple decks of memory cells and pillars

Publications (1)

Publication Number Publication Date
CN116349423A true CN116349423A (zh) 2023-06-27

Family

ID=80355776

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180067132.4A Pending CN116349423A (zh) 2020-08-31 2021-08-30 存储器单元及支柱的多个叠组

Country Status (3)

Country Link
US (2) US11532638B2 (zh)
CN (1) CN116349423A (zh)
WO (1) WO2022047331A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11532638B2 (en) 2020-08-31 2022-12-20 Micron Technology, Inc. Memory device including multiple decks of memory cells and pillars extending through the decks
KR20220037633A (ko) * 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624978B1 (ko) * 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US9691781B1 (en) * 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
US10103169B1 (en) * 2017-08-21 2018-10-16 Sandisk Technologies Llc Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process
US10181442B1 (en) * 2017-11-30 2019-01-15 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and methods of making the same
KR102534838B1 (ko) * 2017-12-20 2023-05-22 삼성전자주식회사 3차원 구조를 갖는 메모리 장치
US10700004B2 (en) 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
KR102573272B1 (ko) 2018-06-22 2023-09-01 삼성전자주식회사 3차원 반도체 메모리 소자
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US11532638B2 (en) 2020-08-31 2022-12-20 Micron Technology, Inc. Memory device including multiple decks of memory cells and pillars extending through the decks

Also Published As

Publication number Publication date
WO2022047331A1 (en) 2022-03-03
US11532638B2 (en) 2022-12-20
US20220068956A1 (en) 2022-03-03
US20230117100A1 (en) 2023-04-20

Similar Documents

Publication Publication Date Title
JP7217739B2 (ja) 制御ゲート間にボイドを含むメモリデバイス
US10128263B2 (en) Memory devices
US9842855B2 (en) Manufacturing method of memory device
KR20190091672A (ko) 3차원 구조의 반도체 메모리 장치
CN112420715B (zh) 包含阵列下缓冲器电路系统的多层存储器装置
US20230117100A1 (en) Memory device including multiple decks of memory cells and pillars extending through the decks
US11785787B2 (en) 3D vertical nand memory device including multiple select lines and control lines having different vertical spacing
CN103681806A (zh) 半导体装置及其制造方法
US9620522B1 (en) Method of manufacturing semiconductor device
US20210225869A1 (en) Memory device and method of manufacturing the same
US20230345730A1 (en) Memory device including different dielectric structures between blocks
US20230326793A1 (en) Memory device including self-aligned conductive contacts
US20240186319A1 (en) Transistor array and method for manufacturing same, and semiconductor device and method for manufacturing same
US20230387023A1 (en) Memory device including contact structures having multi-layer dielectric liner
US20230290739A1 (en) Memory device including support structures and contact structures having different materials
US20230395512A1 (en) Memory device including high-aspect-ratio conductive contacts
US20230345722A1 (en) Memory apparatus and methods including merged process for memory cell pillar and source structure
US20240074194A1 (en) Memory device including staircase structures and adjacent trench structures
US11882704B2 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US20230395501A1 (en) Memory device including source structure having conductive islands of different widths
CN117156856A (zh) 包含高纵横比导电触点的存储器装置
CN115776819A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination