CN1163459A - 使纠错与扇区地址相关的光盘纠错码系统 - Google Patents

Abstract

一种纠错解码设备，它通过对编码数据进行解码以产生以帧为单位的解码数据以及通过产生以帧内单位的解码信息而对从记录介质再现的纠错编码数据进行解码；该已解码的数据以及解码信息对应地按帧单元储存；当与代表在该记录介质上的编码数据的实际位置的地址数据进行帧同步时，该已解码数据及解码信息在存储器中读出。

Description

使纠错与扇区地址相关 的光盘纠错码系统

本发明涉及一种纠错码(ECC)系统，用于纠正并分析在由光盘再现的数字数据中出现的差错。特别地，本发明涉及用于分析纠错码操作的设备和方法。

视频信息，包括图像和声音信息，通常作为数字数据被数字化、压缩、以及按不同速率记录在记录介质上。按照MPEG(运动图像专家组)标准，视频信息被编码成三种图像(或帧)的类型：帧内编码图像(I-图像)，预测编码图像(P-图像)，以及双向预测编码图像(B-图像)。I-图像通过对视频数据的帧进行帧内编码来产生。P-图像通过相对于另一视频数据帧例如紧接在前的帧对视频数据帧作向前预测编码来产生。B-图像通过相对于多个其它的视频数据帧对视频数据帧作双向预测编码来产生。可以将I-图像，P-图像，以及B图像的集合编组，以便形成图像组(GOP)。

音频数据也可以数字化，压缩，以及按MPEG标准记录。因此该音频数据可以通过附加的变换音频编码例如ATRAC(商标)来进行编码。

图1说明数据再现装置100，它根据以不同速率记录的光盘104来再现数据，装置100包括跟踪伺服器102，拾取器106，环形缓冲存储器108，多路复用数据分离器110，视频代码缓冲器112，视频解码器114，解码系统116，道转移检测器126，音频代码缓冲器132，音频解码器134，环形缓冲器控制器136，以及系统控制器138。多路复用数据分离器110包括首标分离器120，开关122，以及分离电路控制器130。解调系统116包括解调器118，扇区检测器124，以及纠错码(ECC)电路128。

为了进行再现操作，拾取器106用一束激光辐射光盘104检测从该盘表面反射的光，并产生相应的再现信号S1。该再现信号S1被施加到解调电路118以便进行解调。解调后的数据加到扇区检测器124和ECC电路128。扇区检测器124检测对应于再现数据储存在该盘上的地址的盘104的扇区号。该检测到的扇区号加到环形缓冲器控制器136。ECC电路128检测并纠正在已解调数据中的差错，解码系统116和环形缓冲器控制器138的操作由系统控制器138控制。

解调器118将再现信号S1通过RF处理转换为二进制数字并检测EFM+(8，16转换)同步模式。按照恒定线速度(CLV)系统，根据在再现信号中检测的同步模式施加粗略的伺服调整。因此，一旦扇区检测器124检测到同步首标就应用锁相环(PLL)伺服。如果连续数次成功地检测到该同步首标，EFM+解调的数据S2将被解除交错。在下一节将结合图2来描述解码系统116的进一步的操作细节。

如果扇区检测器124不能检测到扇区号，则扇区号码非正常信号被加到道转移检测器126。如果该已解调的数据不能由ECC 128纠正，则差错产生信号加到道转移检测器126。ECC 128将纠错后的数据S10加到环形缓冲器存储器108作临时性储存。环形缓冲器控制器136对应于由扇区检测器124提供的被检测到的扇区号的地址而分派一写地址，写指针WP，于环形缓冲器存储器108中。

响应来自多路复用数据分离器110的一代码请求信号R10，环形缓冲控制器136分派一读地址，读指针RP，给储存在环形缓冲存储器108中的相应数据。读指针RP被加到将相应数据S12供给多路复用数据分离器110的环形缓冲存储器108。

首标分离器从由环形缓冲存储器108提供的数据分离出全包(pack)首标和包(packet)首标。首标数据被加到分离器控制器130而剩余数据、时分复用转换数据则加到开关122的输入端G。按照包含在该包首标数据中的流识别符信息，分离器控制器130控制开关122的操作，以便分离该被时分复用的数据。具体地，开关122被控制以便将输入端G系统地同输出端H1和H2连接，由此将编码的视频数据送到视频代码缓冲器112以及将编码的音频数据送到音频代码缓冲器132。依据从视频代码缓冲器112和音频代码缓冲器132接收的数据请求信号，多路复用数据分离器110产生代码请求信号R10。

按照数据解码操作，视频解码器114产生加到视频代码缓冲器112的数据请求信号R1。根据其储存器状态，视频代码缓冲器112将数据请求信号R1送到多路复用数据分离器110以便请求附加数据。缓冲器112暂存从分离器110接收的被编码的视频数据。视频解码器114将被编码的视频数据解码并将该解码的视频数据提供在输出端OUT1上。

按照另一个数据解码操作，音频解码器134产生加到音频代码缓冲器132的数据请求信号R2。根据其储存器状态，音频代码缓冲器132将数据请求信号R2送到多路复用数据分离器110以便请求附加数据。缓冲器132暂存从分离器110接收的被编码的音频数据。音频解码器134将该被编码的音频数据解码并将该解码的音频数据提供在输出端OUT2上。

跟踪伺服器102和道转移检测器126是普通装置。

如在图2中所说明的那样，ECC电路128包括RAM202，206，210，以及214；以及ECC解码器204，208和212。ECC电路128根据C1/C2卷积Reed S0lomon解码方法(CIRC plus)处理EFM+解调的数据S2。数据S2从扇区检测器124接收，储存在RAM24中，并按三级串联的处理由ECC解码器25，27和29解码。首先执行C1解码，然后执行C2解码，最后第2次执行C1解码(C12)。

在图3中说明ECC电路128的ECC解码处理的操作。EFM+解调的数据S2按00，01，……，A8，A9顺序写入RAM 202(EFM+写)，以及储存2帧EFM+解调的数据。数据S2按一帧的00′，02′……AB′，01，03……A9的顺序加到ECC解码器204。ECC解码器204执行C1系列数据的ECC解码，该数据被去交错以便产生C1解码的数据。C1解码数据加到RAM206(C1写)，如图4所示那样，用于储存。

纠错的实现方法可以是从ECC解码器204读出差错位置和纠正模式，同时从RAM 202(C1读)读出该相应的有差错的数据，并执行纠正模式和该差错数据的异或逻辑和。

ECC解码器204在C2代码系列长度上执行C1系列解码，从而允许C2系列解码。ECC解码器208根据按00′，01′，03′，……A9′(C2读)顺序从RAM206提供的C1解码数据执行C2系列解码，以便产生C2解码数据。ECC解码器208在C1代码系列长度上执行C2系列解码，从而允许C1系列解码。如图5中所示那样，C2解码数据加到RAM210(C2写)以便储存起来。

擦除纠正可以通过与数据同步地对每帧传输一个不可纠正标记到下一级的ECC解码器来达到。为了C2系列的擦除纠正，将使用C1的不可纠正标记。在该情况下，纠错操作和C1的相同。

ECC解码器212根据按00′，01，02，03，……A9(C12读)顺序从RAM210提供的C2解码数据来执行C12系列解码，以便产生C12解码数据。为擦除纠正该C12系列，将使用C2的不可纠正标记。

当完成C12的纠错时，C12系列的ECC解码结果将按00，01，02，03，……A9的顺序写入RAM214。这样，RAM214储存C1的ECC解码结果，C2和C12系列被储存并按00，01，02，03，……A9(读出)顺序读出。解码结果被解扰(descramble)处理并输出到环形缓冲器存储器108。之后将写入必要的扇区数据。

由于在ECC电路128中处理的差错量取决于光盘刻制的精度，在ECC电路128中的差错处理量的测量用来作为对光盘质量的估计。差错位置可通过使用扇区地址作为光盘上位置指示的方法来加以确定。

如果数据按C1和C2系列卷积编码，则在该ECC解码的每个系列中重复地按C1，C2，C1执行ECC解码纠错。例如，C2系列的ECC解码将在C1系列的ECC解码之后执行。同样地，在执行C2和C1系列之后执行第二个C1系列解码。因此，如果紧接执行ECC解码之后立即输出其结果，则相对相同的C1系列的ECC结果的检测时间将产生一个时间滞后。

因此，由系统控制器138跟踪ECC结果到光盘的一位置处的场合下，由扇区检测器124检测的扇区地址被记录下来，并且该ECC结果被加以考虑。在扇区地址和ECC结果之间的时间滞后必须在分析ECC结果和记录的数据之前进行计算。由于其复杂性，这样的计算是有问题的。

此外，加到ECC电路128的单位时间的数据量正比于光盘的旋转速度。这样，对于ECC处理的控制时序可以受光盘速度的影响。作为一个附加问题，在高速情况下访问光盘时，如果在执行ECC处理之后立即输出纠错结果，使光盘上具体的扇区地址与C11，C2和C12系列的各自的纠错结果相关是困难的。

考虑到上述说明，本发明的一个目的在于提供纠错数据解码的方法和设备，用于当高速访问该光盘时检测光盘上的差错位置。

本发明的另一目的在于提供用于在高速旋转的光盘上检测差错位置的方法和设备，但却不使用有问题的复杂的计算。

本发明再一个目的在于通过使光盘上差错的实际地址与纠错处理结果相关来提供检测光盘上的差错的方法和设备。

本发明的再另一个目的在于提供用于检测光盘记录介质上的差错以确定该光盘记录介质状况的方法和设备。

按本发明的一个方面，提供一种数据解码装置，用于对由一记录介质再现的纠错编码数据进行纠错解码。该装置包括纠错解码电路，用于对纠错编码数据进行纠错解码，以便以帧为单位产生已解码数据，以及用于以帧为单位产生解码信息。一存储器装置储存纠错编码数据，已解码数据，以及解码信息。耦合到纠错解码电路以及该存储器装置的存储器控制电路控制该存储器装置去储存按帧单元相对应的已解码数据和解码信息，并且当与代表在该记录介质上的纠错编码数据的实际位置的一地址数据进行帧同步时，从该存储器装置读出该已解码数据和解码信息。

根据本发明的另一方面，提供一种数据解码方法，用于对纠错编码数据进行纠错解码，该数据由一记录介质再现。该方法包括对纠错编码数据进行纠错解码的步骤，以便以帧为单位地产生已解码的数据；以帧为单位地产生解码信息；储存该纠错编码的数据，已解码数据，以及解码信息；储存按帧单元相对应的已解码数据和解码信息到一存储器中；以及当与代表在该记录介质上的纠错编码数据的实际位置的一地址数据进行帧同步时，从该存储器装置读出该已解码数据和解码信息。

当结合附图阅读所出示的实施例的详细说明时，本发明的另外的目的、特征和优点将变得更为显而易见，在附图中相同的元部件用相同的标号来识别。

图1是在相关技术中一种数据再现和纠错设备的方块图；

图2是图1的ECC电路的方块图；

图3、4、5和6是示意图，将参考它们说明在相关技术中ECC电路的数据解码处理；

图7是按照本发明实施例的数据再现和纠错设备的方块图；

图8是图7的ECC电路的方块图；

图9是一方块图，将参考它说明图7的解调器、扇区检测器、以及ECC电路的操作；

图10是表示储存在图8 RAM中的数据列表；

图11是详述由图8 ECC电路产生的解码信息数据表格；

图12A和12B是定时图，将参考它说明图8 ECC电路的操作；

图13是表示由图8 ECC电路输出的数据格式的数据格式图；

图14是表示扇区数据结构的数据格式图；

图15是表示一ECC块的结构的数据格式图；

图16是表示交错PO奇偶性校验的示意图(外代码)；

图17是表示一数据块结构的数据格式图；

图18是按照本发明另一实施例的解调电路系统的方块图；

图19是表示一实际扇区结构的示意图；

图20是表示一数据扇区结构的示意图；

图21是示意图，将参考它说明在一存储器中数据的储存；

图22A-22F是定时图，将参考它描述数据存储器的操作；

图23是表示锁定检测处理的流程图；

图24是表示SCSY信号产生过程的流程图；

图25是表示主FMSY信号产生过程的流程图；

图26A-26H是定时图，将参考它们描述块顶(block-top)检测处理；

图27A-27H是定时图，将参考它们进行描述后-块-顶(post-block-top)检测处理；

图28A-28F是定时图，将参考它们描述SUB传输处理；

图29是表示扇区信息结构的示意图；

图30是表示IED连续性检测和确定的处理的流程图；

图31是表示ID(地址)连续性确定的处理的流程图；

图32是表示SALK产生的处理的流程图；

图33A-33D是定时图，将参考它们描述按照本发明一个方面的纠错操作；

图34A-34I是定时图，将参考它们描述按照本发明-个方面的纠错操作；

图35A-35E、36A-36E以及37A-37E是定时图，将参考它们说明按照本发明一个方面的ECC处理控制操作；

图38是表示ECC处理过程的流程图；

图39是按照本发明另一实施例的纠错电路系统的方块图；

图40是详述由图39的ECC电路产生的解码信息的数据表格；

图41A-41G是定时图，将参考它们描述总线仲裁；

图42是一个表，将参考它说明按照本发明一个方面在纠正一个ECC块期间存储器的存取；

图43A-43F是定时图，将参考它们说明纠错结果；以及

图44是表示数据输出处理的流程图。

图7说明按照本发明的数据再现和数据解码设备700。具有和设备100相同结构和功能的设备700的部件用在图1中所采用的相同标号来标志。数据再现和数据解码设备700从光盘104再现并解码以可变速率记录的图像数据和音频数据。

如图所示，设备700包括跟踪伺服器102，拾取器106，环形缓冲存贮器710，多路复用数据分离器704，视频代码缓冲器710，视频解码器712，解码电路714，道转移检测器724，环形缓冲器控制器730，以及系统控制器732。解码电路714包括解调器716，扇区检测器718，以及纠错码(ECC)电路726。多路复用数据分离器704包括首标分离器706，开关708，以及分离器控制器728。解码电路714和环形缓冲器控制器730由系统控制器732控制。

跟踪伺服器102和拾取器106是普通部件。由跟踪伺服器102控制的拾取器106用激光束辐射光盘104并检测从该光盘表面反射的光的模式。响应该反射光模式，拾取器106产生代表记录在光盘104上的数据的再现信号S1。再现信号S1被施加到解调器716。

解调器716是用于解调直接从记录介质再现的已调制信号的部件；。解调器716的优选结构在图8中表示并在下节中加以讨论。再现信号S1由解调器716解调，已解调信号S2加到扇区检测器718。扇区检测器718是一个检测部件，用于确定由光盘再现已解调数据的扇区地址，扇区检测器718检测记录在由解调信号S2代表的数据的每个扇区中的地址，并将该地址，最好是扇区号码，加到环形缓冲器控制器730。扇区检测器718还将已解调信号S2的剩余数据内容加到ECC电路718。在扇区同步期间，可以进行该数据传输。

如果扇区检测器718不检测地址或者如果被检测的地址不连续，则扇区检测器718产生通过环形缓冲器控制器730加到道转移检测器724的扇区号非正常信号。

环形缓冲器控制器730是一个控制电路，用于控制环形缓冲存储器702的读和写操作，并用于监视代表由多路复用数据分离器704数据请求的数据请求信号R10。相应于由扇区检测器718提供的被检测的扇区号的地址，环形缓冲器控制器730在环形缓冲器存储器702中指派一写地址，写指针WP。环形缓冲器存储器702是具有先进先出(FIFO)功能的环形缓冲存储器部件。

ECC电路726是一个纠错码电路，用于处理已解调数据并执行纠错。ECC电路726的详细结构提供在图8和图9中，并将在下节讨论。ECC电路726检测在已解调数据S2中的差错，通过使用用该数据记录的一个冗余位来对该数据纠错，并将该纠错后的数据S10输出到环形缓冲存储器702。ECC电路726还检测在该已解调数据S2中的扇区首标数据并将这样的首标数据通过扇区检测器726加到系统控制器732。如果数据差错不能被ECC726纠正，则由ECC726产生一个差错产生信号E10并将其加到系统控制器732。

道转移检测器724监视环形缓冲器控制器730的输出，以便当需要道转移时进行检测。当需要道转移时，道转移检测器724产生一个施加到跟踪伺服器102的道转移信号JP1。响应转移信号JP1，跟踪伺服器102控制拾取器106跳过光盘104上的一个轨道继续再现操作。

当系统控制器732检测到来自扇区检测器718的扇区号非正常信号或来自ECC726的一个差错产生信号时，它就控制道转移检测器724以提供道转移信号JP1到跟踪伺服器102，以便对拾取器106的再现操作产生一个相应的调整量。

根据由环形缓冲器控制器730提供的控制信号，储存在环形缓冲存储器702中的已纠错数据S10被加到多路复用数据分离器704作为数据S12。响应来自多路复用数据分离器704的一代码请求信号R10，环形缓冲器控制器730分派一读地址，读指针RP，给储存在环形缓冲存储器702中的相应的数据。读指针RP加到将相应数据S12加到多路复用数据分离器704的环形缓冲存储器702。

多路复用数据分离器704是一个多路复用信号的分离装置，用于分离例如按照如MPEG标准的多路复用的时分多路复用数字数据。多路复用数据分离器704由作为控制装置的分离器控制器728来控制。

首标分离器706是首标数据检测和提取装置。首标分离器706从数据S12分离全包首标数据和包首标数据并将这样的首标数据加到分离器控制器728。数据S12的剩余部分，时分多路复用数据，加到开关708的输入端G。

开关708是具有输入端G和输出端H1和H2的开关装置。其开关状态由分离器控制器728控制。输出端H1和H2分别连接到视频代码缓冲器710的输入端以及音频代码缓冲器720的输入端。响应来自分离器控制器728的控制信号，开关708将视频数据送到视频代码缓冲器710以及将音频数据送到音频代码缓冲器720。

视频代码缓冲器710和音频代码缓冲器720是缓冲储存存储器。响应由视频解码器712提供的视频数据请求信号R1，储存在视频代码缓冲器710中的视频数据加到视频解码器712。响应由音频解码器722提供的音频数据请求信号R2，储存在音频代码缓冲器720中的音频数据加到音频解码器722。根据其操作状态，视频代码缓冲器710将视频数据请求信号R1送到多路复用数据分离器704，以便请求附加的数据。同样，根据其操作状态，音频代码缓冲器720将音频数据请求信号R2送到多路复用数据分离器704，以便请求附加的数据。

视频解码器712是一种用于对已分离但被编码的视频数据进行解码的视频信号解码器。解码器712将被解码的视频数据SV加到输出端OUT1。音频解码器722是一种用于对已分离但被编码的音频数据进行解码的音频信号解码器。解码器722将已解码的音频数据SA加到输出端OUT2。

因为由于图像数据各段的数量压缩有变化而使每单位时间需用于解码的数据总量可以发生涨落，所以视频解码器712和音频解码器722通过多路复用分离器704从环形缓冲器702数据请求的速率将发生变化。例如，对简单图像的处理将从环形缓冲存储器702要求较少的数据。

所以，当拾取器106连续从光盘104再现数据时，环形缓冲存储器702可能溢出。为避免溢出状况，道转移检测器724从写指针WP和读指针RP的位置计算储存在环形缓冲存储器702中的目前数据量。如果数据总量超过一预定的参考值，则环形缓冲存储器702将道转移命令输出到跟踪伺服器102。这样，通过在等待操作期间使光盘104转动来得到为保证从环形缓冲存储器702到多路复用数据分离器704适当数据流所必要的数据量。

当道转移检测器724检测到由扇区检测器718提供的扇区号非正常信号或由ECC 726提供的差错产生信号时，它根据写指针WP和读指针RP的位置来确定环形缓冲存储器702中的剩余数据量。如果在环形缓冲存储器702中的数据量大(即，即使数据以在最大传输速率从存储器702读出也将避免下溢)则道转移检测器724将提供一个道转移命令(回跳)到跟踪伺服器102。因此，跟踪伺服器102将使拾取器106转移到其再现位置。在光盘上相应于差错的数据将再次通过拾取器106再现。环形缓冲控制器730将减少或完全停止将新数据写到环形缓冲存储器702中，直到由扇区检测器718检测的扇区号等于用于道转移的扇区号为止。然而，如果储存在环形缓冲存储器702中的数据量超过一预定的参考值，将不重新起动写入数据到存储器702，并且将再次执行道转移操作。储存在环形缓冲存储器702中的数据将按需要被转移到多路复用数据分离器704。

图8表示纠错码(ECC)电路726的优选结构，它按照C1/C2卷积ReedSolomon代码(CIRC+)提供ECC解码。如所示那样，ECC726包括ECC解码器802，差错寄存器804，以及RAM806。ECC解码器52是一个解码电路，用于对EFM+解调的数据进行纠错以及对这样的数据进行ECC解码。差错寄存器804是一个存储器件，用于储存不可纠正差错标志、纠错模式、以及差错位置。RAM806是一个环形缓冲器存储器件。

图9表示解码电路714的优选结构。如所示那样，解码电路714包括解调器716，扇区检测器718，ECC726，RAM接口(RMIF)908，恒定线速度(CLV)控制器912，以及数据总线918。随机存储器接口(RMIF)908是一个存储器接口器件装置，而恒定线速度(CLV)控制器912是一个伺服控制器器件装置。

再如图9所示，解调器716包括RF处理器902和EFM+解调器，而ECC解码器726包括RAM806。ECC解码器802，以及输出控制电路(OCTL)916。RF处理器902是一个处理装置，而EFM+解调器是用于解调按EFM+方法调制的信号的装置。RAM806是一个帧存储器装置，而ECC解码器802是一个解码装置。输出控制电路(OLTL)916是一个数据输出装置。

所示的ECC解码器802包括ECC解码器904和ECC控制器910。ECC解码器904是一个解码装置，ECC控制器910是一个控制器装置。

以下参考图8和9所示的结构来描述ECC解码过程。再现信号S1在RF处理器902中进行RF处理和二进制编码，而EFM+同步模式由解调器716检测。如果检测到EFM同步模式，则由CLV控制器912提供粗略伺服控制。之后，如果EFM+的同步模式由解调器716检测，则将提供锁相环(PLL)伺服控制。根据该同步模式的若干次连续的检测，EFM+解调的数据S2被解除交错并以帧为单位通过RMIF908写入RAM806。数据S2将被纠错，然后通过OCTL916输出到环形缓冲存储器702。

ECC电路726通过由系统控制器732控制的RMIF908向RAM806提供已解码数据S2的写地址。从RAM806读出的数据通过RMIF908传送到ECC控制部分910和ECC解码器904。

如果检测一个差错并且它是可纠正的，则该差错的位置和纠正模式从ECC解码部分904输出到ECC控制器802。该差错位置和纠错模式以帧为单位输出到RAM806并储存在差错寄存器804中。

通过从差错寄存器804得到差错位置和纠正模式，从RAM806得到相应于差错位置的差错数据，以及执行该差错数据和纠正模式SP的异-或逻辑和(EXOR)来纠正差错。已纠正的数据写到RAM806。

如果检测到一个不可能纠正的差错，则将该帧的不可纠正的标记由差错寄存器804储存，以便用于在后续步骤的删除纠正操作。

如此，如ECC处理所需要的那样，差错寄存器804储存用于每个系列C1，C2和C12的差错位置和纠正模式。一旦得到需要的数据，例如差错位置和纠正模式SP，储存在RAM806中的数据S2就被纠错。

在纠错和ECC解码之后，已解码数据910和扇区首标数据SH被分离并分别加到环形缓冲存储器702和扇区检测器718。通过扇区检测器718，扇区首标数据SH加到环形缓冲器控制器730。环形缓冲器控制器730根据该扇区首标数据SH使该已解码数据S10储存在环形缓冲存储器702中。

RMIF908利用下列方程来计算数据(RA)的存储器地址，其中列出了C1方向上数据Dn的顺序和以C1代码为单位表示的帧输出号Fn，二者都基于图10所示的RAM806中的数据地址。以下，数字表示为十六进制。

Dn：数据号(00-A9)

Fn：帧号(00-B9)

RA：RAM地址(0000-7FFF)

Fna＝Fn+46+01

如果(ECC模式＝C2)则Fna＝Fna+Dn

如果(Fna＞FF)则Fna＝Fna+46-100    …(1)

(Dn＝00)“与”(00＜Dn＜80)

RA＝[(Fna)×80]+Dn[6：0]          …(2)

(Dn＝80)“与”(80＜Dn＜A0)

RA＝[(Fna+18)×20]+Dn[4：0]       …(3)

(Dn＝A0)“与”(A0＜Dn＜AF)

RA＝[(Fna+BA-100)×10]+Dn[3：0]     …(4)

RMIF908向RAM806写入三个系列C1，C2和C12的ECC解码结果到包括引导每个系列的数据的帧的地址第AA，第AB，第AC，第AD，第AE和第AF。当该ECC结果写入到例如AA，AB，AC时，在RAM806中相应于三个系列C1，C2和C3的ECC解码结果的存贮器地址RA能容易地通过使用帧号数Fn和数据号数AA，AB和AC来产生。

ECC结果ER，相应记录在光盘104上的被编码的数据的差错信息，用图11说明的8位数据格式表示。按照ER的这种格式，ECC纠正数量被设置在0，1，2，和3位中；在位4中设置存在或不存在差错；C12系列的ECC结果设置在位5中；表示ECC结果来自C1系列或C2系列的指示设置在位6中；差错不可纠正的指示设置在位7。使用上述格式不但能监视差错的存在与否，而且能监视ECC纠正的数量和类型。

图12A和12B表示ECC结果ER的输出时序的例子。图12B是图12A中一个帧周期的放大。在执行了ECC解码之后，三个系列C1，C2和C12的ECC解码结果ER以帧为单位同扇区地址数据一起被输出。用户数据DAT(例如视频数据和/或音频数据)、扇区地址数据ADD以及通过RMIF908从RAM806读出的ECC结果ER通过总线经由OCTL916输出。选通信号(ASTB，DSTB，ESTB)被附加到每个数据，以确定数据的内容。

在设备700中，为提供适当的数据量用于解码处理，在一个RFCK内，最好在盘记录(切割)时将再现的通道比特率设置到大于26.6MB/S的参考通道比特率。

当由ECC电路726完成ECC解码时，给出ECC结果ER的输出时序的差错选通信号ESTB在正常状态下从OCTL916输出到ECC解码的帧。例如，如图12B所示，对由于交错长度不同而在本帧中只有C1系列能被解码的帧，当ESTB＝1时输出C1系列的ER。

接着输出给出在光盘104上的扇区地址ADD的输出定时的地址选通信号ASTB。通过在地址选通信号ASTB＝1期间读出数据，在光盘104上相应于被读帧的位置能加以确认。如图12A所示，由于扇区地址ADD处于多帧扇区的起始帧位置，所以对于具有扇区地址ADD的帧，ASTB＝1。因此，紧接其后的数据选通信号DSTB表示用户数据DAT(图12B)。

图13说明用于从总线918输出的S10数据的优选扇区格式。在输出3个字节的差错结果ER之后，也输出每个帧的同步数据，首标数据，以及用户数据。

由RMIF908解码的用户数据DAT以及用于每个系列的用户数据DAT的ECC结果ER从RAM806读出，并且在用户数据DAT与ECC结果ER达到帧同步时被提供作为具有扇区地址数据ADD的输出数据S10。通过这种处理，容易检测相应于光盘104的扇区地址ADD的ECC结果ER。因此容易分析在光盘再现的数据中检测的差错和对它的ECC纠正。即使以高速度访问光盘，也几乎可以在光盘再现数据的同时分析ECC差错。

图14-17说明按照本发明另一实施例的数据格式，其中数据是一个簇群(32千字节)的记录单元。如图14中所示，提取数据的两千字节(2,060字节)作为一个扇区，而4字节的辅助数据是附加的。辅助数据包括用于检测差错检错码(EDC)。

如图15中所示，相应一个扇区的数据的2,064(＝2,060+4)字节构成12×172(2,064)个数据字节。16个数据扇区被聚集起来并构成192(＝12×16)×172个数据字节。16个字节的外代码(PO)加到192×172个数据字节，用于垂直(列)方向的每个字节作为奇偶校验码。10个字节的内代码(PI)加到数据的208(＝192+16)×172个数据和PO校验码字节，用于水平(行)方向的每个字节作为奇偶校验码。

如图16所示，分块成208(＝192+16)×182(＝172+10)字节的数据，16×182的外代码(PO)行分割成16行(每行1×182个字节)，其中每一行插在16个扇区数据中的每个包括12×182字节的扇区数据之下，编号从0到15，并且是交错的。因此，一个扇区数据包括13(＝12+1)×182个字节。

图16中所示的208×182个数据字节如图17所示被垂直地分成两帧。91字节的块被当作一帧来对待。再将2字节的帧同步信号(FS)加到每91个字节数据帧的开头。因此，在一帧中的数据整个总共达到93字节，并且如图17所示，整个数据结构由208×(93×2)个字节构成。这被定义为数据的一个簇群(一个ECC块)。实际数据部分的规模除辅助数据部分外为2千字节(＝2,048×16/1,024千字节)。

一个簇群(一个ECC块)内16个扇区组成，而一个扇区由24帧组成，在可替换的实施例中，数据按簇群方式记录在光盘104上。

图18说明以设备700为基础的一个解调设备1800，它与上述另一种数据格式相兼容。解调设备1800包括解调器716，恒定线速度(CLV)控制器1806，驱动器接口1808，扇区检测器718，RAM控制器1812，纠错码(ECC)电路726，以及主CPU1814。

解调器716是一个解调装置，包括RF处理器1802和EFM+解调器1804。RF处理器1802是一个处理器装置。EFM+解调器1804是一个解调电路用于解调EFM+编码数据。CLV控制器1806是一个控制器装置。驱动器接口1808是一个接口装置。扇区检测器718是一个扇区检测器装置，包括一个子代码(SBCD)电路1810。SBCD1810通过EFM+解调器1804检测在已解调信号输出中的扇区。相应于RMIF908(图9)的RAM控制器1812是一个控制器装置，用于控制从RAM1818读出数据以及向RAM1818写入数据。主CPU1814，相应于系统控制器732(图7)，控制了设备1800的每个部分。

ECC726是一个纠错码装置，包括ECC控制器1816，环形缓冲存储器1817，ECC核心1820，以及输出控制(DCTL)电路1822。ECC控制器1816是一个控制器装置，它使用由ECC核心电路1820提供的ECA，ECD和SFLG，以便实际地纠错。

环形缓冲存储器1817是一个缓冲存储器装置，包括RAM1818。RAM1818是一个存储器装置，当ECC控制器1816纠错时暂存数据。ECC核心电路1820与ECC解码器904(图9)相应，它使用Reed-Solomon代码(PI和PO)，以产生ECA，ECD和SFLG，用于提供给ECC控制器1816。输出控制(OCTL)电路执行解扰，EDC，以及控制数据的输出。

在下面紧接的描述中使用大量缩略词，为了读者方便，它们被定义和描述如下。

“H”：逻辑高信号。

“L”：逻辑低信号。

“block-top”：当SYLK信号为H时在一个扇区的开始处为H的信

               号。

“C11M”：频率为11.2896MHz的系统操作时钟。

“DSTB”：数据选通信号，当主数据正在作为流数据SD输出时该信号

          为H。“ECA”：指示差错位置(地址)的纠错地址。“ECCK”：用于ECC核心电路1820的操作时钟。“ECD”：纠错数据，纠错数据与出错数据异或逻辑相加时就纠正了数

     据。“ECDE”：指示输入数据结束的控制信号。“ECOD”：当发现差错不可纠正时该信号为H。“ECOR”：指示具有可纠正数据(ECA，ECD)的数据输出的选通信号。“ECYE”：指示输入的已编码数据的一个周期结束的控制信号。“EDT”：从RAM1818读出并传送到ECC控制器电路1816以便纠错

     的数据。“ESTB”：纠错选通信号，当传送纠错结果ER时它为H。“ESTT”：控制信号，指示开始输入数据。“EFM+W帧”：(EFM+写入帧计数器)，该信号代表待写入到RAM

         1818的主帧。“HDEN”：用于扇区首标数据的选通信号。“main-FMSY”：(主帧同步)在每个PI行的主同步(领先的同步)处该

           信号为H。“MWEN”：(存储器写允许)该信号使EFM+解调的数据能写入RAM

       1818。“MWRQ”：(存储器写请求)该信号指示请求将EFM+解调的数据写

      入RAM1818。“OUTE”：内插(输出)标志。“OSTT”：(ECC输出启动)该信号在指定的代码序列中ESTT之后的

       477个ECCK之后输出。“RDT”：在到RAM1818的读数据总线上的数据。“SALK”：(扇区地址锁定)该信号指示扇区地址(ID)已正确地检测到。“SAUL”：(扇区地址未锁定)与SALK信号极性相反的信号。“SCSY”：(扇区同步)在SY0帧处该信号变成H，以便指示一扇区的

       开始。“SD”：流数据(已解码的输出数据)。“SDCK”：流数据时钟。

“SPLG”：指示不可纠错的扇区标志，用于PI1纠正。

“SINF”：扇区信息选通信号，在一个扇区的开始处该信号成为H。

“SUB”：传送到SBCD电路1810的数据，它包括一个ID和一个IED。

“SYLK”：(同步锁定)当连续检测到三个同步代码时，该信号变成H。

“SYUL”：(同步未锁定)该信号与SYLK信号极性相反。

“WDT”在到RAM1818的写数据总线上的数据。

“XHWE”：(扇区首标写允许)该信号使扇区信息的输出能从SBCD电路1810加到RAM1818。

RF处理器1802接收来自(图7所示的)光盘104的由拾取器106再现的RF信号，并将该RF信号转换成二进制信号。该二进制信号被加到EFM+解调器1804。EFM+解调器1804对该二进制信号进行EFM+解调并检测在该信号中的同步模式。基于由EFM+解调器1804提供的该同步模式，CLV控制器1806控制驱动器接口(“驱动器IF”)1808以便允许光盘伺服机构(未示出)的粗调整以允许对同步代码(SY0-SY7，图22A-22F)的检测并允许锁相环(PLL)的相位伺服机构(未示出)进一步调整光盘104的旋转。

图19表示光盘104实际扇区的结构的例子。如所示的那样，实际扇区包括26个同步帧：两个水平同步帧和13个垂直同步帧。每个同步帧由同步代码(SY0-SY7)的32个通道位(调制前在数据位中表示的16位(＝2字节))和1，456个通道位的数据部分(调制前在数据位中表示的728位(＝91字节))所组成。领先的同步帧的数据部分包含ID信息(扇区号)，IED信息(用于ID的检错码)，以及主数据，例如音频和视频数据。

最好32个通道位的同步模式的低22位设置为“00 01 00 00 00 00 00 0001 00 01”，它被确定为唯一的但不在数据中出现的模式。

如在图19中所示，在图的左边的每个同步帧的数据部分具有记录在上面的主数据，以及在图的左边的最后的同步帧的数据部分具有记录在上面的PO(奇偶校验)信息。在图19的右边的同步帧具有记录在上面的主数据和PI信息，在图的右边的倒数第二个同步帧具有记录在上面的EDC和PI(奇偶校验)信息，以及在图的右边的最后同步帧具有记录在上面的PO和PI信息。

图20更详细地表示每个扇区的数据，但不包括PI和PO信息。在一个扇区中的数据包括ID(扇区号)(4字节)，IED(检错码(2字节)，用于ID)，RSV(保留区)(6字节)，主数据，以及EDC(4字节)。主数据最好是加扰的。

聚集十六个这样的数据扇区，并且如图15所示，16字节的PO代码和10字节的PI代码附加到诸数据扇区。在16行中的PO代码被交错以便设置在每个数据扇区中。如图17所示那样，得到的数据已附加有由同步代码SYX(X＝0，1，2……7)表示的帧同步(FS)代码，然后进行EFM+解调。如图19所示，这使得在该ECC块中的实际扇区能由13×2个同步帧组成。

由于一个ECC块包括16个扇区，实际扇区地址的低4位为0000-1111中的任一个。结果ECC块的领先扇区的实际地址的低4位为0000。

主数据最好通过将主数据和加扰数据一起进行异或逻辑相加来加扰，该加扰数据是使用由实际扇区地址的低4-7位指定的值作为初始值而产生的。

由EFM+解调器1804(图18)解调的数据在RAM控制器1812的控制下被储存在RAM1818中。图21表示一个数据的ECC块。如所示的那样，为读出储存在RAM1818中的数据，RAM控制器1812最好能通过指定所要求数据的行和列地址来得到该要求的数据。例如，在第M行中第N字节中的数据“x”能通过指定两个值(M，N)从RAM1818读出。

当SBCD电路1810根据同步代码的类型和连续性识别记录在光盘104上的数据的扇区的起点时，由EFM+解调器1804解调的数据从领先的数据起按顺序储存在RAM1818中。图22A-22F表示相应信号的时间关系并将在下面详细描述。

图23是流程图，说明EFM+解调器1804检测同步锁定状态的处理情况。在步骤SP1，确定示于图19中的同步代码(SY0-SY7)是否已在每个同步帧中被检测到。如果是，则处理进行到SP2，将变量SClock递增一并设置变量SCunlock为零。变量SClock指示连续检测到同步代码的次数，而变量SCunlock指示检测同步代码连续失效的次数。

接着，在步骤SP3确定变量SClock是否等于3，这表示已连续检测到三个同步代码的情况。如果变量SClock小于3，程序返回步骤SP1，否则程序进行步骤SP4。在步骤SP4，确定同步锁定状态已经起动以及将SYLK信号设置到H。在步骤SP5，变量SClock设置到2，处理返回到步骤SP1以便再次确定是否已连续检测到了三个同步代码。

但是，如果在步骤SP1中确定未检测到同步代码，则处理进行到步骤SP6。在步骤SP6，变量SCunlock递增一并且将变量SClock设置在零。处理进行到步骤SP7，其中确定变量SCunlock是否等于3，这表示检测同步代码已连续失效三次。如果同步代码的检测连续失效二次，处理返回到步骤SP1。如果同步代码的检测已连续失效三次，处理进行到步骤SP8以设置SYLK信号到L。

处理进一步从步骤SP8进行到步骤SP9，以便设置变量SCunlock在2。如果在下一个同步代码产生时刻无同步码被检测到，则变量SCunlock设置在2，以便保持SYLK信号到L。之后，处理返回到步骤SP1。

按这种方式，EFM+解调器1804检测同步代码，以便监视同步是否被锁定。虽然上述实施例优选设置检测或失效情况的参考次数在3，但可以设置连续检测次数NLOCK的参考数量和连续失效次数NUNLOCK的参考数量在另一个值上。

如上所述当SYLX信号成为H，即起动了锁定状态时，EFM+解调器1804执行图24中所示流程图的处理。在步骤SP21确定放置在每个扇区起始处的同步代码SY0是否已被检测。如果是，则处理进行到步骤SP22，以便设置指示该扇区起点的SCSY信号到H达一个指定的时段。之后，处理进行到步骤SP23，确定SYLK信号是否已改变到L；如果否(即，该信号保持在H)，则处理返回到步骤SP21重复类似的处理。如果在步骤SP21确定同步代码SY0未被检测到，则处理进行到步骤SP23。

如上所述，EFM+解调器1804在每个扇区的起点产生SCSY信号(如图22A所示那样)。

此外，当SYLK信号变成H时，EFM+解调器1804执行图25中流程图所说明的处理。在步骤SP31，确定在主帧中的同步代码是否已被检测到，在这里两个在图19中所示的的水平同步帧被总称作“主帧”。在图19左边出现的同步代码被称作“主帧同步”，如果是这样，处理就进行到步骤SP32，以便使EFM+解调器1804产生图22B中所示的main-FMSY信号，同时处理进行到步骤SP33。如果在步骤SP31确定未检测到主帧同步，则在步骤SP32的处理被跳过，处理进行到步骤SP33。

在步骤SP33，确定SYLK信号是否已改变到L，如果否(即，信号保持在H)，则处理返回到步骤SP31。否则，中止产生main-FMSY信号。按此方式，EFM+解调器1804在每个主帧同步期间(图19中的两个水平同步帧的时期)产生该main-FMSY信号。

当SCSY信号由EFM+解调器1804输入时，RAM控制器1812如图22D所示那样地设置MWEN信号到H，并允许将目前检测到的扇区数据写到RAM 1818。RAM控制器1812使用EFM+W帧计数器(未示出)计算图19中所示的主帧帧数。其操作时序表示在图22E中。该计数值指示在图19中所示的始于主帧顶部的增长的主帧数。

RAM控制器1812还使用一个P11帧计数器(未示出)来管理传输到RAM1818的主帧数。该操作的定时表示在图22F中。

当在图19中所示的第一主帧(编号0)中的数据写入到RAM1818时，在RAM控制器1818的控制下将在该主帧中的这个数据供给ECC控制器1816。ECC控制器1816传送该数据到ECC核心电路1820用于纠错。ECC核心1820执行PI1处理和纠错。一旦被纠正，该数据写回到RAM1818。

在PI1纠正(PI纠正的第一次处理)之后，RAM控制器1812从储存在RAM1818中的编号0的主帧中的数据读ID和IED数据(SUB)，并且根据在图22C中编号0的SUB信号的定时通过数据总线传送该数据到SBCD电路1810。如图19中所示那样，该ID和IED数据仅放置在每个扇区的起点上，所以这种传送仅根据编号0的主帧来执行。之后，SBCD电路1810检测相应实际扇区的地址(ID)。

被检测的实际扇区的地址的低4位使ECC块的领先扇区能被检测。

图26A-26H是表示ID传送之后的block-top检测的定时图，而图27A-27H是表示在检测到block-top之后的处理的定时图。这些定时图将在下面进一步解说。

图28A-28F是表示对ID转移的定时的定时图。如在图28A中所示那样，RAM控制器1812将指示ID和EID数据从RAM1818读出的时间的HDEN信号加到SBCD电路1810。ID数据(4字节)和IED数据(2字节)和频率为11.2896MHz的时钟C11M(图28F)同步地从RAM1818传送到SBCD1810作为包括8位(位7-0)的读数据RDT(图28C)。

由ECC核心1820加到ECC控制器1816的SFLG信号(＝1)指示ID和IED数据已由PI1纠正处理所纠正(如果不可纠正，SFLG信号为H)。一旦接收ID(扇区地址)，SBCD电路1810按照来自主CPU1814的指令产生相应于该ID(扇区)的扇区信息SI，例如内插标志的产生模式，起始扇区，以及终止扇区。例如，对于具有由主CPU指定作为待输出数据的ID的扇区，扇区信息位5被设置到1，而位4被设置到0。

图29表示扇区信息(SI)的结构。如在该图中所示那样，扇区信息SI的每一位表示下列信息：

位7：设置内插标志(OWTF)产生模式

     (1：内插标志产生模式)

位6：ECC块的领先扇区(1，当实际扇区地址的低4位为0时)(1：领先

     的扇区)

位5：起始扇区(1，当实际扇区地址同由主CPU40指定的起始扇区地址

      匹配时)(1：起始扇区)

位4：终止扇区(1，当实际扇区地址同由主CPU40指定的终止扇区地址

     匹配时)(1：终止扇区)

位3：解扰初始化地址的位3(实际扇区地址的第七位)

位2：解扰初始化地址的位2(实际扇区地址的第六位)

位1：解扰初始化地址的位1(实际扇区地址的第五位)

位0：解扰初始化地址的位0(实际扇区地址的第四位)

如以下参照图30-32所描述的那样，在4字节的ID和2字节的IED被用于检验之后，图28D中所示的XHWE信号由ECC控制器1816设置到L。扇区信息SI被传送并从SBCD电路1810写入到RAM1818作为8位的写数据WDT。如图21所示，用于16个扇区的扇区信息被储存以便与以上放置的16个PI行相对应。这样，通过指定给定的PI行的行数据，就能得到相应的扇区信息。

参照图30-32所示的流程图描述SBCD电路1810检验ID和IED的处理。SBCD电路1810执行图30中所示流程图的处理以确定是否存在N个(在本实施例中优选为3个)确定具有正常IED检验结果(例如在ID中不存在差错)的连续的扇区。

在步骤SP41，确定得到的IED校验是否正常。如果是，处理进行到步骤SP42，使指示具有正常ID的扇区数的变量SAlock递增一。指示具有非正常ID(例如在ID中存在差错)的连续的扇区数的变量SAunlock被设置到0。

在步骤SP42之后，处理进行到步骤SP43，确定变量SAlock是否等于3。如果已在步骤SP42中递增一的变量SAlock被确定不等于3，则处理返回到步骤SP41。如果变量SAlock被确定等于3，即已经连续地再现了三个具有正常ID的扇区，则处理进行到步骤SP44以设置标志IECOK到H。在后接步骤SP44的步骤SP45中，变量SAlock设置到2，处理返回到步骤SP41，以便根据连续的IED检验来检测连续正常结果的次数。

如果在步骤SP41中确定IED不正常，处理进行到步骤SP46，以便使变量SAunlock递增一并设置变量SAlock于0。之后在步骤SP47中确定变量SAunlock是否等于3，如果否，处理返回步骤SP41。

如果在步骤SP47中确定变量SAunlock等于3，即已连续检测到三个具有非正常IED检验结果的扇区，则处理进行到SP48，其中标志IECOK设置到L。在紧接的下一步骤SP49中，如果下一个IED检验产生非正常结果，则变量SAunlock设置在2，处理返回到步骤SP41，以检测三个连续的具有非正常IED检验结果的扇区。

如上所述，如果三个或更多个连续的IED检验产生正常结果，则SBCD电路1810设置标志IECOK到H，而如果三个或更多个连续的IED检验产生非正常结果，则SBCD电路设置标志IECOK到L。SBCD电路1810进而执行图31中所示的处理，以确定IDS的连续性。在一个ECC块中的各扇区的ID最好应该是按顺序递增的。

首先，在步骤SP61中确定是否已检测到ID(扇区地址)。如果是，则处理进行到步骤SP62，以便储存该ID去同随后的ID比较。在接着的步骤SP63确定目前的ID是否比上次检测并储存的ID大一。如果是，则处理进行到步骤SP64，将指示已连续检测到正确的ID的变量NS递增一。指示无ID被检测或检测的诸ID不连续的变量NNS被设置到0。

在紧接步骤SP64之后的步骤SP65中，确定变量NS是否等于3，如果否(即，每次递增一的三次连续的ID的检测失效了)，处理返回到步骤SP61。如果确定变量NS等于3，处理进行到步骤SP66，将指示连续的ID处于正常状态的标志As设置到H。如果在步骤SP67中检测到后来的ID，则变量NS被设置在2，处理返回步骤SP61，以便进一步检测三个连续的正确的ID已被检测。

如果在步骤SP61中未曾检测到ID或如果在步骤SP63目前检测到的ID不比先前的ID大一(这些ID被确定为不连续的)，处理进行到步骤SP68以确定标志SALK是否为H。以下参照图32描述该标志SALK，当三个或更多个连续的IED检验产生一正常结果以及当保持三个或更多个ID的连续性时，将标志SALK设置到H。如果在步骤SP68确定标志SALK设置到H，处理进行到步骤SP69以便内插ID。由于未曾检测到ID或被检测到的ID不连续，1被附加到在先的ID以便产生用来替代被检测ID的一个新的ID。在步骤SP69之后，处理进行到步骤SP70。如果在步骤SP68标志SALK被检测为L，则处理进行到步骤SP70。

在步骤SP70，变量NNS递增一而变量NS设置在0。在步骤SP71确定变量NNS是否等于3，如果否，处理返回到步骤SP61。但是如果变量NNS被确定等于3，处理进行到步骤SP72，在此处标记AS被设置到L。在步骤SP73如果后来的ID未被检测，则处理将变量NNS设置在2并返回到步骤SP61以便进行一步检测连续三次检测不到ID。

如上所述，当ID连续时，SBCD电路1810设置标志AS到H，而当ID不连续时，它设置该标记到L。SBCD电路134使用两个按上述方式产生的标志IECOK和AS以便产生标志SALK。

如在图32中的流程图所示那样，在步骤SP81确定标志IECOK是否为H，如果是，处理进行到步骤SP82，以确定标志AS是否为H，如果在步骤SP82确定标志AS为H，处理进行到步骤SP83，在此处标志SALK设置到H。

如果在步骤SP81确定标志IECOK为L或在步骤SP82确定标志AS为L，则处理进行到步骤SP84，在此处将标志SALK设置到L。

如上所述，如果三个或更多个连续的IED是正常的以及如果三个或更多个连续的ID每个递增一，则SBCD电路1830设置标志SALK到H。如果三个或更多个连续的IED不正常或三个连续的ID的检测失效，则标志SALK设置到L。

通过参照上述SALK标志和ID数据的状态，主CPU1814检测拾取器106在光盘104上的访问位置。

PI1纠正的结果可以加到图33A-33D所示的SAlock或SAunlock的状态。此外，虽然SAlock或SAunlock的参考次数优选设置在3，但通过主CPU1814可设置在不同的值。

如果当SALK＝L(SALK＝H)时SYLK成为L(SYUL＝H)，则复位由EFM+解调器1804写入EFM+解调的数据到RAM1818以及到ECC控制器1816。非锁定状态接着被消除(SAUL＝L)，SYLK变成H。之后，重新开始写入EFM+解调的数据到RAM1818。

非锁定状态能够由主CPU1814强制执行。例如，主CPU1814在道转移之后能起动非锁定状态以便复位ECC控制器1816。该非锁定状态能够或者由主CPU1814消除，或者简单地自动地消除而无需主CPU1814的指令。

如果SYLK＝H(锁定状态)并且扇区信息的位6为1，这指示扇区的起点，则如图26A-26H所示那样，SBCD电路1810保持block-top到H直到SYLK变成L，指示锁定释放。如果b1ock-top＝L，则一旦SCSY和main-FMSY两者已变成H，EFM+W帧的值就从12改变到零，这指示扇区的起点。对于每个主帧，EFM+W帧的值重复地由0最高变到12。

但是，如果block-top＝H，则如图27A-27H所示那样，EFM+W帧的值连续递增，甚至在它已经达到13之后。结果，如在图21中所示那样，在每个ECC块的主帧中的数据被按顺序储存。

当执行PI1纠正时，EFM+解调的数据连续地并类似地写入到RAM1818，一旦在一个ECC块(208行数据)中的数据的PI1纠正已被完成，就执行在PO列的方向的ECC处理(PO纠正)。

为了在PO列的方向读出数据，PO行必须解除交错(图16)。这样，如果读出相应于图21中所示的第N字节的列，则该列中的数据被向下读出而跳过交错的PO各行，而且只有在相应于该第N字节的相同列中的各PO行的代码被读出并加到ECC核心电路1820。

一旦ECC核心电路1820完成PO纠正(除在图21的右边的(10个)PI列之外的所有列，即，172个列，都已处理完毕)，就执行PI2纠正(PI纠正的第二次处理)。再次执行在各PI行方向的ECC处理，以便改进纠错性能。

在PO校正中，依靠在PI1纠正结果基础上产生的差错标志(一个PI1标志)来执行擦除纠正。在PI2纠正中，使用在pO纠正结果基础上产生的差错标志(一个PO标志)也执行擦除纠正。如上所述，执行这些擦除纠正以改进纠错性能。

已完成PI2纠正的数据的PI序列由RAM1818传送到OCTL电路1822，在该电路中使用图29中所示的扇区信息的位3-0来为每一个扇区解扰主数据。此外，OCTL电路1822执行与EDC相关的计算。基于这些计算结果以及由于存在加到该主数据的差错标志，确定在所要求的扇区中是否存在任何差错。基于这个确定，主CPU1814确定数据是否应该再次从光盘104读出。如果是，则主CPU1814试图再次访问光盘104。否则，在包含差错的扇区中的数据输出到多路复用数据分离器704(图7)。

ECC核心电路1820最好包括一般的Reed-Solomon代码纠错LSI(大规模集成电路)，使代码长度、奇偶校验数、以及纠正模式(正常纠正或既正常纠正又擦除纠正)能进行编程。ECC核心1820还最好使多编码和连续编码数据(不同代码长度的多个代码序列)能实时解码。

Reed-Solomon代码纠错LSI包括例如市场上从SONY(商标)可购得的CXD 307-111G，用这些LSI构成的专用集成电路(ASIC)可以用作ECC核心。可以任选地将这样的ECC核心包含在图21中所示的ECC核心电路1820中。

图33A-33D表示在纠错操作期间信号的时序。在该图中，ESTT(图33A)是指示(PI或PO行)代码起点的控制信号，ECDE(图33B)是指示(PI或PO行)代码结束的控制信号。ECYE(图33C)是指示代码(PI或PO行)周期的结束的控制信号。这些信号从RAM控制器1812通过ECC控制器1816加到ECC核心电路1820。ECC核心电路1820使用这些控制信号去识别由RAM1818提供的数据。

如图33A-33D所示那样，PI代码在ESTT和EDCE之间的182个ECCK周期转移。PO代码也在ESTT和ECDE之间的208个ECC周期转移。

如果PI行中的代码和PO列中的代码具有不同的代码长度，则通过使代码周期长应适应到PI行和PO列代码长度中较长的那个长度(在本实施例是PO列代码的208)，待纠正的数据(EDT)和用于擦除纠正的差错标志(PI1，PI2和PO标记)如图33A-33D所示那样能用同样的定时输入而与代码序列无关。能够为诸如代码长度和奇偶校验数之类的参数设置数值。设置可以通过提供一个新的设置数据到ECC核心电路1820来进行改变，以便当ESTT变成H时，允许该电路根据提供的数据自动地改变其内部设置。

使用由下式表示的477个ECCK的周期来输出数据纠正的结果：

通过量＝2×NCYC+3×PCYC+13

      ＝2×208+3×16+13＝477(ECCK)    …(5)

在上式中，NCYC代表PI行和PO列代码长度中较长的那个代码长度，而PCYC代码代表较多的校验次数。如图36A-36E所示。OSTT(图33D)从ECC核心电路1820输出到ECC控制器1816比ESTT(图33A)的时间滞后数据输出周期要求的时间(当输出纠正结果时)。在本实施例中OSTT相对于ESTT延迟477个ECCK。

如果已执行检错，并发现检测的差错是可以纠正的，则当OSTT(图34E)变成H时，ECC核心电路1820输出O.CODEERR(图34G)＝L到ECC控制器1816。之后，当ECOR(图34F)为H时，指示差错模式的8位数据(差错的数据与之异或逻辑相加以得到正确数据的数据)ECD[7：0](图34H)和差错位置(指示差错发生位置(一个地址)的8位数据)ECA[7：0](图34I)被输出。

在擦除纠正模式中，相应于差错标志EFLG(图34C)输入位置的差错位置ECA[7：0]数据被保证得到输出，但是如果在那个位置的数据是正确的，则差错模式ECD[7：0]＝0。

如果该差错是不可纠正的，OSTT(图34E)转换到H，O.CODEERR(图34G)同时转换到H，而ECOR(图34F)接着被防止变成H(在这个定时图中未示出)。此外，O.CODEERR的输出(图34G)被锁存直到OSTT(图34E)再次改变到H，而ECOR(图34F)、ECD[7：0](图34H)、以及ECA[7：0](图34I)继续输出直到OSTT(图34E)再次改变到H。

图35A-E，36A-E，和37A-E是表示在ECCA处理期间提供的控制的定时图。在图35B、36B以及37B中所示的PI1-R、PO-R以及PI2-R分别指示数据EDT[7：0]的PI1(PI纠正的首次处理)、PO(PO纠正)、和数据PI2(PI纠正的再处理)序列的定时，以及将纠正差错的EFLG(图34C)从RAM1818通过ECC控制器1816电路136传送到ECC核心电路1820。

如图35A，36A，和37A中所示那样，提供182次MWRQ信号，以便将在一个PI行中的数据EFM+W(182字节数据)从EFM+解调器1804写入到RAM1818，由此在一个PI行中的EFM+解调数据被写到RAM1818。在一个PI行中的数据正写入的同时，在ECC块中已写到RAM1818的数据被读出并通过ECC控制器1816转移到ECC核心电路1820。即，在一个PI行中的数据正以低速写入RAM1818的同时，在另一PI行或PO列中的已写入的数据以高速读出三次。如果在扇区的起点在该PI行中的数据被转移，则子代码数据(ID和IED)也被读出。写和读操作是这样来执行的，即当执行一个操作时，另一个处于暂停状态。

如果，例如执行ECC块的PI1纠正，则在一个PI行中执行写数据期间读出一个PI行中的数据。这个在一个PI行中的数据从RAM1818读出并通过ECC控制器1816转移到ECC核心电路1820。虽然在图35B，36B，和37B中使用208个ECCK来读出用于PI1纠正的数据PI1-R，但是，该ECCK的数量适合于数据长度为最长的PO列的长度，而只有182个ECCK实际用于数据传送，以便传送PI行中的数据。

图38是一个流程图，说明RAM控制器1812周来到/从RAM1818写入/读出数据以便执行ECC纠正的程序。在步骤SP101，RAM控制器1812将一PI行中的数据从RAM1818转移到ECC核心电路1820。在本实施例中，PI代码(一奇偶校验码)和PO代码(一奇偶校验码)加到每个ECC块。直到来自第一ECC块的数据的第一PI序列的纠正和回写(wrte-back)结束，来自同一ECC块的读出数据PI2-R的PI2序列或者数据PO-R的PO序列才能传送。对于这种情况，在后来的2×208 ECCK期间无数据传送。如果有子代码数据跟随在以上数据之后，则该子代码数据将在步骤SP102传送。这样，RAM控制器1812顺序地传送在第一ECC块的一个PI行中的数据和子代码数据(当需要时)。

在步骤103确定在该第一ECC块的208行的PI1-R数据是否已传送，以及因此在该第一ECC块的208 PI行中的所有数据的传送是否完成。如果否，处理返回步骤SP101；否则，处理进行到步骤SP104。

在步骤104，RAM控制器1812在随后的182 MWRQ周期起动在第一ECC块之后的第二ECC块的PI1-R和第一ECC块的PO-R的传送。即，在随后的182 MWRQ周期首先传送第一ECC块之后的第二ECC块的PI1-R，然后将第一ECC块的PO-R转移两次(转移在两列中的PO数据)。

这些操作在182个MWRQ的每个周期执行。一旦在第一ECC块的172列中的PO数据被传送，在步骤105 RAM控制器1812得到一个肯定结果并在接着的步骤106中转移来自第一ECC块的数据PI2-R的PI2序列。数据PI2-R的传输时序与在图36B中所示的第一ECC块的数据PO-R的传输时序相同。此时，数据PI1-R属于下一个ECC块(第二个ECC块)。在第一ECC块的208 PI行中的PIER按此方式传送。而当第一ECC块的PI1-R，PO-R以及PI2-R的处理结束时，RAM控制器1812在步骤SP107得到一个肯定结果，处理返回步骤SP101，以便继续处理下一个ECC块。

ECCK(图34A)仅当数据传送时才从RAM控制器1812输出到ECC核心电路1820。此外，如上所述，在转移的数据输入477个时钟(ECCK)之后输出该传送数据的纠正结果。这样当传送与此序列隔两个的序列的数据(图35B，36B，和37B)时，输出确定该数据序列是否包含差错的判定结果(图35C，36C，和37C)。该输出被储存在下面描述的ERR FIFO电路3904中(图39)。

当如上所述待纠错的数据从RAM1818输入到ECC控制器1816时，控制器1816执行一个PI行中的数据的PI1纠正，并在477 ECCK之后输出结果(图35C，36C，和37C)。这些结果被传送并暂存在下述的用作ECC控制器1816缓冲器的ERR FIFO 3904中。该数据再从ERR FIFO 3904读出，返回传送到RAM1818作为已完成纠正的数据，并如图36D和37D中所示那样被写入作为数据PI1-W。已完成PO或PI2纠正的数据也写入到RAM1818分别作为数据PO-W或PI2-W。

如图35E，36E和37E所示那样，已完成纠错的数据使用182个SDCK周期再为每个PI行读出并从OCTL电路1822输出。

图39，其中和图18中相同的元部件使用相同的标号，是说明在纠错处理期间最佳信号流的方块图。ECC控制器1816最好包括存储器装置(ERRCOUNT)3902，另一存储器装置(ERR FIFO)3904，标志存储器(FLAGRAM)3906，以及异或(EX-OR)逻辑相加电路3908。

差错存储器装置3904是具有先进先出数据储存能力的存储器装置。标志存储器3906是另一存储器装置。异或逻辑相加电路3908是用于异或逻辑相加两个量的装置。

在RAM控制器1812的控制下，从EFM+解调器1804输出的已解调数据被写入到RAM1818。储存在每个扇区起点的SUB数据(ID和IED)从RAM1818读出并转移到SBCD电路1810。如图29所示，SBCD电路1810产生扇区信息SI。该扇区信息SI从SBCD电路1810传送并写入到RAM1818。RAM控制器1812通过ECC控制器1816将写到RAM1818的在一个PI行中的数据提供到ECC核心电路1820(在图39中，为方便说明，EDT数据被表示直接加到ECC核心电路1820)作为由8位的组构成的纠错数据EDT。当一个PI行中的数据加到ECC核心电路1820时，电路1820使用PI代码产生8位纠错数据ECD(图34H)以及8位纠错地址ECA(图34I)。纠错数据ECD和纠错地址ECA被传送并从ECC核心电路1820写入到ERR FIFO 3904。

为实际地纠错，RAM控制器1812读出在该PI行中的数据EDT并将其提供到异或电路3908。异或电路3908被供有来自ERR FIFO 3904的纠错数据ECD和纠错地址ECA。异或电路3908通过将纠错数据ECD与从RAM控制器1812读出的数据EDT在纠错地址ECA指定的位上进行异或逻辑和操作来纠错。已纠错数据通过RAM控制器1812写回到RAM1818。

此外，ECC核心电路1820根据ECD和ECA产生如图40所示的由8位数据组成的纠错结果ER，并将结果ER加到ERR COUNT 3902用于储存。该一个字节的纠错结果ER通过RAM控制器1812写入RAM1818以便与图21中所示的PI行相对应。

在图40中所示的纠错结果ER的8位数据表示下列信息：

位7：不可纠正的差错(0：可纠正的，1：不可纠正的)(1如果发现在该系

     列中的差错是不可纠正的)

位6：PO(0：PI，1；PO)(表示来自PI行或PO列)

位5：PI2(0：PI1，1：PI2)(表示系列是PI1或PI2系列)

位4：纠正的数目(纠错数的第五位(最高有效位)的值)

位3：纠正的数目(表示纠错数的四位的第四位的值)

位2：纠正的数目(表示纠错数的四位的第三位的值)

位1：纠正的数目(表示纠错数的四位的第二位的值)

位0：纠正的数目(表示纠错数的四位的第一位的值)

指示数据是否已由PI1纠正处理纠正的差错标志(纠错结果ER的PI1标志和位7)储存在ERR COUNT 3902中作为纠错结果ER的一部分以及还储存在FLAG RAM 3906C中。

这样的PI1纠正处理执行208个PI行，如图21所示。

RAM控制器182从RAM1881读出第一PO列中的208个字节的数据并通过ECC控制器1816将这样的数据加到ECC核心电路1820作为EDT。还读出已写入到FLAG RAM 3906的PI1标志并将其加到ECC核心电路1820。ECC核心电路1820使用模式PO和PI1标志产生ECD和ECA，用于正常纠正或擦除纠正。ECD和ECA从ECC核心电路1820加到ERR FIFO 3904并储存在那里。由ECC核心电路1820根据ECD和ECA产生的该PO列的纠错结果ER也转移并储存在ERR COUNT 3902中。相应于纠错结果的位7的PO标志也写入到FLAG RAM 3906。

在已从RAM1818中读出的PO列中的数据EDT被加到异或电路3908。异或电路3908还供有来自ERR FIFO 3904的ECD和ECA。异或电路3908通过异或逻辑把ECD和EDT相加来纠正差错，以便对应于由ECA指定的地址的各位。已纠错的数据被写回到RAM1818。

此外，对该PO列的纠错结果ER从ERR COUNT 3902读出并写入到RAM1818。该PO列的纠错结果ER被顺序地写入到对应于172个PI行的位置(从顶部开始)。

对172个PO列执行这样的PO纠正。

如果在PI1和PO纠正处理之后执行PI2纠正处理，则在第一个PI行的数据从RAM1818读出作为EDT，并加到ECC核心电路1820。已写入到FLAG RAM 3906的PO标志也读出并加到ECC核心电路1820。ECC核心电路1820使用此PO标志和PI奇偶校验以便产生ECD和ECA并把二者都加到ERR FIFO 3904。

已写入到ERR FIFO 3904的ECD和ECA和在加到异或电路3908的PI列中的数据以及从RAM1818读出的数据进行异或逻辑相加操作以便纠错。对于差错已纠错的数据通过RAM控制器1812由异或电路3908写入到RAM1818。

ECC核心电路1820还根据ECD和ECA产生纠错结果ER并将它们加到ERR COUNT 3902以便储存。相应于位7的PI2标志也写到FLAG RAM3906。

已写到ERR COUNT 3902的PI2行的纠错结果ER处从ERR COUNT3902读出并写入RAM1818。PI2行的纠错结果ER写到各相应于ECC块的208个PI行的每个PI行的位置。

图41A-41G是表示用于对存取RAM1818的总线仲裁的时序图。在该图中，EFMREG(图41A)是由EFM+解调器1804输出到RAM控制器1812的信号，以便请求向RAM1818写入EFM+已解调数据。OUTREQ(图41B)是由OCTL电路1822输出到RAM控制器1812的信号，以便请求由RAM1818读出ECC处理后的数据。ECCREQ(图41C)是由ECC控制器1816输出到RAM控制器1812的访问RAM1818的信号，以便将数据转移到ECC核心电路1820以允许它去纠错或者以便得到已纠错的数据，或由SBCD电路1810请求SUB传送(ID和IED)。

RAM控制器1812对这三个信号予设优先等级，并根据这些优先权等级按顺序输出一确认(ACK)信号到RAM1818，如果这些请求是同时提交的话，EFMACK(图41D)，OUTACK(图41E)，以及ECCACK(图41F)是分别用于EFMREQ，OUTREQ，以及ECCREQ的确认信号。最好优先权等级按OUTREQ，EFMREQ，以及ECCREQ顺序设置。这样，如图44所示那样，按照这些优先权等级，RAM控制器1812为相应的REQ信号输出一ACK信号。这些信号与用作系统时钟的C11M(图41G)同步地被接收。

如上所述，按照本发明，对RAM1818的存取是在每个指定周期期间响应于EFMREQ，ECCREQ或OUTREQ而得到许可的。然而这个周期可以根据RAM 1818的结构或类型或存取速度而改变。

图42表示对RAM1818进行存取的次数，这是为执行一个ECC块中的数据的PI1，PI2和PO纠正所需要的。如图所示，为执行PI1，PO和PI2纠正所要求的对RAM1818的存取次数为每ECC块214716次，而每主帧的平均值为1033。例如，在写入EFM+解调数据期间对RAM1818的存取次数是每主帧182次，而ECC的执行周期长度是208字节(208个主帧)，所以每块要求37856(＝182×208)次存取量。上述数值是通过对每个操作计算所要求的存取次数并将得到的值加在一起而得出的。

图43A-43F是定时图，表示通过OCTL电路1822由RAM1818输出的纠错结果数据ER的时序。在该图中扩展了对在图35E，36E，和37E中所示的182个SDCK之前的部分的时基。SDCK(图43A)表示用于输出ER作为流数据的时钟信号。SINF(图43B)是扇区信息选通信号，在扇区的起点它变成H并指示传送的信号是扇区信息(SI)、ESTB(图43C)是纠错结果选通信号，一旦它变成H，指示纠错结果ER将被传送。在每个PI行中，一字节被指定给PI1、PO以及PI2系列的每个纠错结果ER，所以结果数据总共占据三个字节。由于该数据按照储存它的顺序输出(图21)，与特定结果相关的系列能通过检验数据的位5和位6(图40)来识别。对于不输出其PO纠正结果的PI行，当这样的结果输出时ESTB变成L。

DSTB(图43D)是数据选通信号，当信号SD[7：0](图43E)是主数据时DSTB为H。SINF、ESTB、以及DSTB这三个信号由OCTL电路1822产生。如图43E所示，紧接在PI行方向的数据使用182个SDCK输出之前输出扇区信息SI和纠错结果ER。

OUTF(内插标志)(图43F)是主数据的差错标志，该差错标志是在输出之前根据储存在FLAG RAM3906中的PI和PD不可纠正的差错标志而加到该主数据上的。

根据由SBCD电路1810产生的扇区信息的位4和位5(图29)，OCTL电路1822确定在该已完成解码的扇区中的数据是否应当输出。如图29中所示那样，该扇区信息的位4和位5分别指示终止和起始扇区。这样，OCTL电路1822输出具有位4＝0而位5＝1的扇区数据，作为指定扇区中的数据(扇区中应输出的数据)。

OCTL电路1822还确定，例如，主数据或EDC结果的差错标记的存在是否符合由主CPU1814预置的条件；如果是，就输出解码数据。否则，它中断输出解码数据并将差错通知主CPU1814。

例如，数据输出条件最好为如下：

(1)数据应当被指定用于输出；

(2)不应当从ECC结果中检测到差错。

(3)不应有差错标志加到主数据；

如果设置了这些输出条件，就最终输出符合所有这些条件的数据。此外，虽然有这些条件，主CPU1814仍能强制地禁止数据输出。

OCTL电路1822按图44所示的扇区数据的输出序列的顺序连续地输出主数据、扇区信息SI、以及纠错结果ER。

在步骤SP111，OCTL电路首先分析储存在扇区信息SI中的位4中的终止扇区检测的结果以及储存在位5中的起始扇区检测的结果。结果，确定要将在其位4是0和位5是1的数据输出。

处理进行到步骤SP112，其中确定解码数据是否应当输出。如果否，处理进行到步骤SP114，以中断数据输出操作。通过，例如由OCTL电路1822终止数据选通信号来达到中断。另一方面，如果确定被解码的数据符合输出条件并准备输出，则处理进行到步骤SP113。

在步骤SP113，OCTL电路1822产生输出数据的每个选通信号并按以下顺序输出：选通信号SINF，用于扇区信息SI(图43B)；选通信号ESTB，用于纠错结果ER(图43C)；以及选通信号DSTB，用于主数据(图43D)。处理进行到SP115。在步骤SP115，OCTL电路1822按扇区信息SI、纠错结果ER、以及主数据(D₀，D₁，D₂……)的顺序输出数据，一旦所有扇区数据被输出，扇区数据的输出将被终止。

在上述实施例中，在182个MWRQ(PI1-R，PO-R，以及PI2-R)(图35A-35E，36A-36E，以及37A-37E)数据传送周期期间，从RAM1818传送到ECC核心电路1820的数据按照传送时钟(ECCK)从该RAM中读出。在该情况中，通过停止在数据传送周期(PI1-R，PO-R，和PI2-R)之间使转移时钟(ECCK)停止一段指定的时间来在该停止期间停止数据(PI1-R，PO-R，以及PI2-R)的传送。即能够在数据(PI1-R，PO-R，以及PI2-R)系列之间形成一段不传送数据的时间。

在此停止期间，RAM控制器1812通过使用在ERR FIFO(差错寄存器)3904的差错位置信息和差错模式，通过将主数据经ECC核心电路1820转移到ECC控制器1816来从RAM1818读出相应数据，并通过由异或电路执行异或逻辑加来纠正差错，然后将纠正后的数据写回入RAM1818以执行ECC处理。

在执行PI1校正(PI1-W)之后，RAM控制器1812读出储存在相应于号数为0的主帧中的扇区地址信息ID的检错代码IED，并将它们传送到SBCD电路1810，其中号数为0的主帧是在SUB(图35B，36B，以及37B)定时处储存在RAM1818中的。如果SBCD电路1810检测到实际的扇区地址ID，它根据由主CPU140指定的内插标志产生模式、起始扇区、以及终止扇区来产生扇区信息SI，并将该信息写到RAM1818以与预定的PI行相对应。

当把EFM+已解调数据写到RAM1818时，基于OUTREQ(图41B)以及扇区信息SI和来自RAM1818的纠错结果ER，RAM控制器1812读出已纠错的主数据，并将此信息转移到OCTL电路1822。

如果OCTL电路1822确定准备输出基于扇区信息SI的已解码扇区数据，则它产生该扇区信息SI的选通信号SINF、纠错结果ER的选通信号ESTB、以及主数据的选通信号DSTB，并按此顺序输出每个信号。这样，如在图43A-43F所示那样，该数据将按扇区信息SI，纠错结果ER，以及主数据(D₀，D₁，D₂……)的顺序输出。

如上所述，一旦输出扇区数据，就在扇区信号SI之后输出包括PI，PO和PI2纠正的3个字节的纠错结果ER和输出主数据，此时，通过分析在该纠错结果ER中的位5和位6，能容易确定纠错结果是PI还是PO(位6)以及PI1还是PI2。

此外，领先于扇区数据的主数据D₀包括扇区地址信息ID，使得能容易确定相应于纠错结果ER的实际地址(在光盘104上的地址)。

按照以上结构，通过在输出被解码的ECC块数据之前立即输出扇区信息SI和纠错结果ER，能几乎在输出主数据的同时得到在主数据的扇区单元中的纠错结果ER和在光盘104上的该扇区的地址信息。这样就能容易进行相应于扇区地址信息的ECC差错分析。

如上所述，按照本发明，可以这样来实现数据解码装置和其方法，当读出记录在记录介质上的已编码数据并加以解码时，能读出相应于记录在记录介质上的已编码数据的地址数据的已解码数据的解码信息。这样，通过考虑相应于该地址数据的解码信息能容易地分析记录介质的情况。

此外，按照本发明，在用于再现视频信号和/或音频信号的数据再现设备中，可以这样来实现一种数据再现装置，当已编码数据从一记录介质读出并被解码时，能读出相应于记录在该记录介质上的已编码数据的地址数据的已解码数据的解码信息。这样，就能容易通过考虑相应于该地址数据的解码信息来分析记录介质的情况。

虽然已在此详细描述了本发明的说明性的实施例和其改型，但应当理解本发明并不局限于这些实施例和改型，本专业的技术人员还可以进行其它的修改和变化而不脱离由所附权利要求确定的本发明的精神和范围。

Claims (24)

1、一种数据解码设备，用于纠错解码一个从记录介质再现的纠错编码数据，所说设备包括：

纠错解码装置，用于纠错解码所说纠错编码数据，以便产生以帧为单位的已解码数据，以及用于产生以帧为单位的解码信息；

存储器装置，用于储存所说纠错编码数据、所说已解码数据、以及所说解码信息；以及

存储器控制装置，它耦合到所说纠错解码装置和所说存储器装置，用于按帧单元相对应地控制所说存储器装置储存所说已解码数据和所说解码信息，以及用于当与代表在所说记录介质上的所说纠错编码数据实际位置的地址数据进行帧同步时，从所说存储器装置读出所说已解码数据和所说解码信息。

2、根据权利要求1的数据解码设备，

其中所说纠错编码数据按照C1/C2卷积Reed-Solomon代码编码。

3、根据权利要求2的数据解码设备，

其中所说存储器控制装置与所说C1/C2卷积Reed-Solomon代码的每个纠错码系列相一致地储存所说已解码数据和所说解码信息于所说存储器中。

4、根据权利要求1的数据解码设备，

其中所说记录介质是一种盘式的储存介质，所说纠错编码数据存在其上面的扇区中。

5、根据权利要求4的数据解码设备，

其中，所说存储器控制装置当与储存在所说盘式存储介质上的所说纠错编码数据的扇区地址同步时，它从所说存储器装置读出所说已解码数据和所说解码信息。

6、根据权利要求1的数据解码设备，

其中所说纠错编码数据通过利用在所说帧的一列方向中的纠错内代码对用户数据的帧进行编码以产生列编码的帧然后通过利用在所说帧的一行方向中的纠错外代码对所说列编码的帧进行编码来产生。

7、根据权利要求6的数据解码设备，

其中所说纠错解码装置用一列单元中的一块对所说纠错编码数据进行解码；

其中所说纠错解码装置用一行单元中的一块对所说纠错编码数据进行解码；以及，

其中所说纠错解码装置再次对在所说列单元中的所说纠错编码数据进行解码。

8、根据权利要求7的数据解码设备，

其中所说纠错解码装置包括纠错装置，用于根据差错位置和差错模式来对所说纠错编码数据进行纠错。

9、一种数据解码方法，用于纠错解码从记录介质再现的纠错编码数据，所说方法包括下列步骤：

纠错解码所说纠错编码数据，以产生以帧为单位的已解码数据；

产生以帧为单位的解码信息；

储存所说纠错编码数据、所说已解码数据、以及所说解码信息；

在存储器中按帧单元对应地存贮所说已解码数据和所说解码信息；以及，

当与表示在所说记录介质上的所说纠错编码数据的实际位置的地址数据达到帧同步时，所说已解码数据和所说解码信息被从所说存储器读出。

10、根据权利要求9的数据解码方法，

其中所说纠错编码数据按照C1/C2卷积Reed_Solomon代码编码。

11、根据权利要求10的数据解码方法，还包括与所说C1/C2卷积ReedSolomon代码的每个纠错代码系列对应地存贮所说已解码数据和所说解码信息的步骤。

12、根据权利要求9的数据解码方法，

其中所说记录介质是盘式存储介质，所说纠错编码数据储存在其上扇区中。

13、根据权利要求12的数据解码方法，还包括当与储存在所说盘式存储介质上的所说纠错编码数据的扇区地址进行帧同步时，所说已解码数据和所说解码信息被读出的步骤。

14、根据权利要求9的数据解码方法，

其中所说纠错编码数据通过利用在所说帧的一列方向中的纠错内代码对用户数据的帧进行编码以产生一个列编码的帧，然后通过在所说帧的一行方向中的纠错外代码对所说列编码的帧进行编码来产生。

15、根据权利要求14的数据解码方法，其中所说纠错解码步骤包括下列步骤：

按在一列单元中的块对所说纠错编码数据进行解码；

按在一行单元中的块对所说纠错编码数据进行解码；以及

在所说列单元中对所说纠错编码数据再进行解码。

16、根据权利要求15的数据解码方法，

其中所说纠错解码步骤包括根据差错位置和差错模式对所说纠错编码数据进行纠错的步骤。

17、一种数据再现设备，用于自一记录介质再现纠错编码数据，包括：

再现装置，用于自所说记录介质再现所说纠错编码数据；

纠错解码装置，它耦合到所说再现装置，用于对所说纠错编码数据进行纠错解码，以便产生以帧为单位的解码数据，并用于产生以帧为单位的解码信息；

存储器装置，用于储存所说纠错编码数据、所说已解码数据、以及所说解码信息；以及

存储器控制装置，它耦合到所说纠错解码装置和所说存储器装置，用于控制所说存储器装置以按帧单元对应地储存所说已解码数据和所说解码信息，以及用于当与表示在所说记录介质上的所说纠错编码数据的实际位置的地址数据进行帧同步时，从所说存储器装置读出所说已解码数据和所说解码信息。

18、根据权利要求17的数据再现设备，

其中所说纠错编码数据按照C1/C2卷积Reed_Solomon代码编码。

19、根据权利要求18的数据再现设备，

其中所说存储器控制装置相应地按所说C1/C2卷积Reed-Solomon代码的每个纠错码系列储存所说已解码数据和所说解码信息于所说存储器装置中。

20、根据权利要求17的数据再现设备，

其中所说记录介质是盘式存储介质，所说纠错编码数据储存在其上的扇区中。

21、根据权利要求20的数据再现设备，

其中当与储存在所说盘式存储介质上的所说纠错编码数据的扇区地址同步时，所说已解码数据和所说解码信息被所说存储器控制装置自所说存储器装置读出。

22、根据权利要求17的数据再现设备，

其中所说纠错编码数据通过利用在所说帧的一列方向中的纠错内代码对用户数据的帧进行编码以产生列编码的帧，然后通过利用在所说帧的一行方向中的纠错外代码对所说列编码的帧进行编码来产生。

23、根据权利要求22的数据再现设备，

其中所说纠错解码装置按一列单元中的块对所说纠错编码数据进行解码；

其中所说纠错解码装置按一行单元中的块对所说纠错编码数据进行解码；以及

其中所说纠错解码装置对在所说列单元中的纠错编码数据再次进行解码。

24、根据权利要求23的数据再现设备，

其中所说纠错解码装置包括纠错装置，用于根据差错位置和差错模式对所说纠错编码数据进行纠错。

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