CN116324954A - 显示装置 - Google Patents

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Abstract

显示装置包括：连接到同色发光的两个子像素(SPg1、SPg2)中的一个的第一数据信号线(DLg1)；连接到另一个的第二数据信号线(DLg2)；以及与第一数据信号线和第二数据信号线电连接的校正电路(HC)，校正电路(HC)在第二数据信号线(DLg2)为浮动电位的情况下，使第一数据信号线(DLg1)和第二数据信号线(DLg2)之间导通来校正所述浮动电位。

Description

显示装置
技术领域
本发明涉及一种显示装置。
背景技术
在专利文献1中，公开了为了防止液晶面板的内部电路的静电破坏而在相邻的数据信号线之间设置保护电路的方法。
现有技术文献
专利文献
专利文献1：日本公开专利公报“特开2005-156703”
发明内容
本发明所要解决的技术问题
在显示面板的数据信号线断线了的情况下，存在无法进行与电浮动的数据信号线连接的子像素的灰度控制的问题。
用于解决问题的方案
本发明的一方式涉及的显示装置包括：连接到同色发光的两个子像素中的一个的第一数据信号线；连接到另一个的第二数据信号线；以及与所述第一数据信号线和所述第二数据信号线电连接的校正电路，所述校正电路在所述第二数据信号线为浮动电位的情况下，使所述第一数据信号线和所述第二数据信号线之间导通来校正所述浮动电位。
发明效果
根据本发明的一个方式，在第二数据信号线变为浮动电位的情况下，第二数据信号线经由所述校正电路从所述第一数据信号线充电。由此，能够进行与第二数据信号线连接的子像素的灰度控制。
附图说明
图1的(a)是示出本实施方式的显示装置的构成的示意性俯视图，
图1的(b)是示出显示装置的构成的剖面图。
图2是示出像素电路的构成例的电路图。
图3是示出像素电路的动作的时序图。
图4是示出非显示区域的构成例(无断线)的示意图。
图5是示出非显示区域的构成例(有断线)的示意图。
图6是示出校正电路的构成例的电路图。
图7是示出图4的情况下的校正电路的动作的时序图。
图8是示出图5的情况下的校正电路的动作的时序图。
图9是示出校正电路的构成例的剖面图。
具体实施方式
图1的(a)是示出本实施方式的显示装置的构成的示意性俯视图，图1的(b)是示出显示装置的构成的剖面图。
如图1所示，显示装置10具备基板2、阻挡层(底涂膜)3、TFT层(薄膜晶体管层)4、顶部发射(向上层侧发光)类型的发光元件层5和密封层6，且针对每个子像素SP形成发光元件ED和发光元件控制用的像素电路PC。
显示装置10设有包括多个子像素SP的显示区域DA和包围显示区域DA的非显示区域NA。在显示区域DA中设有数据信号线DL、扫描信号线Gn、初始化信号线IL、发光控制线EM、放电控制线Fn以及电源线(高电位侧电源线)PL。
在非显示区域NA中设有安装有电子电路芯片的端子区域TA、折弯区域QA和校正电路区域HA。校正电路区域HA形成在折弯区域QA与显示区域DA之间。显示装置10通过将折弯区域QA之后的端部BS折弯180度，能够将端子区域TA配置在背面侧。
基板2是以聚酰亚胺等树脂作为主要成分的可弯曲性基材，例如也可以由两层聚酰亚胺膜及被它们夹持的无机膜构成基板2。阻挡层3是防止水、氧等异物侵入的无机绝缘层，例如可以使用氮化硅、氧化硅等构成。
如图1所示，TFT层4包括：形成在底涂膜3上的结晶硅半导体膜SC、覆盖结晶硅半导体膜SC的第一栅极绝缘膜14、形成在比第一栅极绝缘膜14更靠上层的第一金属层(包括下层栅极电极15g)、覆盖第一金属层的第一层间绝缘膜16、形成在比第一层间绝缘膜16更靠上层的第二金属层(未图示)、形成在比第二金属层更靠上层的氧化物半导体膜SZ、形成在比氧化物半导体膜SZ更靠上层的第二栅极绝缘膜18、形成在比第二栅极绝缘膜18更靠上层的第三金属层(包括上层栅极电极19g)、形成在比第三金属层更靠上层的第二层间绝缘膜20、形成在比第二层间绝缘膜20更靠上层的第四金属层(包括SE源电极)、和形成在比第四金属层更靠上层的平坦化膜21。
在TFT层4上形成晶体管Tr，以包含结晶硅半导体膜SC和下层栅极电极15g，且形成晶体管TR，以包含氧化物半导体膜SZ和上层栅极电极19g。此外，在结晶硅半导体膜SC中，与下层栅极电极15g重叠的部分作为半导体(沟道)发挥功能，不重叠的部分通过杂质掺杂等被导体化。
结晶硅半导体膜SC例如由低温形成的多晶硅(LTPS)构成。氧化物半导体膜SZ例如构成为包含选自铟(In)、镓(Ga)、锡(Sn)、铪(Hf)、锆(Zr)、锌(Zn)中的至少一种元素和氧。具体而言，能够使用包含铟(In)、镓(Ga)、锌(Zn)和氧的氧化物半导体(InGaZnO)、包含铟(In)、锡(Sn)、锌(Zn)和氧的氧化物半导体(InSnZnO)等。
第一金属层、第二金属层、第三金属层和第四金属层例如由包含钼、铝、钛、钨、钽、铬和铜中的至少一种的金属单层膜或金属多层膜构成。
第一栅极绝缘膜14例如可以由氧化硅(SiOx)膜构成。第一层间绝缘膜16例如可以由氧化硅(SiOx)和氮化硅(SiNx)的层叠膜构成。第二栅极绝缘膜18例如可以由氧化硅(SiOx)膜构成。第二层间绝缘膜20可以由氧化硅(SiOx)的单层膜或者氧化硅(SiOx)和氮化硅(SiNx)的层叠膜构成。平坦化膜21可以由例如聚酰亚胺、丙烯酸树脂等能够涂布的有机材料构成。
发光元件层5包括下部电极22、覆盖下部电极22的边缘的绝缘性的边缘覆盖膜23、比边缘覆盖膜23更靠上层的EL(电致发光)层24、和比EL层24更靠上层的上部电极25。边缘覆盖膜23是例如通过涂布聚酰亚胺、丙烯酸树脂等有机材料后通过光刻进行图案化而形成。
在发光元件层5上形成发光颜色不同的多个发光元件ED，每个发光元件包括岛状的下部电极22、EL层24(包括发光层EK)以及上部电极25。上部电极25是在多个发光元件ED中共用的整面状的共用电极。
发光元件ED例如可以是包含有机层作为发光层的OLED(有机发光二极管)，也可以是包含量子点层作为发光层的QLED(量子点发光二极管)。
EL层24例如构成为从下层侧依次层叠空穴注入层、空穴传输层、发光层EK、电子传输层、电子注入层。发光层通过蒸镀法或喷墨法、光刻法在边缘覆盖膜23的开口(每个子像素)形成为岛状。其它层形成为岛状或整面状(共用层)。另外，也可以采用不形成空穴注入层、空穴输送层、电子输送层、电子注入层中的一层以上的构成。
下部电极22(阳极)是例如通过ITO(Indium Tin Oxide，氧化铟锡)和含有Ag(银)或Ag的合金的层叠构成的光反射电极。上部电极25(阴极)由例如镁银合金等金属薄膜构成，具有透光性。
在发光元件ED为OLED的情况下，通过下部电极22和上部电极25之间的驱动电流，空穴和电子在发光层EK内再次结合，在由此产生的激子迁移到基底状态的过程中放出光。在发光元件ED为QLED的情况下，通过下部电极22及上部电极25之间的驱动电流，空穴与电子在发光层EK内再结合，由此产生的激子在从量子点的传导带能级(conductionband)向价电子带能级(valenceband)迁移的过程中放出光。
覆盖发光元件层5的密封层6是防止水、氧等异物向发光元件层5渗透的层，例如可以由两层的无机密封膜26、28和在它们之间形成的有机膜27构成。
图2是示出像素电路的一例的电路图。像素电路PC包括电容元件Cp、控制端子(栅极端子)与前段(n-1段)的扫描信号线Gn-1连接的复位晶体管T1、控制端子与自段(n段)的扫描信号线Gn连接的阈值控制晶体管T2、控制端子与自段(n段)的扫描信号线Gn连接的写入控制晶体管T3、控制发光元件ED的电流的驱动晶体管T4、控制端子与发光控制线EM(n段)连接的电源供给晶体管T5、控制端子与发光控制线EM(n段)连接的发光控制晶体管T6、和控制端子与自段(n)的放电控制线Fn连接的初始化晶体管T7。
另外，写入控制晶体管T3、驱动晶体管T4、电源供给晶体管T5以及发光控制晶体管T6可以由图1的(b)的晶体管Tr(具有结晶硅半导体膜SC)构成，复位晶体管T1、阈值控制晶体管T2以及初始化晶体管T7也可以由图1的(b)的晶体管TR(具有氧化物半导体膜SZ)构成。
驱动晶体管T4的控制端子经由电容元件Cp与电源线PL连接，并且经由复位晶体管T1与初始化信号线IL连接。电源线PL被供给有高电压侧电源ELVDD。
驱动晶体管T4的源极区域经由写入控制晶体管T3与数据信号线DL连接，并且经由电源供给晶体管T5与电源线PL连接。驱动晶体管T4的漏极区域经由阈值控制晶体管T2与驱动晶体管T4的控制端子连接，并且经由发光控制晶体管T6与发光元件ED的阳极(下部电极22)连接。
发光元件ED的阳极经由初始化晶体管T7与初始化信号线IL连接。向发光元件ED的阴极(上部电极25)供给低电压侧电源(ELVSS)。
图3是示出像素电路的动作的时序图。在期间A中，电源供给晶体管T5和发光控制晶体管T6截止，并且发光元件ED处于非发光状态。在期间B中，复位晶体管T1和初始化晶体管T7导通，电容元件Cp的电位复位(初始化)以及发光元件ED的阳极放电。在期间C中，阈值控制晶体管T2和写入控制晶体管T3导通，并且进行数据信号(对应于输入灰度的电位)的写入和驱动晶体管T4的阈值控制(内部补偿)。在期间D中，电源供给晶体管T5和发光控制晶体管T6导通，并且发光元件ED处于发光状态。
图4是示出非显示区域的构成例(无断线)的示意图。图5是示出非显示区域的构成例(有断线)的示意图。图6是示出校正电路的构成例的电路图。
如图4所示，显示装置10包括连接到同色发光(例如，绿色发光)的两个子像素SPg1和SPg2中的一个的第一数据信号线DLg1、连接到另一个的第二数据信号线DLg2、以及与第一数据信号线DLg1和第二数据信号线DLg2电连接的校正电路HC。校正电路HC形成于校正电路区域HA的TFT层4(参照图1)。
两个子像素SPg1、SPg2在与它们同色发光的多个子像素(绿色的子像素组)的排列中相邻，第一数据信号线DLg1及第二数据信号线DLg2从显示区域DA经过校正电路区域HA、折弯区域QA，延伸至安装有电子电路芯片(包括源极驱动器)的端子区域TA。第一数据信号线DLg1以及第二数据信号线DLg2经由端子区域TA的多个端子与源极驱动器电连接。
对于各数据信号线，在显示区域DA和校正电路区域HA以及折弯区域QA中，形成层也可以不同。例如，可以在显示区域DA中形成在第四金属层上，在校正电路区域HA和折弯区域QA中形成在第一金属层或第二金属层上。
校正电路HC在第二数据信号线DLg2为浮动电位情况下(例如如图5所示，在第二数据信号线DLg2在折弯区域QA断线了的情况下)，通过使第一数据信号线DLg1及第二数据信号线DLg2间导通，来校正第二数据信号线DLg2的浮动电位。
如图6所示，校正电路HC包括N型的第一二极管d1和第四二极管d4、P型的第二二极管d2和第三二极管d3、P沟道晶体管Ta、Tb、Td、Te、Tf、和N沟道晶体管Tc、节点na、nb、nc、nd、ng、nh。N型二极管是使N沟道晶体管的栅极端子和漏极端子短路而成为阳极的结构，P型二极管是使P沟道晶体管的栅极端子和漏极端子短路而成为阴极的结构。
在校正电路区域HA中，设有与校正电路HC连接的时钟线CKL、第一电位供给线VL1以及第二电位供给线VL2。时钟线CKL向校正电路HC供给在每个水平扫描期间HT变为有源(例如-8V)的时钟信号，第一电位供给线VL1向校正电路HC供给第一电位(例如2.5V)，第二电位供给线VL2向校正电路HC供给第二电位(例如7V)。晶体管Ta、Td、Te、Tf的栅极端子与时钟线CKL连接。
校正电路HC包括使正电荷从第一数据信号线DLg1流向第二数据信号线DLg2的第一路径K1和使正电荷从第二数据信号线DLg2流向第一数据信号线DLg1的第二路径K2。
第一路径K1包括第一二极管d1、晶体管Tb和第二二极管d2，第一数据信号线DLg1和晶体管Tb的源极端子(节点nc)经由第一二极管d1连接，并且第二数据信号线DLg2和晶体管Tb的漏极端子(节点na)经由第二二极管d2连接。此外，晶体管Tb的栅极端子(节点ng)和漏极端子(节点na)经由第一电容C1连接，晶体管Tb的漏极端子(节点na)经由晶体管Ta与第一电位供给线VL1连接，晶体管Tb的栅极端子(节点ng)经由晶体管Tf与第二电位供给线VL2连接，晶体管Tb的源极端子(节点nc)经由晶体管Td与第二电位供给线VL2连接。节点nc也是第一二极管d1的阴极，节点na也是第二二极管d2的阳极。
第二路径K2包括第三二极管d3、晶体管Tc和第四二极管d4，第一数据信号线DLg1和晶体管Tc的源极端子(节点nd)经由第三二极管d3连接，第二数据信号线DLg2和晶体管Tc的漏极端子(节点nb)经由第四二极管d4连接。另外，晶体管Tc的栅极端子(节点nh)和漏极端子(节点nb)经由第二电容C2连接，晶体管Tc的漏极端子(节点nb)经由晶体管Td与第二电位供给线VL2连接，晶体管Tc的栅极端子(节点nh)经由晶体管Te与第一电位供给线VL1连接，晶体管Tc的源极端子(节点nd)经由晶体管Ta与第一电位供给线VL1连接。节点nd也是第三二极管d3的阳极，节点nb也是第四二极管d4的阴极。
图7是示出图4的情况下的校正电路的动作的时序图。如图4所示，在第二数据信号线DLg2没有断线的状态(正常状态)下，校正电路HC如图7所示那样动作。另外，数据信号的范围为2.5V(白)～7V(黑)，第一电位(2.5V)为范围的最小值以下，第二电位(7V)为范围的最大值以上。
例如，在第一数据信号线DLg1数据信号为7V、第二数据信号线DLg2的数据信号为2.5V的水平扫描期间，当时钟线CKL的时钟信号变为有源(-8V)时，第二数据信号线DLg2、节点na(d2的阳极)、节点nd(d3的阳极)以及节点nh变为2.5V，第一数据信号线DLg1、节点nb(d4的阴极)、节点nc(d1的阴极)和节点ng变为7V。即，晶体管Tc的栅极电位被初始化为2.5V(第一电位)，且沟道的晶体管Tb的栅极电位被初始化为7V(第二电位)，且二极管d1及二极管d4的阴极电位被初始化为7V(第二电位)，并且二极管d2和二极管d3的阳极电位被初始化为2.5V(第一电位)。因此，第一二极管d1、第二二极管d2、第三二极管d3、第四二极管d4、晶体管Tb以及晶体管Tc变为截止状态，第一路径K1以及第二路径K2不导通。在第一数据信号线DLg1的数据信号为2.5V、第二数据信号线DLg2的数据信号为7V的水平扫描期间也是同样的，第一路径K1及第二路径K2不导通。数据信号大于2.5V且小于7V的水平扫描期间也是同样的。
图8是示出图5的情况下的校正电路的动作的时序图。如图5所示，在第二数据信号线DLg2存在断线的状态下，校正电路HC如图8那样动作。例如，在第一数据信号线DLg1数据信号为7V的水平扫描期间，当时钟线CKL的时钟信号变为有源(-8V)时，节点na、节点nd及节点nh变为2.5V，第一数据信号线DLg1、节点nb、节点nc、以及节点ng变为7V。
此处，当断线的第二数据信号线DLg2变为浮动电位(例如0V)时，P型的第二二极管d2导通，随着节点na的电位降低，经由第一电容C1与节点na连接的节点ng(P沟道的晶体管Tb的栅极端子)的电位被引入，晶体管Tb导通。由此，第一二极管d1变为导通，第一路径K1导通，第二数据信号线DLg2被充电至7V附近(浮动电位的校正)。在浮动电位为0V的情况下，由于第四二极管d4不导通，因此第二路径K2不导通。
另外，如果断线的第二数据信号线DLg2的浮动电位为10V，则随着N型的第四二极管d4导通、节点nb的电位上升，经由第二电容C2与节点nb连接的节点nh(N沟道的晶体管Tc的栅极端子)的电位上升，晶体管Tc导通。由此，第三二极管d3导通，第二路径K2导通，第二数据信号线DLg2被充电至7V附近(浮动电位的校正)。在浮动电位为10V的情况下，由于第二二极管d2不导通，因此第一路径K1不导通。
另外，在第一数据信号线DLg1的数据信号为2.5V的水平扫描期间，当时钟线CKL的时钟信号变为有源(-8V)时，第一数据信号线DLg1、节点na、节点nd及节点nh变为2.5V，节点nb、节点nc、以及节点ng变为7V。
此处，当断线的第二数据信号线DLg2变为浮动电位(例如0V)时，P型的第二二极管d2导通，随着节点na的电位降低，经由第一电容C1与节点na连接的节点ng(P沟道的晶体管Tb的栅极端子)的电位被引入，晶体管Tb导通。由此，第一二极管d1导通，第一路径K1导通，第二数据信号线DLg2被充电至2.5V附近(浮动电位的校正)。在浮动电位为0V的情况下，由于第四二极管d4不导通，因此第二路径K2不导通。
另外，如果断线的第二数据信号线DLg2的浮动电位为10V，则随着N型的第四二极管d4导通、节点nb的电位上升，经由第二电容C2与节点nb连接的节点nh(N沟道的晶体管Tc的栅极端子)的电位上升，晶体管Tc导通。由此，第三二极管d3导通，第二路径K2导通，第二数据信号线DLg2被充电至2.5V附近(浮动电位的校正)。第二数据信号线DLg2被充电至2.5V附近(浮动电位的校正)。在浮动电位为10V的情况下，由于第二二极管d2不导通，因此第一路径K1不导通。数据信号大于2.5V且小于7V的水平扫描期间也是同样的。
如上所述，在第二数据信号线DLg2断线而变为浮动电位的情况下，第二数据信号线DLg2经由校正电路HC从第一数据信号线DLg1被充电。由此，能够进行与第二数据信号线DLg2连接的子像素SPg2的灰度控制。另外，由于子像素SPg2在同色子像素的排列中与子像素SPg1(与第一数据信号线DLg1连接)相邻，因此几乎没有显示上的问题。
图9是示出校正电路区域的剖面图。如图9所示，在校正电路区域HA和折弯区域QA中，第一数据信号线DLg1以及第二数据信号线DLg2形成在第一金属层上，第三数据信号线DLb1形成在第二金属层上。
第一二极管d1包括经由第一栅极绝缘膜14与下层电极15e(第一金属层)重叠的氧化物半导体膜SZ，且将下层电极15e作为阳极，将中层电极17e(第二金属层)作为阴极。下层电极15e经由未图示的迂回布线(例如将结晶硅半导体膜导体化的布线)与第一数据信号线DLg1电连接。
结晶硅半导体膜SC包括作为半导体发挥功能半导体区域X2、X4和作为导体发挥功能的导体区域X1、X3，在半导体区域X2、X4之间形成导体区域X3，在导体区域X1、X3之间形成半导体区域X2，导体区域X1与中层电极17e接触，半导体区域X4与第二数据信号线DLg2(第一金属层)接触。
第二二极管d2包括半导体区域X4，将第二数据信号线DLg2作为阴极，将导体区域X3作为阳极。晶体管Tb包括作为沟道发挥功能的半导体区域X2和第一金属层的栅极端子15c(节点ng)，将导体区域X1作为源极端子(节点nc)，将导体区域X3作为漏极端子(节点na)。电容电极17c(第二金属层)与栅极端子15c接触，在电容电极17c与导体区域X3之间形成有第一电容C1。
上述的各实施方式以例示及说明为目的，而并非以限定为目的。基于这些例示及说明，本领域技术人员应当明白，许多变型是可能的。
〔总结〕
〔方式1〕
显示装置包括：连接到同色发光的两个子像素中的一个的第一数据信号线；连接到另一个的第二数据信号线；以及与所述第一数据信号线和所述第二数据信号线电连接的校正电路，
所述校正电路在所述第二数据信号线为浮动电位的情况下，使所述第一数据信号线和所述第二数据信号线之间导通来校正所述浮动电位。
〔方式2〕
例如方式1所述的显示装置，包括包含所述两个子像素的显示区域和包围所述显示区域的非显示区域，
所述非显示区域包括可折弯的折弯区域和安装有电子电路芯片的端子区域，
所述第一数据信号线和第二数据信号线分别从所述显示区域经过所述折弯区域延伸到所述端子区域，
所述校正电路包含在位于所述显示区域与所述折弯区域之间校正电路区域中。
〔方式3〕
例如方式1所述的显示装置，所述校正电路包括使电荷从所述第一数据信号线流向所述第二数据信号线的第一路径和使电荷从所述第二数据信号线流向所述第一数据信号线的第二路径。
〔方式4〕
例如方式3所述的显示装置，在所述第二数据信号线为正常的情况下，所述第一路径及所述第二路径不导通，在所述第二数据信号线断线了情况下，所述第一路径或所述第二路径导通。
〔方式5〕
例如方式3所述的显示装置，所述第一路径包括N型的第一二极管、P沟道晶体管和P型的第二二极管，
所述第一数据信号线和所述P沟道晶体管的源极端子经由第一二极管连接，且所述第二数据信号线和所述P沟道晶体管的漏极端子经由第二二极管连接。
〔方式6〕
例如方式5所述的显示装置，所述第二路径包括P型的第三二极管、N沟道晶体管和N型的第四二极管，所述第一数据信号线和所述N沟道晶体管的源极端子经由第三二极管连接，且所述第二数据信号线和所述N沟道晶体管的漏极端子经由第四二极管连接。
〔方式7〕
例如方式6所述的显示装置，所述P沟道晶体管的栅极端子和漏极端子经由第一电容连接，
所述N沟道晶体管的栅极端子和漏极端子经由第二电容连接。
〔方式8〕
例如方式6所述的显示装置，所述P沟道晶体管的漏极端子在每个水平扫描期间被供给有第一电位，所述P沟道晶体管的栅极端子及源极端子在每个水平扫描期间被供给有比所述第一电位大的第二电位。
〔方式9〕
例如方式8所述的显示装置，所述N沟道晶体管的漏极端子在每个水平扫描期间被供给有所述第二电位，
所述N沟道晶体管的栅极端子及源极端子在每个水平扫描期间被供给有所述第一电位。
〔方式10〕
例如方式9所述的显示装置，所述第一电位为向所述第一数据信号线和所述第二数据信号线供给的数据信号的范围的最小值以下，
所述第二电位为向所述第一数据信号线和所述第二数据信号线供给的数据信号的范围的最大值以上。
〔方式11〕
例如方式10所述的显示装置，在每个水平扫描期间，所述N沟道晶体管的栅极电位被初始化为所述第一电位，并且所述P沟道晶体管的栅极电位被初始化为所述第二电位，在所述第二数据信号线为正常的情况下，所述P沟道晶体管以及所述N沟道晶体管变为截止状态。
〔方式12〕
例如方式10所述的显示装置，在每个水平扫描期间，所述第一二极管和所述第四二极管的阴极电位被初始化未所述第二电位，并且所述第二二极管和所述第三二极管的阳极电位被初始化为所述第一电位，在所述第二数据信号线正常的情况下，所述第一二极管、所述第二二极管、所述第三二极管以及所述第四二极管成为截止状态。
〔方式13〕
例如方式5所述的显示装置，所述第一二极管包括氧化物半导体膜，所述第二二极管包含结晶硅半导体膜。
〔方式14〕
例如方式1至13所述的显示装置，所述两个子像素在与它们同色发光的多个子像素的排列中相邻。
〔方式15〕
例如方式2所述的显示装置，连接到与所述两个子像素不同的子像素的第三数据信号线，
在所述校正电路区域和所述折弯区域中，形成有所述第一数据信号线和所述第二数据信号线的金属层与形成有所述第三数据信号线的金属层不同。
〔方式16〕
例如方式13所述的显示装置，所述第二二极管以及所述P沟道晶体管共用所述结晶硅半导体膜。
附图标记说明
2 基板
4 TFT层(薄膜晶体管层)
5 发光元件层
6 密封层
10 显示装置
HC 校正电路
QA 折弯区域
HA 校正电路区域
TA 端子区域
K1 第一路径
K2 第二路径
d1第一二极管
d2第二二极管
d3第三二极管
d4第四二极管
Ta、Tb、Td、Te、Tf P沟道晶体管
Tc N沟道晶体管
C1第一电容
C2第二电容
ED发光元件
SC结晶硅半导体膜
SZ氧化物半导体膜

Claims (16)

1.一种显示装置，其特征在于，包括：
连接到同色发光的两个子像素中的一个的第一数据信号线；连接到另一个的第二数据信号线；以及与所述第一数据信号线和所述第二数据信号线电连接的校正电路，
所述校正电路在所述第二数据信号线为浮动电位的情况下，使所述第一数据信号线和所述第二数据信号线之间导通来校正所述浮动电位。
2.根据权利要求1所述的显示装置，其特征在于，
包括包含所述两个子像素的显示区域和包围所述显示区域的非显示区域，
所述非显示区域包括可折弯的折弯区域和安装有电子电路芯片的端子区域，
所述第一数据信号线和第二数据信号线分别从所述显示区域经过所述折弯区域延伸到所述端子区域，
所述校正电路包含在位于所述显示区域与所述折弯区域之间校正电路区域中。
3.根据权利要求1所述的显示装置，其特征在于，
所述校正电路包括使电荷从所述第一数据信号线流向所述第二数据信号线的第一路径和使电荷从所述第二数据信号线流向所述第一数据信号线的第二路径。
4.根据权利要求3所述的显示装置，其特征在于，
在所述第二数据信号线为正常的情况下，所述第一路径及所述第二路径不导通，
在所述第二数据信号线断线了情况下，所述第一路径或所述第二路径导通。
5.根据权利要求3所述的显示装置，其特征在于，
所述第一路径包括N型的第一二极管、P沟道晶体管和P型的第二二极管，
所述第一数据信号线和所述P沟道晶体管的源极端子经由第一二极管连接，且所述第二数据信号线和所述P沟道晶体管的漏极端子经由第二二极管连接。
6.根据权利要求5所述的显示装置，其特征在于，
所述第二路径包括P型的第三二极管、N沟道晶体管和N型的第四二极管，
所述第一数据信号线和所述N沟道晶体管的源极端子经由第三二极管连接，且所述第二数据信号线和所述N沟道晶体管的漏极端子经由第四二极管连接。
7.根据权利要求6所述的显示装置，其特征在于，
所述P沟道晶体管的栅极端子和漏极端子经由第一电容连接，
所述N沟道晶体管的栅极端子和漏极端子经由第二电容连接。
8.根据权利要求6所述的显示装置，其特征在于，
所述P沟道晶体管的漏极端子在每个水平扫描期间被供给有第一电位，
所述P沟道晶体管的栅极端子及源极端子在每个水平扫描期间被供给有比所述第一电位大的第二电位。
9.根据权利要求8所述的显示装置，其特征在于，
所述N沟道晶体管的漏极端子在每个水平扫描期间被供给有所述第二电位，
所述N沟道晶体管的栅极端子及源极端子在每个水平扫描期间被供给有所述第一电位。
10.根据权利要求9所述的显示装置，其特征在于，
所述第一电位为向所述第一数据信号线和所述第二数据信号线供给的数据信号的范围的最小值以下，
所述第二电位为向所述第一数据信号线和所述第二数据信号线供给的数据信号的范围的最大值以上。
11.根据权利要求10所述的显示装置，其特征在于，
在每个水平扫描期间，所述N沟道晶体管的栅极电位被初始化为所述第一电位，并且所述P沟道晶体管的栅极电位被初始化为所述第二电位，
在所述第二数据信号线为正常的情况下，所述P沟道晶体管以及所述N沟道晶体管变为截止状态。
12.根据权利要求10所述的显示装置，其特征在于，
在每个水平扫描期间，所述第一二极管和所述第四二极管的阴极电位被初始化未所述第二电位，并且所述第二二极管和所述第三二极管的阳极电位被初始化为所述第一电位，
在所述第二数据信号线正常的情况下，所述第一二极管、所述第二二极管、所述第三二极管以及所述第四二极管成为截止状态。
13.根据权利要求5所述的显示装置，其特征在于，
所述第一二极管包括氧化物半导体膜，
所述第二二极管包含结晶硅半导体膜。
14.根据权利要求1至13中任一项所述的显示装置，其特征在于，
所述两个子像素在与它们同色发光的多个子像素的排列中相邻。
15.根据权利要求2所述的显示装置，其特征在于，
连接到与所述两个子像素不同的子像素的第三数据信号线，
在所述校正电路区域和所述折弯区域中，形成有所述第一数据信号线和所述第二数据信号线的金属层与形成有所述第三数据信号线的金属层不同。
16.根据权利要求13所述的显示装置，其特征在于，
所述第二二极管以及所述P沟道晶体管共用所述结晶硅半导体膜。
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