CN1162866A - 带有可控过激励电路的半导体集成电路器件 - Google Patents

Abstract

本发明是用来对读出放大器电路所接收的信号进行过激励的一种方法和设备。为此目的，过激励电路在一定时间内将待读出的信号激励到高于正常电平的电压电平。时间的长度对应于读出放大器电路相对于读出启动电路的位置。当过激励完成时，规范化电路在第二周期中将待读出的信号激励到正常电平，从而使其对下一个存储循环作好准备，以致信号能够再次被设定到所需的预充电电平。

Description

带有可控过激励电路的半导体集成电路器件

本申请要求1996年1月26日提出的美国临时申请No.60/009984的权益。

本发明一般涉及到半导体电路设计，更确切地说是涉及到用来对读出放大电路进行可控过激励的方法和设备。

数字逻辑要求输入和输出数据信号满足表示为“高”或“低”的确定的电压电平。但采用数字逻辑的典型集成电路即“芯片”还包含有处于多种电压电平的数据信号。结果，读出放大电路就被用来判断即分离此数据信号，将它们激励到某个高或低的目标电压电平，从而为芯片上其它数字电路产生正确的电压电平。例如，动态随机存取存储器(“DRAM”)的电容型存储单元采用非常小的位信号。DRAM器件上的读出放大电路借助于使各个位信号同被确定为存储单元高低电平之间某个电平的预充电电平进行比较而分离各个位信号。若位信号的电平高于预充电电平，则读出放大电路将此信号判断为高即逻辑1信号，且将位信号激励成目标高电压。若位信号电平低于预充电电平，则读出放大电路将此信号判断为低即逻辑0信号，且将位信号激励成目标低电压。

随着工艺的进步，读出放大电路的速度和精度变得更加关键。为此，芯片设计者已尝试各种各样的方法来加速信号分离。例如，Dhong等人的美国专利5257232指出了一种对读出放大电路进行过激励以加速信号分离的方法。虽然此法在快速分离信号方面获得了成功，但它也有其缺点。缺点之一是由于读出完成时位信号不终止于高和低的目标电压电平，故过激励不精确。因此，在均衡周期过程中，位信号不回到所需的预充电电平。而是由于读出过程中的过冲电压，使位信号回到一个偏移的电平。其结果是改变了预充电电平，且读出放大电路不能正确地判断下一个位信号。

因此，需要有一种方法和设备来使信号过激励以获得快速的信号分离，同时又保持读出放大器工作的精确性。

因此，本发明是一种用来对读出放大电路所接收的信号进行过激励的改进了的方法。为此，过激励电路将某段时间内待要读出的信号激励到大于正常电平的一个电压。信号被过激励的时间对应于读出放大电路相对于读出启动电路的位址。当过激励完成时，规范化电路将第二周期中待要读出的信号激励到正常电平，从而使其对下一存储周期作好准备，致使各个信号能够再次被置于所需的预充电电平。

用本发明所获得的一个技术优点是可使读出放大器快速地分离位线，同时又保持准确性。

用本发明所获得的另一个技术优点是信号被过激励的时间长度直接相关于读出放大器相对于读出启动电路的位址。

图1是体现本发明特点的256兆位DRAM的方框图。

图2是电压发生器的示意方框图。

图3是图1中256兆位DRAM一个阵列区的方框图。

图4是图3中读出放大器延迟单元的示意图。

图5是图3中一个读出放大器控制单元的示意方框图。

图6是图3中一个子阵列的示意图。

图7是图4-6中电路的时序图。

图8是本发明过激励电路第一实施例的时序图。

图9是本发明过激励电路第二实施例的时序图。

图10是本发明过激励电路最佳实施例的时序图。

图11是本发明过激励电路最佳实施例的示意图。

图12是本发明过激励电路最佳实施例的另一个示意图。

在图1中，参考号10表示体现本发明特征的一个存储器。虽然在本发明的最佳实施例中，器件10是一个256兆位的动态随机存取存储器(DRAM)，但应理解本发明不局限于使用DRAM，而是可结合使用任何一种要求准确的高速信号放大的集成电路器件。

器件10包含多个控制信号焊点和电源焊点。控制信号焊点包括地址焊点12a-12b，各连接于外部控制器(未示出)。电源焊点包括正电源(V_DD)焊点12c和负电源即地电源(V_SS)焊点12d，各连接于外部电源(未示出)。器件10还包括一组存储单元阵列区(如阵列区14)以及一组主地址译码器(如列译码器16和行译码器18)。阵列区由通过主地址译码器16和18而来自地址焊点12a、12b的信号选择。表示其余阵列区的阵列区14被进一步分成很多子阵列，一般各用字母A表示，下面结合图3对其作更详细的讨论。

参照图2，除了V_DD和V_SS电源外，器件10还包括一个用来产生内部电压V1的电压电路20。电压电路20包括一个阵列电源(V_ARY)发生器22、电阻器R1、晶体管24和运算放大器OP1。V_ARY发生器22是用来产生诸如V_SS＜V_ARY＜V_DD的稳定而一致的电压V_ARY的常规电压发生器。

在正常运行中，没有电流流过电阻器R1，因此，电压V1等于V_ARY。结果，运算放大器OP1的输出V_OP等于V_SS，且晶体管24保持关断。但在过激励运行过程中，下面待要讨论的外部电源使V1高于V_ARY。此时，运算放大器的输出V_OP大于V_SS，且晶体管24开通，从而使V1变为地电平。当V1被晶体管24推向V_SS，到达V1＝V_ARY点时，运算放大器的输出V_OP再次等于V_SS，且晶体管24关断。

下面只用几个与阵列区相关的子阵列和电路来对阵列区14作更详细的描述。但应了解，对阵列区14、阵列区14的单个子阵列、子阵列的单个位以及子阵列周围的电路所进行的讨论只在数量上有所限制，这是为了便于描述。因此，其余的描述只是最佳实施例的简单翻版，而且只是为了举例而不限制本发明。

参照图3，阵列区14包含m^*n个子阵列A_xy(1≤x≤m，1≤y≤n)。子阵列成行列形式且包含子阵列A_1，1-A_m，n。第A_x，1行的子阵列包含最靠近器件10的中心的子阵列(图1)，而第A_x，n行的子阵列包含离器件中心最远的子阵列。与每个子阵列A_x，y相连的是一个读出放大器区SA_xy和一个过激励控制电路OV_x，y。例如，读出放大器区SA_1，1和过激励控制电路OV_1，1与子阵列A_1，1相连。而且，与每行子阵列A_x，y相连的是一个读出放大控制电路SAC_y、一个选择信号MS_y和读出信号SAN_y、SAP1_y及SAP2_y。例如，读出放大控制电路SAC₁、MS₁、选择信号SAN₁和SAP1₁及SAP2₁读出信号与子阵列A_1，1、A_2，1、…、A_m，1相连。

选择信号MS₁-MS_n将行译码器18(图1)中的电路(未示出)分别同读出放大控制电路SAC₁-SAC_n电连接起来。同样，读出信号SAN₁/SAP1₁/SAP2₁-SAN_n/SAP1_n/SAP2_n将读出放大控制电路SAC₁-SAC_n分别同整行过激励控制电路OV_x，1-OV_x，n电连接起来。过激励控制电路OV_x，y还连接于V_SS电源线、30、V_DD电源线32和V1电源线34。读出放大控制电路SAC₁-SAC_n还连接于二个读出放大启动线SAE1和SAE2。V_SS和V_DD电源线30和32由V_SS和V_DD焊点12d和12c激励(图1)，V1电源线34由电压发生器电路20激励(图2)，而二个读出放大启动线SAE1和SAE2由读出放大延迟(SAD)电路35激励。

参照图4，SAD电路35接收一个常规读出放大启动信号SAEB并激励二个读出放大启动线SAE1和SAE2。SAE1信号以很小的延迟而响应信号SAEB。但SAE2信号却在一系列延迟单元36(各包含多个用来延迟SAEB信号的传播的容性负载和倒相器)所造成的很大的延迟之后才响应信号SAEB。

图3中其余的各个电路、信号线、读出放大区和子阵列是完全相同的。因此，下面所讨论的图5-6将只描述代表性的读出放大控制电路、信号线、读出放大区和子阵列。这里再次应该理解，对代表性读出放大控制电路、信号线、读出放大区和子阵列的讨论限制仅仅是为了便于描述。因此，下列描述是最佳实施例的一个进一步简化翻版，而且只是为了举例而不是限制本发明。

参照图5，SAC电路接收二个读出放大启动线SAE1和SAE2以及信号MS，并激励三个读出信号SAN、SAP1和SAP2。选择信号MS被用来选择存储单元，在这一按比例缩小了的最佳实施例代表中，MS保持激活(高位)。SAN读出信号为激活高位，而SAP1和SAP2读出信号为激活低位。SAN信号在SAE1信号被激活之后很快就被激活。同样，SAP1信号在SAE1信号被激活之后很快就被激活。但当SAE2信号被激活时，SAP1读出信号被去激活而SAP2读出信号被激活。因此，SAP1读出信号只在SAE2信号从SAE1信号被延迟的一段时间内被激活。

参照图6，子阵列A包含多个存储单元即由位B1-B9所代表的“位”。位B1-B9是完全相同的，为了举例而示出了其中的一部分。各个位排成行，每行由一个字线激活。例如，含有B1-B3位的顶行由字线WL₁激活，而含有B7-B9位的底行由字线WL3激活。

每一位还连接于一个位线。根据图6的结构，位线垂直通过子阵列A、通过传输门40和44且进入读出放大区SA中的各个读出放大器电路中。例如，位线BL连接于位B4和B7，穿过传输门40且进入读出放大器电路42。同样，位线BLB连接于位线B1，穿过传输门44且进入读出放大器电路42。读出放大器电路42包含一个常规的锁存区46和一个均衡区48。读出放大器区SA中所有读出放大器电路的锁存区都由二个锁存信号SDN和SDP控制。同样，所有规范区都由信号BLEQ控制，而所有传输门都由信号SHR控制。

SDN和SDP锁存信号由位于过激励控制电路OV中的包含二个P型金属氧化物半导体(PMOS)晶体管50和52以及一个n型金属氧化物半导体(NMOS)晶体管54的共源开关晶体管来激励。PMOS晶体管50连接于V1电源线34和SDP锁存信号线之间，其工作由SAP2信号线控制。PMOS晶体管52连接于V_DD电源线32和SDP锁存信号线之间，其工作由SAP1信号线控制。NMOS晶体管54连接于V_SS电源线30和SDN锁存信号线之间，其工作由SAN信号线控制。

参照图5-7，读出操作由SAEB信号的激活而开始。紧随SAEB信号的激活，SAD电路35激活SAE1信号。结果，SAC电路激活SAN和SAP1信号，于是开始过激励周期60。PMOS晶体管52和NMOS晶体管54被启动，借助于将它们连接于V_DD和V_SS而分别激活二个锁存信号SDP和SDN。

响应于锁存信号SDP和SDN的激活，位线上的数据信号开始分离。但由于位线的长度和连接于其上的所有位线引起的容性负载，故读出放大器区SA中的那部分位线表现出不同于子阵列A中那部分位线的行为。例如，对于BL和BLB这二个位线，读出放大器区SA中的那部分位线由时间图BL_SA和BLB_SA表示。子阵列A中的那部分位线BL和BLB由时间图BL_WL和BLB_WL表示。位线的BL_SA和BLB_SA部分受位线容性负载及其上信号的影响最小，且分离极快。但位线的BL_WL和BLB_WL部分却受位线容性负载及其上信号的影响最大，且分离减慢。

过激励周期60一直保持到BL_WL和BL_SA位线达到V_ARY电压电平且BLB_WL和BLB_SA达到V_SS电压电平。此时，借助于关断PMOS晶体管52，SAC电路使SAP1信号去激活，并借助于启动PMOS晶体管50，SAC电路激活SAP2信号。结果就开始了规范化周期62。在规范化周期62中，PMOS晶体管50借助于连接到V1电源线而激活锁存信号SDP。规范化周期62使位线上的信号达到其所需的V_ARY电压电平。然后在均衡周期65中，位线上的信号将响应BLEQ信号而准确地变为预充电电平63(正好在V_ARY和V_SS的中点)。同样，BLEQ信号会使锁存信号SDN和SDP相等，使它们在均衡周期65中达到预充电电平63。

还参照图2，规范化周期62由于电压发生电路20的工作而得到增强。由于SDP锁存信号线先已被连接于V_DD，使V1电压向V_DD电压电平方向提高。结果，V1电压升至高于V_ARY发生器22所产生的V_ARY电压。由于运算放大器OA₁输入端上的电压差，故运算放大器使晶体管24开启，从而使V1短路到V_SS。这就使V1的容性负载放电，直至V1再次等于V_ARY。此时，运算放大器OA1再次关断晶体管24，且V1电压电平稳定到V_ARY电压电平。

在子阵列的读出放大区中的那部分位线上，V1向V_SS被提升的效应比子阵列中那部分位线更明显。例如，电压电平原先处于或接近于V_DD的BL_SA信号被迅速地降回到V_ARY。但电压电平原先接近V_ARY的BL_WL信号则由于连接于此位线的各个位的大的容性负载而有效地保持在原来电平。

虽然图7是代表性子阵列A的时序图，但在最佳实施例中，各子阵列的时序图是其位置的函数。例如，代表最靠近器件10中心的子阵列行(图1)的子阵列A_1，1的位线波形，将不同于代表离器件中心最远的子阵列行的子阵列A_1，n的位线波形。是由于V_DD和V_SS电源线的负载电阻和电容从器件中心到器件边缘不断增大。结果，OV_1，1比OV_1，n电路提供更大的V_DD和V_SS功率，使子阵列A_1，1位线上的信号比子阵列A_1，n位线上的信号分离得更快。

参照图8，在第一实施例中，过激励周期64对子阵列A_1，1进行了优化。在此实例中，周期64被定为正好长得足以在点P1处使子阵列A_1，1的位线BL_WL信号的电平达到V_ARY电平。但在此实例中，子阵列A_1，n的位线BL_WL的电平在点P2之前一直未达到V_ARY电平。结果，虽然此实例对子阵列A_1，1工作得很好，但它对子阵列A_1，n的过激励不能提供充分的帮助。

参照图9，在第二实施例中，对子阵列A_1，n进行了过激励周期66的优化。在此实例中，延迟被定为正好长得足以在点P3处使子阵列A_1，n的位线BL_WL信号达到V_ARY电平。而且，在此实例中，如点P4处所示，子阵列A_1，1的位线BL_WL上的信号电平也迅速地达到V_ARY电平。但如点P5处所示，子阵列A_1，1的位线BL_SA上的信号的过冲极大，且子阵列A_1，1位线BL_WL上信号的过冲高于V1电平。结果，在规范化周期(图7)中，SAP2₁信号对子阵列A_1，1位线BL_SA和BL_WL的降压就很困难。借助于将电容C连接到V1线(图3)，可起到一些作用，从而稳定规范化周期中的V1电压电平。

参照图10特别是实线波形，在最佳实施例中，借助于大量设计考虑而实现了前面二个实例的好处。首先，还参照图3-4，将SAE1驱动器的尺寸做成比SAE2驱动器的尺寸更大。其次，参照图3和11，SAE1信号线的宽度L1做成大于SAE2信号线的宽度L2。用这种方法，SAE2信号线的电阻被做成大于SAE1信号线的电阻。结果，SAE2信号线的RC时间常数(t^RC)比SAE1信号线的大。因此，在子阵列A_1，1中，SAE1信号迅速过渡，而且SAE2信号也迅速过渡。结果，子阵列A_1，1的过激励周期68相对地短，有如图8的过激励周期64。但由于SAE2驱动器比SAE1驱动器小，且SAE2信号线的RC常数比SAE1信号线的大，故子阵列A_1，n中信号SAE2将比SAE1信号过渡得更慢。结果，子阵列A_1，n的过激励周期70相对地长，有如图9的过激励周期66。

还参照图3和12，可实现第三个设计考虑以调整过激励周期。例如，在SAE2信号线的LP₁、LP₂、……LP_n-1部分处，将延迟电路DL₁、DL₂、…DL_n-1置于各SAC电路之间。结果，SAE2信号过渡在子阵列A_1，n处慢于子阵列A_1，1处，且子阵列A_1，n的过激励周期70比子阵列A_1，1的过激励周期68相对地长。虽然未示出，但除延迟电路之外或取代延迟电路，也可以装配监测器来监控位线电位并因而调整过激励周期。而且，此延迟电路也可结合前述设计考虑一并使用。

再参照图10，用实线波形和虚线波形示出了不同长度过激励周期68和70的各种改进。虚线72和74表示图9相应的BL_SA(A₁)和BL_WL(A₁)波形。实线波形73和75(它们是最佳实施例的实际波形)相似于图8相应的BL_SA(A_1，1)和BL_WL(A_1，1)波形。这是由于过激励周期68近似等于图8的过激励周期64，从而保持了对子阵列A₁优化过的过激励周期的所有好处。此外，虚线76和78表示图8相应的BL_SA(A_1，n)和BL_WL(A_1，n)波形。实线波形77和79(它们是最佳实施例的实际波形)相似于图9相应的BL_SA(A_1，n)和BL_WL(A_1，n)波形。，这是由于过激励周期70近似等于图9的过激励周期66，从而保持了对子阵列A_1，n优化过的过激励周期的所有好处。

虽然已描述了本发明的示例性实施例，但在前述公开中也可作出修改、改变和取代，且在某些情况下，可应用本发明的某些特点而无须相应地采用其它特点。例如，为了可控地过激励带有负向超过V_SS的电压的低走向(low-going)位线，可建立变通的实施例。而且，可在举例的实施例中加入额外的缓冲器、驱动器、延迟电路和其它的电路而不改变本发明的范围。因此，应该承认所附权利要求是广泛的并且与本发明的范围是一致的。

Claims (40)

1.一种半导体存储器，它包含：

一对位线；

多个字线；

多个动态存储器单元，每个耦合于上述一对位线中的一个位线和上述多个字线中的一个字线；

一个包含一对PMOS晶体管和一对NMOS晶体管的读出放大器，上述各对PMOS和NMOS晶体管的每一对的源极共接，漏极分别连接于上述位线对，而栅极分别交叉耦合于上述漏极；

一个第一电源端；

一个第二电源端；

一个连接在上述第一电源端和上述PMOS晶体管对的上述源之间的第一开关晶体管；

一个连接在上述第二电源端和上述PMOS晶体管对的上述源之间的第二开关晶体管；以及

一个用来向上述第一电源端提供第一电压的电压发生器，此第一电压低于馈至上述第二电源端的第二电压，

其中所述的读出放大器根据选自上述多个动态存储单元的存储单元的信息，向上述一对位线提供带有高侧电压和低侧电压的一对互补信号，

其中在第一周期中，上述高侧电压响应上述第二开关晶体管的启动而升到上述第一电压以上，且

其中在第一周期之后的第二周期中，上述高侧电压响应于上述第一开关晶体管的启动而降低，使上述高侧电压设为上述第一电压。

2.根据权利要求1的半导体存储器，其中所述的电压发生器是一个用来降低上述高侧电压的放电电路。

3.根据权利要求2的半导体存储器，还包含：

一个用来接收第三电压的第三电源端；以及

一个连接在上述第三电源端和上述NMOS晶体管对的上述源之间的第三开关晶体管，

其中在所述的第一和第二周期中，上述低侧电压响应于上述第三开关晶体管的启动而设为上述第三电压。

4.一种半导体存储器，它包含：

第一和第二电源端；

第一和第二电源线，每个电源线有一个连接于上述第一和第二电源端的相应的一个的第一端点，且彼此沿相同的方向延伸；

第一和第二存储区，每个区包含多个位线对、多个字线、多个动态存储单元以及多个分别连接于上述多个位线对的读出放大器，其中上述多个读出放大器中的每一个包括一对PMOS晶体管和一对NMOS晶体管，且其中所述的PMOS和NMOS晶体管对的每一个有共接的源极，漏极分别连接于相应的位线对，而栅极分别交叉连接于上述漏极；

一个连接在上述第一电源线第一部分和上述第一存储器区中上述PMOS晶体管对的上述源极之间的第一开关晶体管；

一个连接在上述第二电源线第二部分和上述第一存储器区中上述PMOS晶体管对的上述源极之间的第二开关晶体管；

一个连接在上述第一电源线第三部分和上述第二存储器区中上述PMOS晶体管对的上述源极之间的第三开关晶体管；

一个连接在上述第二电源线第四部分和上述第二存储器区中上述PMOS晶体管对的上述源极之间的第四开关晶体管；以及

一个用来向上述第一电源端提供第一电压的电压发生器，此第一电压低于馈至上述第二电源端的第二电压，

其中所述的上述第一电源线的第一部分位于上述第一电源线的上述第三部分和上述第一电源端之间，

其中所述的上述第二电源线的第二部分位于上述电源线的上述第四部分和上述第二电源端之间，

其中上述第一存储器区中每个上述读出放大器根据选自上述第一存储器区的上述多个动态存储单元的存储单元中所储存的信息，向相应的位线对提供一对带有高侧电压和低侧电压的第一互补信号，

其中在第一周期中，上述第一互补信号对的上述高侧电压响应于上述第二开关晶体管的启动而升到高于上述第一电压，且

其中在上述第一周期之后的第二周期中，上述第一互补信号对的上述高侧电压响应于上述第一开关晶体管的启动而降低，使上述高侧电压设为上述第一电压。

5.根据权利要求4的半导体存储器，其中上述第二存储器区中上述读出放大器中的每一个根据选自上述第二存储器区中上述多个动态存储单元的存储单元中所储存的信息，向相应的位线对提供一对带有高侧电压和低侧电压的第二互补信号，

其中在第三周期中，上述第二互补信号对的上述高侧电压响应于上述第四开关晶体管的启动而上升，且

其中在上述第三周期之后的第四周期中，上述第二互补信号对的上述高侧电压响应于上述第三开关晶体管的启动而连续上升，使上述高侧电压设为上述第一电压。

6.一种使数据信号激励到所需电平的方法，它包含在第一周期中用过激励电压过激励数据信号以及在第二周期中用第二电压激励数据信号，其中第二电压使数据信号达到所需电平。

7.权利要求6的方法，其中的过激励电压超过所需的电平。

8.权利要求6的方法，其中的第一周期借助于第一启动信号而开始，且第二周期借助于第二启动信号而开始。

9.权利要求8的方法，其中的数据信号被用于放大器电路中，启动信号由启动电路产生，而第一周期的长度对放大器电路相对于启动电路的位置很敏感。

10.一种将第一和第二信号激励到所需电平的方法，它包含在第一周期中用过激励电压过激励第一信号；在第二周期中用过激励电压过激励第二信号；在第三周期中用第二电压激励第一信号；以及在第四周期中用第二电压激励第二信号，其中第二电压使第一和第二信号达到所需电平。

11.权利要求10的方法，其中的过激励电压使第一信号超过所需电平。

12.权利要求10的方法，其中第一和第二周期靠第一启动信号而开始，并靠第二启动信号而结束，且其中的第三和第四周期靠第二启动信号而开始。

13.权利要求12的方法，其中第一和第二信号用于第一和第二电路，启动信号由启动电路产生，且第一和第二周期的长度对第一信号电路相对于启动信号电路的位置很敏感，而第三和第四周期的长度对第二信号电路相对于启动信号电路的位置很敏感。

14.权利要求12的方法，其中第一和第二周期的长度不同。

15.权利要求14的方法，其中第一信号在大约相同的时间开始第一和第二周期，而第二信号在第二信号结束第二周期之前结束第一周期。

16.权利要求15的方法，其中第一和第二信号分别用于第一和第二电路，且第一周期长度与第二周期长度之间的时间差对第一和第二电路的相对位置很敏感。

17.权利要求12的方法，其中第二电压小于第三和第四周期第一部分所需的电平，且等于第三和第四周期其余部分所需的电平。

18.一种用来将电路中的数据信号激励到所需电平的设备，它包含用来在第一周期中以过激励电压过激励数据信号的装置以及在第二周期中以第二电压来激励数据信号以使数据信号达到所需电平的装置。

19.权利要求18的设备，其中的用过激励电压来过激励数据信号的装置使信号超过所需电平。

20.权利要求18的设备，还包含用来开始第一周期的第一启动信号和用来结束第一周期并开始第二周期的第二启动信号。

21.权利要求20的设备，还包含用来产生第一和第二启动信号的启动电路，其中第二启动信号的产生时间对启动电路位置和数据电路位置之间的距离很敏感。

22.一种用来将第一和第二信号激励到所需电平的电路，它包含用来在第一周期中以过激励电压过激励第一信号的装置；在第二周期中用过激励电压来过激励第二信号的装置；在第三周期中用第二电压来激励第一信号的装置；以及在第四周期中用第二电压来激励第二信号的装置，其中用来激励第二电压的装置使第一和第二信号达到所需电平。

23.权利要求22的电路，其中用来激励过激励电压的装置使第一信号超过所需电平。

24.权利要求22的电路，还包含用来产生使第一和第二周期开始的第一启动信号的装置以及用来产生结束第一和第二周期并使第三和第四周期开始的第二启动信号的装置。

25.权利要求24的电路，其中用来过激励第一信号的装置和用来过激励第二信号的装置是完全相同的电路，且第一周期的长度大于第二周期的长度。

26.权利要求25的电路，其中第一和第二周期的长度差对过激励第一信号的装置的位置以及过激励第二信号的装置相对于产生第一启动信号的装置的位置很敏感。

27.权利要求26的电路，其中第一信号在近于相同的时间开始第一和第二周期，而第二信号在第二信号结束第二周期之前结束第一周期。

28.权利要求27的电路，其中第一周期和第二周期结束之间的时间决定于第一和第二信号的位置。

29.权利要求24的电路，其中的第二电压小于第三和第四周期第一部分所需的电平，而等于第三和第四周期其余部分所需的电平。

30.一种动态随机存取存储器结构，它包含：

用来提供V_DD电压电平的装置；

用来提供V_SS电压电平的装置；

一个用来提供V1电压电平的电压电路；

一个其上有第一电压电平信号的第一位线；

一个其上有第二电压电平信号的第二位线；

一个连接于第一位线用来将第一电压信号激励到V1电压电平的第一读出放大器电路；

一个连接于第二位线用来将第二电压信号激励到V1电压电平的第二读出放大器电路；

一个控制电路，它包含：

用来在第一周期中以V_DD电压电平来过激励第一读出放大器的装置；

用来在第二周期中以V_DD电压电平来过激励第二读出放大器的装置；

用来在第三周期中以可变电压电平来激励第一位线的装置；以及

用来在第四周期中以可变电压电平来激励第二位线的装置，

其中第一和第二位线上的电压电平信号在第一和第二周期中被激励到超过V1电压电平，并在第三和第四周期中被激励到V1电压电平。

31.权利要求30的控制电路，还包含一个用来产生开始第一和第二周期的第一启动信号以及结束第一和第二周期并开始第三和第四周期的第二启动信号的启动电路。

32.权利要求31的控制电路，其中第一和第三周期中的每一个的长度对第一读出放大器相对于启动电路的位置很敏感，而第二和第四周期中的每一个的长度对第二读出放大器相对于启动电路的位置很敏感。

33.权利要求32的控制电路，其中第一和第二周期的长度是不同的。

34.权利要求33的控制电路，其中第一信号在近于相同的时间开始第一和第二周期，而第二信号在第二信号结束第二周期之前结束第一周期。

35.权利要求34的控制电路，其中第一周期和第二周期结束之间的时间长度决定于第一和第二位线的位置。

36.权利要求3 1的控制电路，其中的V1电压电平低于第三和第四周期第一部分所需的电平，而等于第三和第四周期其余部分所需电平。

37.根据权利要求5的半导体存储器，还包含第五和第六开关晶体管，其中上述位线对的每一个被分成连接于上述各个动态存储单元的第一部分和连接于上述读出放大器的上述PMOS晶体管对的第二部分，上述第五开关晶体管串联在上述第一位线的上述第一和第二部分之间，上述第六开关晶体管串联在上述第二位线的上述第一和第二部分之间，而且，在上述第一和第三周期中，上述位线对的上述第一部分的上述高侧电压响应于上述第三和第四开关晶体管的启动而被升到高于上述第一电压。

38.根据权利要求37的半导体存储器，其中所述的第三周期长于上述第一周期。

39.根据权利要求38的半导体存储器，其中所述的第二和第四开关晶体管被同时启动。

40.根据权利要求39的半导体存储器，其中在上述第一和第三周期中，上述位线对的上述第一部分的上述高侧电压被降到最多等于上述第一电压。

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