CN116267007A - 显示装置 - Google Patents

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金善光
文盛载
李成荣
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Abstract

公开了显示装置。显示装置包括布置在彼此相同的层中的第一下导电图案、第二下导电图案、第三下导电图案、第一高电力线、第二高电力线和初始化线。第一高电力线布置在第一下导电图案与第二下导电图案之间，第二高电力线布置在第二下导电图案与第三下导电图案之间，并且初始化线布置在第二下导电图案与第三下导电图案之间。

Description

显示装置
技术领域
本发明的实施方式总体上涉及显示装置。
背景技术
显示装置通常包括晶体管层和布置在晶体管层上的发光二极管层。晶体管层可具有多个导电图案彼此重叠并且生成驱动电流的结构。包括在发光二极管层中的发光二极管通过接收驱动电流而发射光。导电图案和发光二极管构成子像素。最近，为了提高显示装置的显示品质，增加了子像素的平面面积并且减小了子像素之间的距离。
发明内容
实施方式提供了具有提高的显示品质的显示装置。
显示装置的实施方式包括：布置在衬底上的第一下导电图案；布置在与第一下导电图案相同的层中并且与第一下导电图案间隔开的第二下导电图案；布置在与第二下导电图案相同的层中并且与第二下导电图案间隔开的第三下导电图案；布置在与第三下导电图案相同的层中并且布置在第一下导电图案与第二下导电图案之间的第一高电力线；布置在与第一高电力线相同的层中并且布置在第二下导电图案与第三下导电图案之间的第二高电力线；以及布置在与第二高电力线相同的层中并且布置在第二下导电图案与第三下导电图案之间的初始化线。
在实施方式中，显示装置还可包括：布置在与初始化线相同的层中并且与第一下导电图案相邻的第一数据线；布置在与第一数据线相同的层中并且布置在第二下导电图案与第三下导电图案之间的第二数据线；以及布置在与第二数据线相同的层中并且与第三下导电图案相邻的第三数据线。
在实施方式中，显示装置还可包括第一有源图案，第一有源图案布置在第一下导电图案上，与第一下导电图案重叠，并且电连接到第一数据线。
在实施方式中，显示装置还可包括布置在第一有源图案上并且与第一有源图案部分地重叠的第一栅极线。
在实施方式中，响应于施加到第一栅极线的第一栅极信号，施加到第一数据线的第一数据电压可传输到第一有源图案。
在实施方式中，显示装置还可包括布置在与第一栅极线相同的层中并且将第一数据线与第一有源图案彼此连接的第一数据连接图案。
在实施方式中，显示装置还可包括布置在第一下导电图案上并且电连接到初始化线的第二有源图案。
在实施方式中，显示装置还可包括布置在第二有源图案上并且与第二有源图案重叠的第一栅极图案。
在实施方式中，响应于施加到第一栅极图案的第二栅极信号，施加到初始化线的初始化电压可传输到第二有源图案。
在实施方式中，显示装置还可包括布置在初始化线上并且将初始化线与第二有源图案彼此连接的初始化连接图案。
在实施方式中，显示装置还可包括第一数据线，第一数据线布置在与初始化线相同的层中，与第一下导电图案相邻，并且不与初始化连接图案重叠。
在实施方式中，第一高电力线可电连接到第一下导电图案和第二下导电图案。
在实施方式中，显示装置还可包括第一有源图案、第二有源图案、第三有源图案和第一像素电极，第一有源图案布置在第一下导电图案上，与第一下导电图案重叠，并且电连接到第一数据线，第二有源图案布置在与第一有源图案相同的层中，并且电连接到初始化线，第三有源图案布置在第二下导电图案上，与第二下导电图案重叠，并且电连接到第二数据线，第一像素电极布置在第一有源图案上，电连接到第一下导电图案，并且不与第三有源图案重叠。
在实施方式中，显示装置还可包括第二像素电极，第二像素电极布置在第三有源图案上，电连接到第二下导电图案，并且不与第一有源图案重叠。
在实施方式中，显示装置还可包括第三像素电极，第三像素电极布置在第三下导电图案上，电连接到第三下导电图案，并且不与第一有源图案和第三有源图案重叠。在平面视图中第一像素电极、第二像素电极和第三像素电极可排列成三角形形状。
显示装置的实施方式包括下导电图案、第一高电力线、第二高电力线和初始化线，下导电图案布置在衬底上，并且在第一方向上延伸，第一高电力线布置在与下导电图案相同的层中，在第一方向上延伸，并且在与第一方向交叉的第二方向上与下导电图案相邻，第二高电力线布置在与第一高电力线相同的层中，在第一方向上延伸，并且在与第二方向相反的第三方向上与下导电图案相邻，初始化线布置在与第二高电力线相同的层中，在第一方向上延伸，并且在第三方向上与下导电图案相邻。
在实施方式中，初始化线可布置在下导电图案与第二高电力线之间。
在实施方式中，显示装置还可包括布置在与初始化线相同的层中并且在第三方向上与下导电图案相邻的数据线。
在实施方式中，显示装置还可包括第一有源图案，第一有源图案布置在下导电图案上，与下导电图案重叠，并且电连接到数据线。
在实施方式中，显示装置还可包括布置在下导电图案上并且电连接到初始化线的第二有源图案。
在本发明的实施方式中，显示装置可包括下结构和上结构，并且下结构中的第一像素电极至第三像素电极可排列成三角形形状。在第一像素电极至第三像素电极排列成三角形形状的这种实施方式中，可提高穿过上结构的光的发光效率，并且可抑制混色现象。
在这种实施方式中，下导电图案、第一高电力线、第二高电力线和初始化线可在第一像素电极至第三像素电极下方布置在下结构中。在这种实施方式中，第一高电力线可与下导电图案的左侧相邻，并且第二高电力线和初始化线可与下导电图案的右侧相邻。相应地，第一像素电极至第三像素电极中的每个可不与相邻的子像素重叠。在这种实施方式中，第一像素电极可不与第二子像素和第三子像素重叠。相应地，可抑制第一像素电极与第二子像素之间的耦合，并且可抑制第一像素电极与第三子像素之间的耦合。
在这种实施方式中，用于将初始化线与第一子像素至第三子像素彼此连接的初始化连接图案可提供在下结构中。在这种实施方式中，初始化连接图案可不与数据线重叠。相应地，可抑制初始化连接图案与数据线之间的耦合。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入并构成本说明书的一部分，附图与描述一同示出了本发明的实施方式。
图1是示出根据实施方式的显示装置的透视图。
图2是示出图1的显示装置的框图。
图3是示出包括在图2的显示装置中的第一子像素和第一发光二极管的电路图。
图4是示出包括在图1的显示装置中的下结构的平面视图。
图5是示出图1的显示装置的堆叠结构的剖视图。
图6是示出图4的下结构的平面视图。
图7至图14是示出制造图6的下结构的方法的实施方式的平面视图。
图15是示出图6的下结构的剖视图。
图16是示出包括在图1的显示装置中的上结构的剖视图。
图17是示出根据替代性实施方式的显示装置的透视图。
图18是示出图17的显示装置的堆叠结构的剖视图。
图19是示出图18的下结构的平面视图。
图20至图26是示出制造图19的下结构的方法的实施方式的平面视图。
图27是示出图19的下结构的剖视图。
具体实施方式
现在，将在下文中参照示出了各种实施方式的附图对本发明更加全面地描述。然而，本发明可以许多不同的形式实施，并且不应被解释为限于本文中阐述的实施方式。相反，提供这些实施方式以使得本公开将为彻底和完整的，并且将向本领域技术人员全面地传达本发明的范围。在整个说明书中，类似的附图标记是指类似的元件。
将理解的是，当元件被称为在另一元件“上”时，该元件能直接在另一元件上，或者其间可存在居间元件。相反，当元件被称为“直接”在另一元件“上”时，则不存在居间元件。
将理解的是，尽管术语“第一”、“第二”、“第三”等可在本文中用于描述各种元件、部件、区、层和/或部分，但这些元件、部件、区、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区、层或者部分与另一元件、部件、区、层或者部分区分开。因此，以下讨论的“第一元件”、“第一部件”、“第一区”、“第一层”或“第一部分”能被称作第二元件、第二部件、第二区、第二层或第二部分，而不背离本文中的教导。
本文中所使用的专业用语仅出于描述特定实施方式的目的，并且不旨在进行限制。除非上下文另有清楚指示，否则如本文中所使用的“一(a)”、“一(an)”、“该(the)”和“至少一个(at least one)”不表示数量的限制，并且旨在包括单数和复数这两者。例如，除非上下文另有清楚指示，否则“元件”具有与“至少一个元件”相同的含义。“至少一个(atleast one)”将不被解释为限制“一(a)”或者“一(an)”。“或者(or)”意味着“和/或(and/or)”。如本文中所使用的，术语“和/或”包括相关联所列项目中的一个或多个的任何和所有组合。还将理解的是，当术语“包括(comprise)”和/或“包括(comprising)”或者“包括(include)”和/或“包括(including)”在本说明书中使用时，说明所陈述的特征、区、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、区、整数、步骤、操作、元件、部件和/或其集群的存在或添加。
此外，在本文中可使用诸如“下”或“底”和“上”或“顶”的相对术语来描述如图中所示的一个元件与另一元件的关系。将理解的是，除了图中描绘的取向之外，相对术语还旨在涵盖装置的不同取向。例如，如果图中的一个中的装置被翻转，则被描述为在其它元件的“下”侧上的元件将随后被取向在其它元件的“上”侧上。因此，术语“下”能根据图的特定取向而涵盖“下”和“上”的取向这两者。相似地，如果图中的一个中的装置被翻转，则被描述为在其它元件“下面”或“之下”的元件将随后被取向在其它元件“上面”。因此，术语“下面(below)”或“之下(beneath)”能涵盖上面和下面的取向这两者。
除非另有限定，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。还应理解的是，除非在本文中明确地如此限定，否则术语，诸如常用词典中限定的那些，应被解释为具有与它们在相关领域和本公开的上下文中的含义一致的含义，并且将不以理想化或者过于正式的意义来解释。
本文中参照为理想化实施方式的示意性图示的剖面图示对实施方式进行描述。由此，由例如制造技术和/或公差而导致的图示的形状的变化将被预料。因此，本文中描述的实施方式不应被解释为限于本文中所示出的特定的区形状，而是将包括由例如制造而导致的形状的偏差。例如，示出或描述为平坦的区通常可具有粗糙和/或非线性的特征。此外，示出的尖角可被倒圆。因此，图中所示的区本质上为示意性的，并且它们的形状不旨在示出区的精确形状，且不旨在限制权利要求书的范围。
在下文中，将参照附图对本发明的实施方式进行详细描述。
图1是示出根据实施方式的显示装置的透视图。
参照图1，显示装置DD的实施方式可包括下结构LRS和上结构UPS。
下结构LRS可包括至少一个发光二极管，并且可被称为发光衬底。下结构LRS可发射具有预定颜色的光。
上结构UPS可布置在下结构LRS上。上结构UPS可在第四方向D4或上结构UPS的厚度方向上与下结构LRS相对地布置。上结构UPS可包括至少一种颜色转换图案，并且可被称为颜色转换衬底。上结构UPS可转换从下结构LRS发射的光的颜色。
图2是示出图1的显示装置的框图。
参照图2，显示装置DD可包括显示面板PNL、数据驱动器DDV、栅极驱动器GDV、控制器CON和电压源VP。
显示面板PNL可包括多个子像素(在下文中描述的子像素可是指不包括发光元件(例如，发光二极管)的子像素，并且可具体是指发光控制电路)。在实施方式中，例如，显示面板PNL可包括第一子像素SP1、第二子像素SP2和第三子像素SP3。
第一子像素SP1可通过第一栅极线3100接收第一栅极信号SC，可通过第二栅极线3500接收第二栅极信号SS，可通过第一数据线1210接收第一数据电压DATA1，并且可通过初始化线1500接收初始化电压VINT。第一数据电压DATA1可响应于第一栅极信号SC而被写入第一子像素SP1中，并且初始化电压VINT可响应于第二栅极信号SS而被写入第一子像素SP1中。
第二子像素SP2可通过第一栅极线3100接收第一栅极信号SC，可通过第二栅极线3500接收第二栅极信号SS，可通过第二数据线1220接收第二数据电压DATA2，并且可通过初始化线1500接收初始化电压VINT。第二数据电压DATA2可响应于第一栅极信号SC而被写入第二子像素SP2中，并且初始化电压VINT可响应于第二栅极信号SS而被写入第二子像素SP2中。
第三子像素SP3可通过第一栅极线3100接收第一栅极信号SC，可通过第二栅极线3500接收第二栅极信号SS，可通过第三数据线1230接收第三数据电压DATA3，并且可通过初始化线1500接收初始化电压VINT。第三数据电压DATA3可响应于第一栅极信号SC而被写入第三子像素SP3中，并且初始化电压VINT可响应于第二栅极信号SS而被写入第三子像素SP3中。
数据驱动器DDV可基于输出图像数据ODAT和数据控制信号DCTRL而生成第一数据电压DATA1、第二数据电压DATA2和第三数据电压DATA3。在实施方式中，例如，数据驱动器DDV可与输出图像数据ODAT对应地生成第一数据电压DATA1、第二数据电压DATA2和第三数据电压DATA3，并且可响应于数据控制信号DCTRL而输出第一数据电压DATA1、第二数据电压DATA2和第三数据电压DATA3。数据控制信号DCTRL可包括输出数据使能信号、水平起始信号和负载信号。
栅极驱动器GDV可基于栅极控制信号GCTRL而生成第一栅极信号SC和第二栅极信号SS。在实施方式中，例如，第一栅极信号SC和第二栅极信号SS中的每个可包括用于导通晶体管的栅极导通电压和用于关断晶体管的栅极关断电压。栅极控制信号GCTRL可包括垂直起始信号、时钟信号或类似物。
控制器CON(例如，时序控制器)可从外部主处理器(例如，图形处理单元(“GPU”))接收输入图像数据IDAT和控制信号CTRL。在实施方式中，例如，输入图像数据IDAT可为包括红色图像数据、绿色图像数据和蓝色图像数据的RGB数据。控制信号CTRL可包括垂直同步信号、水平同步信号、输入数据使能信号、主时钟信号或类似物。控制器CON可基于输入图像数据IDAT和控制信号CTRL而生成栅极控制信号GCTRL、数据控制信号DCTRL和输出图像数据ODAT。
电压源VP可将高电力电压ELVDD、低电力电压ELVSS和初始化电压VINT提供到第一子像素SP1、第二子像素SP2和第三子像素SP3。高电力电压ELVDD可通过第一高电力线1410提供到第一子像素SP1和第二子像素SP2，并且可通过第二高电力线1420提供到第三子像素SP3。
图3是示出包括在图2的显示装置中的第一子像素和第一发光二极管的电路图。
参照图3，第一子像素SP1可包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容器CST。第一子像素SP1可电连接到第一发光二极管LED1。第二子像素SP2和第三子像素SP3可具有与第一子像素SP1基本上相同的电路结构。
第一晶体管T1可包括第一端子、第二端子和栅极端子。第一晶体管T1的第一端子可接收高电力电压ELVDD。第一晶体管T1的第二端子可连接到第一发光二极管LED1。第一晶体管T1的栅极端子可通过栅极节点GN连接到第二晶体管T2。第一晶体管T1可基于高电力电压ELVDD和第一数据电压DATA1而生成驱动电流。
第二晶体管T2可包括第一端子、第二端子和栅极端子。第二晶体管T2的第一端子可接收第一数据电压DATA1。第二晶体管T2的第二端子可通过栅极节点GN连接到第一晶体管T1。第二晶体管T2的栅极端子可接收第一栅极信号SC。第二晶体管T2可响应于第一栅极信号SC而传输第一数据电压DATA1。
第三晶体管T3可包括第一端子、第二端子和栅极端子。第三晶体管T3的第一端子可连接到第一晶体管T1。第三晶体管T3的第二端子可接收初始化电压VINT。第三晶体管T3的栅极端子可接收第二栅极信号SS。第三晶体管T3可响应于第二栅极信号SS而传输初始化电压VINT。
存储电容器CST可包括第一端子和第二端子。存储电容器CST的第一端子可通过栅极节点GN连接到第一晶体管T1的栅极端子。存储电容器CST的第二端子可连接到第三晶体管T3的第一端子。存储电容器CST可在第一栅极信号SC的禁用时段期间保持第一晶体管T1的栅极端子的电压电平。
第一发光二极管LED1可包括第一端子和第二端子。第一发光二极管LED1的第一端子可连接到第一晶体管T1的第二端子。第一发光二极管LED1的第二端子可接收低电力电压ELVSS。第一发光二极管LED1可发射具有与驱动电流对应的亮度的光。第一发光二极管LED1可包括包含有机材料作为发射层的有机发光二极管、包含无机材料作为发射层的无机发光二极管或类似物。
图4是示出包括在图1的显示装置中的下结构的平面视图。
参照图4，包括在显示装置DD中的下结构LRS可包括第一子像素SP1、第二子像素SP2、第三子像素SP3、第一像素电极4110、第二像素电极4120和第三像素电极4130。
第一子像素SP1、第二子像素SP2和第三子像素SP3中的每个可在第一方向D1上延伸，并且第一子像素SP1、第二子像素SP2和第三子像素SP3可在与第一方向D1交叉的第二方向D2上并排排列。
第一像素电极4110、第二像素电极4120和第三像素电极4130可布置在第一子像素SP1、第二子像素SP2和第三子像素SP3上。在实施方式中，如图4中所示，第一像素电极4110、第二像素电极4120和第三像素电极4130可排列成三角形形状。在替代性实施方式中，第一像素电极4110、第二像素电极4120和第三像素电极4130可在第二方向D2上并排排列。
第一像素电极4110可电连接到第一子像素SP1。在实施方式中，例如，第一像素电极4110可对应于第一发光二极管LED1的阳电极。第二像素电极4120可电连接到第二子像素SP2。第三像素电极4130可电连接到第三子像素SP3。
图5是示出图1的显示装置的堆叠结构的剖视图。
参照图5，下结构LRS可包括衬底SUB1、第一导电层ML1、第一绝缘层IL1、有源层ACTL、第二绝缘层IL2、第二导电层ML2、第三绝缘层IL3、像素电极层PEL、发射层ELL、公共电极CE和封装层TFE。
衬底SUB1可包括透明材料或不透明材料。在实施方式中，例如，衬底SUB1的材料可包括玻璃、石英、塑料或类似物。这些可单独或者彼此组合地使用。
第一导电层ML1可布置在衬底SUB1上。在实施方式中，第一导电层ML1可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。在实施方式中，例如，第一导电层ML1的材料可包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、氧化铟锡(“ITO”)、氧化铟锌(“IZO”)或类似物。这些可单独或者彼此组合地使用。在实施方式中，第一导电层ML1可形成为单层或多层，或者由其限定。
第一绝缘层IL1可布置在第一导电层ML1上。在实施方式中，第一绝缘层IL1可包括绝缘材料，或者由其形成。在实施方式中，例如，第一绝缘层IL1的绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。这些可单独或者彼此组合地使用。在实施方式中，第一导电层ML1可形成为单层或多层，或者由其限定。
有源层ACTL可布置在第一绝缘层IL1上。在实施方式中，有源层ACTL可包括硅半导体材料或氧化物半导体材料，或者由其形成。在实施方式中，例如，有源层ACTL的硅半导体材料可包括非晶硅、多晶硅或类似物。在实施方式中，例如，有源层ACTL的氧化物半导体材料可包括InGaZnO(“IGZO”)、InSnZnO(“ITZO”)或类似物。在这种实施方式中，氧化物半导体材料还可包括铟(In)、镓(Ga)、锡(Sn)、锆(Zr)、钒(V)、铪(Hf)、镉(Cd)、锗(Ge)、铬(Cr)、钛(Ti)和锌(Zn)。这些可单独或者彼此组合地使用。
第二绝缘层IL2可布置在有源层ACTL上。在实施方式中，第二绝缘层IL2可包括绝缘材料，或者由其形成。在实施方式中，例如，第二绝缘层IL2的绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。这些可单独或者彼此组合地使用。在实施方式中，第二绝缘层IL2可形成为单层或多层，或者由其限定。
第二导电层ML2可布置在第二绝缘层IL2上。在实施方式中，第二导电层ML2可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。在实施方式中，例如，第二导电层ML2的材料可包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO、IZO或类似物。这些可单独或者彼此组合地使用。在实施方式中，第二导电层ML2可形成为单层或多层，或者由其限定。
在实施方式中，第一绝缘层IL1和第二绝缘层IL2中可限定或形成有至少一个接触孔(未示出)。接触孔可暴露第一导电层ML1或有源层ACTL的一部分。第二导电层ML2可通过接触孔与第一导电层ML1或有源层ACTL连接或接触。
第三绝缘层IL3可布置在第二导电层ML2上。在实施方式中，第三绝缘层IL3可包括有机绝缘材料和/或无机绝缘材料，或者由其形成。在实施方式中，例如，第三绝缘层IL3的有机绝缘材料可包括光刻胶、聚丙烯酸树脂、聚酰亚胺树脂、丙烯酸树脂或类似物。这些可单独或者彼此组合地使用。在实施方式中，例如，第三绝缘层IL3的无机绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。这些可单独或者彼此组合地使用。在实施方式中，第三绝缘层IL3可形成为单层或多层，或者由其限定。
像素电极层PEL可布置在第三绝缘层IL3上。在实施方式中，例如，第一像素电极4110(例如，参见图4)、第二像素电极4120(例如，参见图4)和第三像素电极4130(例如，参见图4)可布置或形成在像素电极层PEL中。在实施方式中，像素电极层PEL可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。在实施方式中，例如，像素电极层PEL的材料可包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO、IZO或类似物。这些可单独或者彼此组合地使用。在实施方式中，像素电极层PEL可形成为单层或多层，或者由其限定。
发射层ELL可布置在像素电极层PEL上。发射层ELL可响应于驱动电流而发射光。公共电极CE可布置在发射层ELL上。公共电极CE可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。封装层TFE可布置在公共电极CE上。封装层TFE可防止空气和/或湿气的渗透。
上结构UPS可布置在封装层TFE上。稍后将参照图16对上结构UPS进行更详细的描述。
图6是示出图4的下结构的平面视图。特别地，图6是图4的区域A的放大视图。图7至图14是示出制造图6的下结构的方法的实施方式的平面视图。
参照图6，在实施方式中，下结构LRS可包括排列成三角形形状的第一像素电极4110、第二像素电极4120和第三像素电极4130。
在第一像素电极4110、第二像素电极4120和第三像素电极4130排列成三角形形状的这种实施方式中，可提高穿过上结构UPS的光的发光效率，并且可抑制混色现象。
在实施方式中，初始化线1500可与第二高电力线1420相邻。在这种实施方式中，第一像素电极4110可不与第三有源图案2210和第五有源图案2310重叠。相应地，可抑制第一像素电极4110与第三有源图案2210之间的耦合，并且可抑制第一像素电极4110与第五有源图案2310之间的耦合。在这种实施方式中，第二像素电极4120可不与第一有源图案2110和第五有源图案2310重叠，并且第三像素电极4130可不与第一有源图案2110和第三有源图案2210重叠。在本文中，当两个元件被描述为彼此重叠时，两个元件在第四方向D4上在平面视图中彼此重叠，如图6至图14(或图19至图26)中所示。也就是说，当两个元件彼此重叠时，两个元件在第四方向D4或显示装置DD的厚度方向或下结构LRS的衬底SUB1的厚度方向上彼此重叠。
在实施方式中，初始化连接图案3400可不与第一数据线1210和第三数据线1230重叠。相应地，可抑制初始化连接图案3400与第一数据线1210之间的耦合，并且可抑制初始化连接图案3400与第三数据线1230之间的耦合。
参照图7，第一导电层ML1可提供或形成在衬底SUB1上。第一导电层ML1可包括低电力线1100、第一数据线1210、第一下导电图案1310、第一高电力线1410、第二下导电图案1320、第二数据线1220、初始化线1500、第二高电力线1420、第三下导电图案1330、第三数据线1230、第一栅极连接图案1610、第二栅极连接图案1620和第三栅极连接图案1630。
低电力线1100可在第一方向D1上延伸。低电力电压ELVSS可施加到低电力线1100。
第一数据线1210可在第一方向D1上延伸，并且可在与第二方向D2相反的第三方向D3上与低电力线1100相邻。第一数据电压DATA1可施加到第一数据线1210。
第一下导电图案1310可具有在第一方向D1上延伸的岛状形状，并且可在第三方向D3上与第一数据线1210相邻。第一下导电图案1310可包括在参照图4描述的第一子像素SP1中。
第一高电力线1410可在第一方向D1上延伸，并且可在第三方向D3上与第一下导电图案1310相邻。高电力电压ELVDD可施加到第一高电力线1410。第一高电力线1410可电连接到第一下导电图案1310和第二下导电图案1320。
第二下导电图案1320可具有在第一方向D1上延伸的岛状形状，并且可在第三方向D3上与第一高电力线1410相邻。第二下导电图案1320可包括在参照图4描述的第二子像素SP2中。
第二数据线1220可在第一方向D1上延伸，并且可在第三方向D3上与第二下导电图案1320相邻。第二数据电压DATA2可施加到第二数据线1220。
初始化线1500可在第一方向D1上延伸，并且可在第三方向D3上与第二数据线1220相邻。初始化电压VINT可施加到初始化线1500。
第二高电力线1420可在第一方向D1上延伸，并且可在第三方向D3上与初始化线1500相邻。高电力电压ELVDD可施加到第二高电力线1420。第二高电力线1420可电连接到第三下导电图案1330。
第三下导电图案1330可具有在第一方向D1上延伸的岛状形状，并且可在第三方向D3上与第二高电力线1420相邻。第三下导电图案1330可包括在参照图4描述的第三子像素SP3中。
在实施方式中，如图7中所示，第一下导电图案1310、第二下导电图案1320和第三下导电图案1330可布置在衬底SUB1上。第二下导电图案1320可布置在与第一下导电图案1310相同的层中，并且可在第三方向D3上与第一下导电图案1310间隔开。第三下导电图案1330可布置在与第二下导电图案1320相同的层中，并且可在第三方向D3上与第二下导电图案1320间隔开。
第三数据线1230可在第一方向D1上延伸，并且可在第三方向D3上与第三下导电图案1330相邻。第三数据电压DATA3可施加到第三数据线1230。
在实施方式中，如图7中所示，第一数据线1210可在第二方向D2上与第一下导电图案1310相邻，第二数据线1220可布置在第二下导电图案1320与第三下导电图案1330之间，并且第三数据线1230可在第三方向D3上与第三下导电图案1330相邻。
第一栅极连接图案1610可布置在第一数据线1210与第一高电力线1410之间，并且可在第一方向D1上与第一下导电图案1310相邻。第一栅极连接图案1610可将第二栅极信号SS传输到第一子像素SP1。
第二栅极连接图案1620可布置在第一高电力线1410与第二数据线1220之间，并且可在第一方向D1上与第二下导电图案1320相邻。第二栅极连接图案1620可将第二栅极信号SS传输到第二子像素SP2。
第三栅极连接图案1630可布置在第二高电力线1420与第三数据线1230之间，并且可在第一方向D1上与第三下导电图案1330相邻。第三栅极连接图案1630可将第二栅极信号SS传输到第三子像素SP3。
在实施方式中，如上所述，第一高电力线1410可布置在第一下导电图案1310与第二下导电图案1320之间，并且第二高电力线1420可布置在第二下导电图案1320与第三下导电图案1330之间。在实施方式中，初始化线1500可布置在第二下导电图案1320与第三下导电图案1330之间。在这种实施方式中，第一高电力线1410可在第二方向D2上与第二下导电图案1320相邻，并且第二高电力线1420和初始化线1500可在第三方向D3上与第二下导电图案1320相邻。
在实施方式中，如上面参照图5所述，第一绝缘层IL1可布置在第一导电层ML1上。
参照图8和图9，有源层ACTL可提供或形成在第一绝缘层IL1上。有源层ACTL可包括第一有源图案2110、第二有源图案2120、第三有源图案2210、第四有源图案2220、第五有源图案2310和第六有源图案2320。
第一有源图案2110可布置在第一下导电图案1310上，并且可与第一下导电图案1310重叠。在实施方式中，第一有源图案2110可电连接到第一数据线1210。在实施方式中，例如，第一有源图案2110可通过第一数据连接图案(例如，图11的第一数据连接图案3710)电连接到第一数据线1210。相应地，第一有源图案2110可对应于参照图3描述的栅极节点GN。
第二有源图案2120可布置在第一下导电图案1310上。在实施方式中，第二有源图案2120可电连接到初始化线1500。在实施方式中，例如，第二有源图案2120可通过初始化连接图案(例如，图12的初始化连接图案3400)电连接到初始化线1500。
第三有源图案2210可布置在第二下导电图案1320上，并且可与第二下导电图案1320重叠。在实施方式中，第三有源图案2210可电连接到第二数据线1220。在实施方式中，例如，第三有源图案2210可通过第二数据连接图案(例如，图11的第二数据连接图案3720)电连接到第二数据线1220。相应地，第三有源图案2210可对应于第二子像素SP2的栅极节点。
第四有源图案2220可布置在第二下导电图案1320上。在实施方式中，第四有源图案2220可电连接到初始化线1500。在实施方式中，例如，第四有源图案2220可通过初始化连接图案(例如，图12的初始化连接图案3400)电连接到初始化线1500。
第五有源图案2310可布置在第三下导电图案1330上，并且可与第三下导电图案1330重叠。在实施方式中，第五有源图案2310可电连接到第三数据线1230。在实施方式中，例如，第五有源图案2310可通过第三数据连接图案(例如，图11的第三数据连接图案3730)电连接到第三数据线1230。相应地，第五有源图案2310可对应于第三子像素SP3的栅极节点。
第六有源图案2320可布置在第三下导电图案1330上。在实施方式中，第六有源图案2320可电连接到初始化线1500。在实施方式中，例如，第六有源图案2320可通过初始化连接图案(例如，图12的初始化连接图案3400)电连接到初始化线1500。
在实施方式中，如上面参照图5所述，第二绝缘层IL2可布置在有源层ACTL上。
参照图10，第一绝缘层IL1和/或第二绝缘层IL2中可限定或形成有接触孔。在实施方式中，例如，第一绝缘层IL1和第二绝缘层IL2中可限定或形成有暴露第一导电层ML1的接触孔，并且第二绝缘层IL2中可限定或形成有暴露有源层ACTL的接触孔。
参照图11和图12，第二导电层ML2可提供或形成在第二绝缘层IL2上。第二导电层ML2可包括第一栅极线3100、低电力双图案3200、第一高电力双图案3310、第二高电力双图案3320、初始化连接图案3400、第二栅极线3500、第一栅电极3610、第二栅电极3620、第三栅电极3630、第一数据连接图案3710、第二数据连接图案3720、第三数据连接图案3730、第一阳极连接图案3810、第二阳极连接图案3820、第三阳极连接图案3830、第一栅极图案3910、第二栅极图案3920、第三栅极图案3930、第一高电力连接图案3940、第二高电力连接图案3950、第三高电力连接图案3960、第一高电力水平连接图案3970和第二高电力水平连接图案3980。
第一栅极线3100可在第三方向D3上延伸，并且可包括第一突起3110、第二突起3120和第三突起3130。第一突起3110、第二突起3120和第三突起3130可在第一方向D1上突出。第一突起3110可与第一有源图案2110重叠，第二突起3120可与第三有源图案2210重叠，并且第三突起3130可与第五有源图案2310重叠。
第一栅极信号SC可提供到第一栅极线3100。响应于第一栅极信号SC，第一数据电压DATA1可传输到第一有源图案2110，第二数据电压DATA2可传输到第三有源图案2210，并且第三数据电压DATA3可传输到第五有源图案2310。
低电力双图案3200可具有在第一方向D1上延伸的岛状形状，并且可与低电力线1100连接或接触。
第一高电力双图案3310可具有在第一方向D1上延伸的岛状形状，并且可与第一高电力线1410、第二有源图案2120和第四有源图案2220连接或接触。第一高电力双图案3310可将高电力电压ELVDD传输到第二有源图案2120和第四有源图案2220。
第二高电力双图案3320可具有在第一方向D1上延伸的岛状形状，并且可与第二高电力线1420和第六有源图案2320连接或接触。第二高电力双图案3320可将高电力电压ELVDD传输到第六有源图案2320。
初始化连接图案3400可在第一方向D1和第三方向D3上延伸，并且可具有岛状形状。在第一方向D1上延伸的初始化连接图案3400可与初始化线1500连接或接触。在第三方向D3上延伸的初始化连接图案3400可与第二有源图案2120、第四有源图案2220和第六有源图案2320连接或接触。初始化连接图案3400可将初始化电压VINT传输到第二有源图案2120、第四有源图案2220和第六有源图案2320。
在实施方式中，初始化连接图案3400可不与第一数据线1210和第三数据线1230重叠。相应地，可抑制初始化连接图案3400与第一数据线1210之间的耦合，并且可抑制初始化连接图案3400与第三数据线1230之间的耦合。
第二栅极线3500可在第三方向D3上延伸，并且可与第一栅极连接图案1610、第二栅极连接图案1620和第三栅极连接图案1630连接或接触。第二栅极信号SS可施加到第二栅极线3500。
第一栅电极3610可具有在第一方向D1上延伸的岛状形状。第一栅电极3610可与第一下导电图案1310和第二有源图案2120重叠，并且可与第一有源图案2110连接或接触。
第二栅电极3620可具有在第一方向D1上延伸的岛状形状。第二栅电极3620可与第二下导电图案1320和第四有源图案2220重叠，并且可与第三有源图案2210连接或接触。
第三栅电极3630可具有在第一方向D1上延伸的岛状形状。第三栅电极3630可与第三下导电图案1330和第六有源图案2320重叠，并且可与第五有源图案2310连接或接触。
第一数据连接图案3710可与第一数据线1210和第一有源图案2110连接或接触。第一数据连接图案3710可将第一数据电压DATA1传输到第一有源图案2110。
第二数据连接图案3720可与第二数据线1220和第三有源图案2210连接或接触。第二数据连接图案3720可将第二数据电压DATA2传输到第三有源图案2210。
第三数据连接图案3730可与第三数据线1230和第五有源图案2310连接或接触。第三数据连接图案3730可将第三数据电压DATA3传输到第五有源图案2310。
第一阳极连接图案3810可与第一下导电图案1310连接或接触。第二阳极连接图案3820可与第二下导电图案1320连接或接触。第三阳极连接图案3830可与第三下导电图案1330连接或接触。
第一栅极图案3910可与第二有源图案2120重叠，并且可与第一栅极连接图案1610连接或接触。第一栅极图案3910可从第一栅极连接图案1610接收第二栅极信号SS。响应于施加到第一栅极图案3910的第二栅极信号SS，施加到初始化线1500的初始化电压VINT可传输到第二有源图案2120。
第二栅极图案3920可与第四有源图案2220重叠，并且可与第二栅极连接图案1620连接或接触。第二栅极图案3920可从第二栅极连接图案1620接收第二栅极信号SS。响应于施加到第二栅极图案3920的第二栅极信号SS，施加到初始化线1500的初始化电压VINT可传输到第四有源图案2220。
第三栅极图案3930可与第六有源图案2320重叠，并且可与第三栅极连接图案1630连接或接触。第三栅极图案3930可从第三栅极连接图案1630接收第二栅极信号SS。响应于施加到第三栅极图案3930的第二栅极信号SS，施加到初始化线1500的初始化电压VINT可传输到第六有源图案2320。
第一高电力连接图案3940可与第二有源图案2120和第一下导电图案1310连接或接触。第二高电力连接图案3950可与第四有源图案2220和第二下导电图案1320连接或接触。第三高电力连接图案3960可与第六有源图案2320和第三下导电图案1330连接或接触。
第一高电力水平连接图案3970可与第一高电力线1410连接或接触，并且第二高电力水平连接图案3980可与第二高电力线1420连接或接触。
在实施方式中，如上面参照图5所述，第三绝缘层IL3可布置在第二导电层ML2上。
参照图13和图14，像素电极层PEL可提供或形成在第三绝缘层IL3上。像素电极层PEL可包括第一像素电极4110、第二像素电极4120、第三像素电极4130、高电力水平线4200、低电力水平线4300和低电力连接图案4400。
第一像素电极4110可与第一阳极连接图案3810连接或接触，并且可电连接到第一下导电图案1310。在实施方式中，第一像素电极4110可不与第三有源图案2210和第五有源图案2310重叠。相应地，可抑制第一像素电极4110与第三有源图案2210之间的耦合，并且可抑制第一像素电极4110与第五有源图案2310之间的耦合。
第二像素电极4120可与第二阳极连接图案3820连接或接触，并且可电连接到第二下导电图案1320。在实施方式中，第二像素电极4120可不与第一有源图案2110和第五有源图案2310重叠。相应地，可抑制第二像素电极4120与第一有源图案2110之间的耦合，并且可抑制第二像素电极4120与第五有源图案2310之间的耦合。
第三像素电极4130可与第三阳极连接图案3830连接或接触，并且可电连接到第三下导电图案1330。在实施方式中，第三像素电极4130可不与第一有源图案2110和第三有源图案2210重叠。相应地，可抑制第三像素电极4130与第一有源图案2110之间的耦合，并且可抑制第三像素电极4130与第三有源图案2210之间的耦合。
在实施方式中，第一像素电极4110、第二像素电极4120和第三像素电极4130可排列成三角形形状。相应地，可提高穿过上结构UPS的光的发光效率，并且可抑制混色现象。
高电力水平线4200可在第二方向D2上延伸，并且可与第一高电力线1410和第二高电力线1420连接或接触。低电力水平线4300可在第二方向D2上延伸，并且可电连接到低电力线1100。低电力连接图案4400可具有岛状形状，并且可与低电力双图案3200连接或接触。
图15是示出图6的下结构的剖视图。
参照图15，第一数据连接图案3710可与第一数据线1210和第一有源图案2110连接或接触。第一突起3110和第一有源图案2110可彼此重叠，并且可构成第二晶体管T2。
第一高电力连接图案3940可与第一下导电图案1310和第一有源图案2110连接或接触，并且第一阳极连接图案3810可与第一下导电图案1310连接或接触。第一栅电极3610和第一有源图案2110可彼此重叠，并且可构成第一晶体管T1。
初始化连接图案3400可与第二有源图案2120连接或接触。第一栅极图案3910和第二有源图案2120可彼此重叠，并且可构成第三晶体管T3。
第一像素电极4110可与第一阳极连接图案3810连接或接触。
像素限定层PDL可布置在第三绝缘层IL3上。像素限定层PDL可包括绝缘材料，或者由其形成。在实施方式中，例如，像素限定层PDL的绝缘材料可包括光刻胶、聚丙烯酸树脂、聚酰亚胺树脂、丙烯酸树脂或类似物。这些可单独或者彼此组合地使用。在实施方式中，像素限定层PDL中可限定或形成有暴露第一像素电极4110的开口。
第一有机发射层EL1可公共地布置在第一像素电极4110、第二像素电极4120和第三像素电极4130上。第二有机发射层EL2可布置在第一有机发射层EL1上，并且第三有机发射层EL3可布置在第二有机发射层EL2上。
在实施方式中，第一有机发射层EL1、第二有机发射层EL2和第三有机发射层EL3可布置或形成在显示装置DD的整个表面上，并且可发射具有蓝色的光。相应地，第一有机发射层EL1、第二有机发射层EL2和第三有机发射层EL3可构成发射层ELL。在替代性实施方式中，发射层ELL还可包括发射具有绿色的光的第四有机发射层。
在替代性实施方式中，红色有机发射层可布置在第一像素电极4110上，绿色有机发射层可布置在第二像素电极4120上，并且蓝色有机发射层可布置在第三像素电极4130上。然而，本发明不限于此。在另一替代性实施方式中，例如，绿色有机发射层或蓝色有机发射层可布置在第一像素电极4110上，蓝色有机发射层或红色有机发射层可布置在第二像素电极4120上，并且红色有机发射层或绿色有机发射层可布置在第三像素电极4130上。
图16是示出包括在图1的显示装置中的上结构的剖视图。
参照图16，上结构UPS可包括上衬底SUB2、第一滤色器CF1、第二滤色器CF2、第三滤色器CF3、折射层LR以及折射覆盖层LRC、坝层BK、第一颜色转换图案CVL1、第二颜色转换图案CVL2、第三颜色转换图案CVL3和颜色转换覆盖层QDC。
上衬底SUB2可包括透明材料或不透明材料。在实施方式中，例如，上衬底SUB2的材料可包括玻璃、石英、塑料或类似物。这些可单独或者彼此组合地使用。
第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可布置在上衬底SUB2下方。在实施方式中，第一滤色器CF1可透射具有与红色光对应的波长的光，第二滤色器CF2可透射具有与绿色光对应的波长的光，并且第三滤色器CF3可透射具有与蓝色光对应的波长的光。第一滤色器CF1、第二滤色器CF2和第三滤色器CF3彼此重叠的区域可用作遮光层。
折射层LR可布置在第一滤色器CF1、第二滤色器CF2和第三滤色器CF3下方。折射层LR可具有预定的折射率。相应地，可提高显示装置DD的光效率(例如，发光效率)。在替代性实施方式中，折射层LR可布置在第一颜色转换图案CVL1、第二颜色转换图案CVL2和第三颜色转换图案CVL3下方。在另一替代性实施方式中，折射层LR可包括第一折射层和第二折射层，第一折射层可布置在第一颜色转换图案CVL1、第二颜色转换图案CVL2和第三颜色转换图案CVL3上，并且第二折射层可布置在第一颜色转换图案CVL1、第二颜色转换图案CVL2和第三颜色转换图案CVL3下方。
折射覆盖层LRC可布置在折射层LR下方。折射覆盖层LRC可保护折射层LR。在替代性实施方式中，覆盖层可布置在折射层LR上。在另一替代性实施方式中，第一覆盖层可布置在折射层LR下方，并且第二覆盖层可布置在折射层LR上。
坝层BK可布置在折射覆盖层LRC下方。坝层BK可包括遮光材料，或者由其形成，并且可阻挡从下部分(例如，下结构LRS)发射的光。在实施方式中，坝层BK中可限定或形成有暴露折射覆盖层LRC的开口。
第一颜色转换图案CVL1可布置在第一滤色器CF1下方并且可与第一像素电极4110重叠。第一颜色转换图案CVL1可转换从发射层ELL发射的光的波长。在实施方式中，例如，第一颜色转换图案CVL1可包括磷光体、散射体或量子点。随着从发射层ELL发射的光穿过第一颜色转换图案CVL1，可发射红色光。
第二颜色转换图案CVL2可布置在第二滤色器CF2下方并且可与第二像素电极4120重叠。第二颜色转换图案CVL2可转换从发射层ELL发射的光的波长。在实施方式中，例如，第二颜色转换图案CVL2可包括磷光体、散射体或量子点。随着从发射层ELL发射的光穿过第二颜色转换图案CVL2，可发射绿色光。
第三颜色转换图案CVL3可布置在第三滤色器CF3下方并且可与第三像素电极4130重叠。第三颜色转换图案CVL3可散射从发射层ELL发射的光。在实施方式中，例如，第三颜色转换图案CVL3可包括磷光体、散射体或量子点。随着从发射层ELL发射的光穿过第三颜色转换图案CVL3，可发射蓝色光。
在实施方式中，第一颜色转换图案CVL1、第二颜色转换图案CVL2和第三颜色转换图案CVL3中的每个可具有凹形剖面形状。
颜色转换覆盖层QDC可布置在第一颜色转换图案CVL1、第二颜色转换图案CVL2和第三颜色转换图案CVL3下方。颜色转换覆盖层QDC可保护第一颜色转换图案CVL1、第二颜色转换图案CVL2和第三颜色转换图案CVL3。
图17是示出根据替代性实施方式的显示装置的透视图。
参照图17，显示装置DD1的替代性实施方式可包括下结构LRS1和上结构UPS。上结构UPS可与参照图1描述的上结构UPS基本上相同。
下结构LRS1可包括至少一个发光二极管，并且可被称为发光衬底。下结构LRS1可发射具有预定颜色的光。
图18是示出图17的显示装置的堆叠结构的剖视图。
参照图18，下结构LRS1可包括衬底SUB1、第一导电层ML1、第一绝缘层IL1、有源层ACTL、第二绝缘层IL2、第二导电层ML2、第三绝缘层IL3、第三导电层ML3、第四绝缘层IL4、像素电极层PEL、发射层ELL、公共电极CE和封装层TFE。
衬底SUB1可包括透明材料或不透明材料。在实施方式中，例如，衬底SUB1的材料可包括玻璃、石英、塑料或类似物。这些可单独或者彼此组合地使用。
第一导电层ML1可布置在衬底SUB1上。在实施方式中，第一导电层ML1可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。在实施方式中，例如，第一导电层ML1的材料可包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO、IZO或类似物。这些可单独或者彼此组合地使用。在实施方式中，第一导电层ML1可形成为单层或多层，或者由其限定。
第一绝缘层IL1可布置在第一导电层ML1上。在实施方式中，第一绝缘层IL1可包括绝缘材料，或者由其形成。在实施方式中，例如，第一绝缘层IL1的绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。这些可单独或者彼此组合地使用。在实施方式中，第一导电层ML1可形成为单层或多层，或者由其限定。
有源层ACTL可布置在第一绝缘层IL1上。在实施方式中，有源层ACTL可包括硅半导体材料或氧化物半导体材料，或者由其形成。在实施方式中，例如，有源层ACTL的硅半导体材料可包括非晶硅、多晶硅或类似物。在实施方式中，例如，有源层ACTL的氧化物半导体材料可包括IGZO、ITZO或类似物。在实施方式中，氧化物半导体材料还可包括铟(In)、镓(Ga)、锡(Sn)、锆(Zr)、钒(V)、铪(Hf)、镉(Cd)、锗(Ge)、铬(Cr)、钛(Ti)和锌(Zn)。这些可单独或者彼此组合地使用。
第二绝缘层IL2可布置在有源层ACTL上。在实施方式中，第二绝缘层IL2可包括绝缘材料，或者由其形成。在实施方式中，例如，第二绝缘层IL2的绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。这些可单独或者彼此组合地使用。在实施方式中，第二绝缘层IL2可形成为单层或多层，或者由其限定。
第二导电层ML2可布置在第二绝缘层IL2上。在实施方式中，第二导电层ML2可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。在实施方式中，例如，第二导电层ML2的材料可包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO、IZO或类似物。这些可单独或者彼此组合地使用。在实施方式中，第二导电层ML2可形成为单层或多层，或者由其限定。
第三绝缘层IL3可布置在第二导电层ML2上。在实施方式中，第三绝缘层IL3可包括绝缘材料，或者由其形成。在实施方式中，例如，第三绝缘层IL3的绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。这些可单独或者彼此组合地使用。在实施方式中，第三绝缘层IL3可形成为单层或多层，或者由其限定。
第三导电层ML3可布置在第三绝缘层IL3上。在实施方式中，第三导电层ML3可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。在实施方式中，例如，第三导电层ML3的材料可包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO、IZO或类似物。这些可单独或者彼此组合地使用。在实施方式中，第三导电层ML3可形成为单层或多层，或者由其限定。
在实施方式中，第一绝缘层IL1、第二绝缘层IL2和第三绝缘层IL3中可限定或形成有至少一个接触孔。接触孔可暴露第一导电层ML1、有源层ACTL和第二导电层ML2的一部分。第三导电层ML3可通过接触孔与第一导电层ML1、有源层ACTL或第二导电层ML2连接或接触。
第四绝缘层IL4可布置在第三导电层ML3上。在实施方式中，第四绝缘层IL4可包括有机绝缘材料和/或无机绝缘材料，或者由其形成。在实施方式中，例如，第四绝缘层IL4的有机绝缘材料可包括光刻胶、聚丙烯酸树脂、聚酰亚胺树脂、丙烯酸树脂或类似物。在实施方式中，例如，第四绝缘层IL4的无机绝缘材料可包括氧化硅、氮化硅、氮氧化硅或类似物。这些可单独或者彼此组合地使用。在实施方式中，第四绝缘层IL4可形成为单层或多层，或者由其限定。
像素电极层PEL可布置在第四绝缘层IL4上。在实施方式中，例如，第一像素电极5110(例如，参见图19)、第二像素电极5120(例如，参见图19)和第三像素电极5130(例如，参见图19)可形成在像素电极层PEL中。在实施方式中，像素电极层PEL可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。在实施方式中，例如，像素电极层PEL的材料可包括银(Ag)、含银合金、钼(Mo)、含钼合金、铝(Al)、含铝合金、氮化铝(AlN)、钨(W)、氮化钨(WN)、铜(Cu)、镍(Ni)、铬(Cr)、氮化铬(CrN)、钛(Ti)、钽(Ta)、铂(Pt)、钪(Sc)、ITO、IZO或类似物。这些可单独或者彼此组合地使用。在实施方式中，像素电极层PEL可形成为单层或多层，或者由其限定。
发射层ELL可布置在像素电极层PEL上。发射层ELL可响应于驱动电流而发射光。公共电极CE可布置在发射层ELL上。公共电极CE可包括金属、合金、导电金属氧化物、透明导电材料或类似物，或者由其形成。封装层TFE可布置在公共电极CE上。封装层TFE可防止空气和/或湿气的渗透。
图19是示出图18的下结构的平面视图。图20至图26是示出制造图19的下结构的方法的实施方式的平面视图。
参照图19，在实施方式中，下结构LRS1可包括排列成三角形形状的第一像素电极5110、第二像素电极5120和第三像素电极5130。
在第一像素电极5110、第二像素电极5120和第三像素电极5130排列成三角形形状的这种实施方式中，可提高穿过上结构UPS的光的发光效率，并且可抑制混色现象。
在实施方式中，初始化线1500可与第二高电力线1420相邻以使得第一像素电极5110可不与第二栅电极3620和第三栅电极3630重叠。相应地，可抑制第一像素电极5110与第二栅电极3620之间的耦合，并且可抑制第一像素电极5110与第三栅电极3630之间的耦合。在这种实施方式中，第二像素电极5120可不与第一栅电极3610和第三栅电极3630重叠，并且第三像素电极5130可不与第一栅电极3610和第二栅电极3620重叠。
在实施方式中，初始化连接图案3400可不与第一数据线1210和第三数据线1230重叠。相应地，可抑制初始化连接图案3400与第一数据线1210之间的耦合，并且可抑制初始化连接图案3400与第三数据线1230之间的耦合。
参照图20，第一导电层ML1可提供或形成在衬底SUB1上。第一导电层ML1可包括低电力线1100、第一数据线1210、第一下导电图案1310、第一高电力线1410、第二下导电图案1320、第二数据线1220、初始化线1500、第二高电力线1420、第三下导电图案1330、第三数据线1230、第一栅极连接图案1610、第二栅极连接图案1620和第三栅极连接图案1630。
第一导电层ML1可与参照图7描述的第一导电层ML1基本上相同。
在实施方式中，如上面参照图18所述，第一绝缘层IL1可布置在第一导电层ML1上。
参照图21，有源层ACTL可提供或形成在第一绝缘层IL1上。有源层ACTL包括第一有源图案2110、第二有源图案2120、第三有源图案2210、第四有源图案2220、第五有源图案2310、第六有源图案2320、第七有源图案2130、第八有源图案2230和第九有源图案2330。
第一有源图案2110可布置在第一下导电图案1310上。在实施方式中，第一有源图案2110可电连接到第一数据线1210。在实施方式中，例如，第一有源图案2110可通过第一数据连接图案(例如，图24的第一数据连接图案4710)电连接到第一数据线1210。
第二有源图案2120可布置在第一下导电图案1310上。在实施方式中，第二有源图案2120可电连接到初始化线1500。在实施方式中，例如，第二有源图案2120可通过初始化连接图案(例如，图24的初始化连接图案4400)电连接到初始化线1500。
第三有源图案2210可布置在第二下导电图案1320上。在实施方式中，第三有源图案2210可电连接到第二数据线1220。在实施方式中，例如，第三有源图案2210可通过第二数据连接图案(例如，图24的第二数据连接图案4720)电连接到第二数据线1220。
第四有源图案2220可布置在第二下导电图案1320上。在实施方式中，第四有源图案2220可电连接到初始化线1500。在实施方式中，例如，第四有源图案2220可通过初始化连接图案(例如，图24的初始化连接图案4400)电连接到初始化线1500。
第五有源图案2310可布置在第三下导电图案1330上。在实施方式中，第五有源图案2310可电连接到第三数据线1230。在实施方式中，例如，第五有源图案2310可通过第三数据连接图案(例如，图24的第三数据连接图案4730)电连接到第三数据线1230。
第六有源图案2320可布置在第三下导电图案1330上。在实施方式中，第六有源图案2320可电连接到初始化线1500。在实施方式中，例如，第六有源图案2320可通过初始化连接图案(例如，图24的初始化连接图案4400)电连接到初始化线1500。
第七有源图案2130可与第一有源图案2110相邻地布置，第八有源图案2230可与第三有源图案2210相邻地布置，并且第九有源图案2330可与第五有源图案2310相邻地布置。
如上面参照图18所述，第二绝缘层IL2可布置在有源层ACTL上。
参照图22，第二导电层ML2可提供或形成在第二绝缘层IL2上。第二导电层ML2可包括第一栅极传输图案3110、第二栅极传输图案3120、第三栅极传输图案3130、低电力双图案3200、高电力双图案3310、初始化双图案3400、第一栅电极3610、第二栅电极3620、第三栅电极3630、第一栅极图案3910、第二栅极图案3920和第三栅极图案3930。
第一栅极传输图案3110可与第一有源图案2110重叠，第二栅极传输图案3120可与第三有源图案2210重叠，并且第三栅极传输图案3130可与第五有源图案2310重叠。第一栅极传输图案3110、第二栅极传输图案3120和第三栅极传输图案3130可接收第一栅极信号SC。
低电力双图案3200可具有在第一方向D1上延伸的岛状形状，并且可与低电力线1100重叠。
高电力双图案3310可具有在第一方向D1上延伸的岛状形状，并且可与第一高电力线1410重叠。
初始化双图案3400可具有在第一方向D1上延伸的岛状形状，并且可与初始化线1500重叠。
第一栅电极3610可具有在第一方向D1上延伸的岛状形状。第一栅电极3610可与第一下导电图案1310和第二有源图案2120重叠。
第二栅电极3620可具有在第一方向D1上延伸的岛状形状。第二栅电极3620可与第二下导电图案1320和第四有源图案2220重叠。
第三栅电极3630可具有在第一方向D1上延伸的岛状形状。第三栅电极3630可与第三下导电图案1330和第六有源图案2320重叠。
第一栅极图案3910可与第二有源图案2120重叠，并且可接收第二栅极信号SS。响应于施加到第一栅极图案3910的第二栅极信号SS，施加到初始化线1500的初始化电压VINT可传输到第二有源图案2120。
第二栅极图案3920可与第四有源图案2220重叠，并且可接收第二栅极信号SS。响应于施加到第二栅极图案3920的第二栅极信号SS，施加到初始化线1500的初始化电压VINT可传输到第四有源图案2220。
第三栅极图案3930可与第六有源图案2320重叠，并且可接收第二栅极信号SS。响应于施加到第三栅极图案3930的第二栅极信号SS，施加到初始化线1500的初始化电压VINT可传输到第六有源图案2320。
在实施方式中，如上面参照图18所述，第三绝缘层IL3可布置在第二导电层ML2上。
参照图23，第一绝缘层IL1、第二绝缘层IL2和/或第三绝缘层IL3中可限定或形成有接触孔。在实施方式中，例如，第一绝缘层IL1、第二绝缘层IL2和第三绝缘层IL3中可限定或形成有暴露第一导电层ML1的接触孔，第二绝缘层IL2和第三绝缘层IL3中可限定或形成有暴露有源层ACTL的接触孔，并且第三绝缘层IL3中可限定或形成有暴露第二导电层ML2的接触孔。
参照图24和图25，第三导电层ML3可布置或形成在第三绝缘层IL3上。第三导电层ML3可包括第一栅极线4100、低电力连接图案4200、第一高电力连接图案4310、第二高电力连接图案4320、初始化连接图案4400、第一驱动连接图案4410、第二驱动连接图案4420、第三驱动连接图案4430、第二栅极线4500、高电力水平图案4600、第一数据连接图案4710、第二数据连接图案4720、第三数据连接图案4730、第四数据连接图案4740、第五数据连接图案4750和第六数据连接图案4760。
第一栅极线4100可在第三方向D3上延伸，并且可与第一栅极传输图案3110、第二栅极传输图案3120和第三栅极传输图案3130连接或接触。第一栅极线4100可将第一栅极信号SC提供到第一栅极传输图案3110、第二栅极传输图案3120和第三栅极传输图案3130。
低电力连接图案4200可具有在第一方向D1上延伸的岛状形状。低电力连接图案4200可与低电力线1100和低电力双图案3200连接或接触。
第一高电力连接图案4310可具有在第一方向D1上延伸的岛状形状。第一高电力连接图案4310可与第一高电力线1410、第二有源图案2120和第四有源图案2220连接或接触。第一高电力连接图案4310可将高电力电压ELVDD传输到第二有源图案2120和第四有源图案2220。
第二高电力连接图案4320可具有在第一方向D1上延伸的岛状形状。第二高电力连接图案4320可与第二高电力线1420和第六有源图案2320连接或接触。第二高电力连接图案4320可将高电力电压ELVDD传输到第六有源图案2320。
初始化连接图案4400可在第一方向D1和第三方向D3上延伸，并且可具有岛状形状。在第一方向D1上延伸的初始化连接图案4400可与初始化线1500和初始化双图案3400连接或接触。在第三方向D3上延伸的初始化连接图案4400可与第二有源图案2120、第四有源图案2220和第六有源图案2320连接或接触。初始化连接图案4400可将初始化电压VINT传输到第二有源图案2120、第四有源图案2220和第六有源图案2320。
在实施方式中，初始化连接图案4400可不与第一数据线1210和第三数据线1230重叠。相应地，可抑制初始化连接图案4400与第一数据线1210之间的耦合，并且可抑制初始化连接图案4400与第三数据线1230之间的耦合。
第一驱动连接图案4410可与第一栅电极3610重叠，并且可具有在第一方向D1上延伸的岛状形状。第一驱动连接图案4410可与第一下导电图案1310和第二有源图案2120连接或接触。
第二驱动连接图案4420可与第二栅电极3620重叠，并且可具有在第一方向D1上延伸的岛状形状。第二驱动连接图案4420可与第二下导电图案1320和第四有源图案2220连接或接触。
第三驱动连接图案4430可与第三栅电极3630重叠，并且可具有在第一方向D1上延伸的岛状形状。第三驱动连接图案4430可与第三下导电图案1330和第六有源图案2320连接或接触。
第二栅极线4500可在第三方向D3上延伸，并且可与第一栅极连接图案1610、第二栅极连接图案1620和第三栅极连接图案1630连接或接触。第二栅极信号SS可施加到第二栅极线4500。
高电力水平图案4600可在第三方向D3上延伸，并且可与第一高电力线1410和第二高电力线1420连接或接触。
第一数据连接图案4710可与第一数据线1210和第一有源图案2110连接或接触。第一数据连接图案4710可将第一数据电压DATA1传输到第一有源图案2110。
第二数据连接图案4720可与第二数据线1220和第三有源图案2210连接或接触。第二数据连接图案4720可将第二数据电压DATA2传输到第三有源图案2210。
第三数据连接图案4730可与第三数据线1230和第五有源图案2310连接或接触。第三数据连接图案4730可将第三数据电压DATA3传输到第五有源图案2310。
第四数据连接图案4740可与第一有源图案2110和第一栅电极3610连接或接触。第四数据连接图案4740可将第一数据电压DATA1传输到第一栅电极3610。
第五数据连接图案4750可与第三有源图案2210和第二栅电极3620连接或接触。第五数据连接图案4750可将第二数据电压DATA2传输到第二栅电极3620。
第六数据连接图案4760可与第五有源图案2310和第三栅电极3630连接或接触。第六数据连接图案4760可将第三数据电压DATA3传输到第三栅电极3630。
在实施方式中，如上面参照图18所述，第四绝缘层IL4可布置在第三导电层ML3上。
参照图26，像素电极层PEL可提供或形成在第四绝缘层IL4上。像素电极层PEL可包括第一像素电极5110、第二像素电极5120、第三像素电极5130、低电力水平线5300和低电力连接图案5400。
第一像素电极5110可与第一驱动连接图案4410连接或接触，并且可电连接到第一下导电图案1310。在实施方式中，第一像素电极5110可不与第二栅电极3620和第三栅电极3630重叠。相应地，可抑制第一像素电极5110与第二栅电极3620之间的耦合，并且可抑制第一像素电极5110与第三栅电极3630之间的耦合。
第二像素电极5120可与第二驱动连接图案4420连接或接触，并且可电连接到第二下导电图案1320。在实施方式中，第二像素电极5120可不与第一栅电极3610和第三栅电极3630重叠。相应地，可抑制第二像素电极5120与第一栅电极3610之间的耦合，并且可抑制第二像素电极5120与第三栅电极3630之间的耦合。
第三像素电极5130可与第三驱动连接图案4430连接或接触，并且可电连接到第三下导电图案1330。在实施方式中，第三像素电极5130可不与第一栅电极3610和第二栅电极3620重叠。相应地，可抑制第三像素电极5130与第一栅电极3610之间的耦合，并且可抑制第三像素电极5130与第二栅电极3620之间的耦合。
在实施方式中，第一像素电极5110、第二像素电极5120和第三像素电极5130可排列成三角形形状。相应地，可提高穿过上结构UPS的光的发光效率，并且可抑制混色现象。
低电力水平线5300可在第二方向D2上延伸，并且可电连接到低电力线1100。低电力连接图案5400可具有岛状形状，并且可与低电力双图案3200连接或接触。
图27是示出图19的下结构的剖视图。
参照图27，第一数据连接图案4710可与第一数据线1210和第一有源图案2110连接或接触。第一栅极传输图案3110和第一有源图案2110可彼此重叠，并且可构成第二晶体管T2。
第一驱动连接图案4410可与第一下导电图案1310和第二有源图案2120连接或接触。第一栅电极3610和第二有源图案2120可彼此重叠，并且可构成第一晶体管T1。
初始化连接图案4400可与第二有源图案2120连接或接触。第一栅极图案3910和第二有源图案2120可彼此重叠，并且可构成第三晶体管T3。
第一像素电极5110可与第一驱动连接图案4410连接或接触。
像素限定层PDL可布置在第四绝缘层IL4上。像素限定层PDL可包括绝缘材料，或者由其形成。在实施方式中，例如，像素限定层PDL的绝缘材料可包括光刻胶、聚丙烯酸树脂、聚酰亚胺树脂、丙烯酸树脂或类似物。这些可单独或者彼此组合地使用。在实施方式中，像素限定层PDL中可形成有暴露第一像素电极5110的开口。
第一有机发射层EL1可公共地布置在第一像素电极5110、第二像素电极5120和第三像素电极5130上。第二有机发射层EL2可布置在第一有机发射层EL1上，并且第三有机发射层EL3可布置在第二有机发射层EL2上。
在实施方式中，第一有机发射层EL1、第二有机发射层EL2和第三有机发射层EL3可提供或形成在显示装置DD1的整个表面上，并且可发射具有蓝色的光。相应地，第一有机发射层EL1、第二有机发射层EL2和第三有机发射层EL3可构成发射层ELL。在替代性实施方式中，发射层ELL还可包括发射具有绿色的光的第四有机发射层。
在替代性实施方式中，红色有机发射层可布置在第一像素电极5110上，绿色有机发射层可布置在第二像素电极5120上，并且蓝色有机发射层可布置在第三像素电极5130上。然而，本发明不限于此。在另一替代性实施方式中，例如，绿色有机发射层或蓝色有机发射层可布置在第一像素电极5110上，蓝色有机发射层或红色有机发射层可布置在第二像素电极5120上，并且红色有机发射层或绿色有机发射层可布置在第三像素电极5130上。
本发明不应被解释为限于本文中阐述的实施方式。相反，提供这些实施方式以使得本公开将为彻底和完整的，并且将向本领域技术人员全面地传达本发明的构思。
虽然已参照本发明的实施方式对本发明特定示出和描述，但本领域普通技术人员将理解的是，在不背离如由随附权利要求书限定的本发明的范围或精神的情况下，其中可在形式和细节上进行各种改变。

Claims (20)

1.一种显示装置，包括：
第一下导电图案，所述第一下导电图案布置在衬底上；
第二下导电图案，所述第二下导电图案布置在与所述第一下导电图案相同的层中，并且与所述第一下导电图案间隔开；
第三下导电图案，所述第三下导电图案布置在与所述第二下导电图案相同的层中，并且与所述第二下导电图案间隔开；
第一高电力线，所述第一高电力线布置在与所述第三下导电图案相同的层中，并且布置在所述第一下导电图案与所述第二下导电图案之间；
第二高电力线，所述第二高电力线布置在与所述第一高电力线相同的层中，并且布置在所述第二下导电图案与所述第三下导电图案之间；以及
初始化线，所述初始化线布置在与所述第二高电力线相同的层中，并且布置在所述第二下导电图案与所述第三下导电图案之间。
2.如权利要求1所述的显示装置，还包括：
第一数据线，所述第一数据线布置在与所述初始化线相同的层中，并且与所述第一下导电图案相邻；
第二数据线，所述第二数据线布置在与所述第一数据线相同的层中，并且布置在所述第二下导电图案与所述第三下导电图案之间；以及
第三数据线，所述第三数据线布置在与所述第二数据线相同的层中，并且与所述第三下导电图案相邻。
3.如权利要求2所述的显示装置，还包括：
第一有源图案，所述第一有源图案布置在所述第一下导电图案上，与所述第一下导电图案重叠，并且电连接到所述第一数据线。
4.如权利要求3所述的显示装置，还包括：
第一栅极线，所述第一栅极线布置在所述第一有源图案上，并且与所述第一有源图案部分地重叠。
5.如权利要求4所述的显示装置，其中，响应于施加到所述第一栅极线的第一栅极信号，施加到所述第一数据线的第一数据电压传输到所述第一有源图案。
6.如权利要求4所述的显示装置，还包括：
第一数据连接图案，所述第一数据连接图案布置在与所述第一栅极线相同的层中，并且将所述第一数据线与所述第一有源图案彼此连接。
7.如权利要求1所述的显示装置，还包括：
第二有源图案，所述第二有源图案布置在所述第一下导电图案上，并且电连接到所述初始化线。
8.如权利要求7所述的显示装置，还包括：
第一栅极图案，所述第一栅极图案布置在所述第二有源图案上，并且与所述第二有源图案重叠。
9.如权利要求8所述的显示装置，其中，响应于施加到所述第一栅极图案的第二栅极信号，施加到所述初始化线的初始化电压传输到所述第二有源图案。
10.如权利要求8所述的显示装置，还包括：
初始化连接图案，所述初始化连接图案布置在所述初始化线上，并且将所述初始化线与所述第二有源图案彼此连接。
11.如权利要求10所述的显示装置，还包括：
第一数据线，所述第一数据线布置在与所述初始化线相同的层中，与所述第一下导电图案相邻，并且不与所述初始化连接图案重叠。
12.如权利要求1所述的显示装置，其中，所述第一高电力线电连接到所述第一下导电图案和所述第二下导电图案。
13.如权利要求1所述的显示装置，还包括：
第一有源图案，所述第一有源图案布置在所述第一下导电图案上，与所述第一下导电图案重叠，并且电连接到第一数据线；
第二有源图案，所述第二有源图案布置在与所述第一有源图案相同的层中，并且电连接到所述初始化线；
第三有源图案，所述第三有源图案布置在所述第二下导电图案上，与所述第二下导电图案重叠，并且电连接到第二数据线；以及
第一像素电极，所述第一像素电极布置在所述第一有源图案上，电连接到所述第一下导电图案，并且不与所述第三有源图案重叠。
14.如权利要求13所述的显示装置，还包括：
第二像素电极，所述第二像素电极布置在所述第三有源图案上，电连接到所述第二下导电图案，并且不与所述第一有源图案重叠。
15.如权利要求14所述的显示装置，还包括：
第三像素电极，所述第三像素电极布置在所述第三下导电图案上，电连接到所述第三下导电图案，并且不与所述第一有源图案和所述第三有源图案重叠，并且
其中，在平面视图中所述第一像素电极、所述第二像素电极和所述第三像素电极排列成三角形形状。
16.一种显示装置，包括：
下导电图案，所述下导电图案布置在衬底上，并且在第一方向上延伸；
第一高电力线，所述第一高电力线布置在与所述下导电图案相同的层中，在所述第一方向上延伸，并且在与所述第一方向交叉的第二方向上与所述下导电图案相邻；
第二高电力线，所述第二高电力线布置在与所述第一高电力线相同的层中，在所述第一方向上延伸，并且在与所述第二方向相反的第三方向上与所述下导电图案相邻；以及
初始化线，所述初始化线布置在与所述第二高电力线相同的层中，在所述第一方向上延伸，并且在所述第三方向上与所述下导电图案相邻。
17.如权利要求16所述的显示装置，其中，所述初始化线布置在所述下导电图案与所述第二高电力线之间。
18.如权利要求16所述的显示装置，还包括：
数据线，所述数据线布置在与所述初始化线相同的层中，并且在所述第三方向上与所述下导电图案相邻。
19.如权利要求18所述的显示装置，还包括：
第一有源图案，所述第一有源图案布置在所述下导电图案上，与所述下导电图案重叠，并且电连接到所述数据线。
20.如权利要求19所述的显示装置，还包括：
第二有源图案，所述第二有源图案布置在所述下导电图案上，并且电连接到所述初始化线。
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