CN116266460A - 具有写辅助的存储器电路和方法 - Google Patents

具有写辅助的存储器电路和方法 Download PDF

Info

Publication number
CN116266460A
CN116266460A CN202211392789.0A CN202211392789A CN116266460A CN 116266460 A CN116266460 A CN 116266460A CN 202211392789 A CN202211392789 A CN 202211392789A CN 116266460 A CN116266460 A CN 116266460A
Authority
CN
China
Prior art keywords
circuit
bit line
voltage
memory
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211392789.0A
Other languages
English (en)
Inventor
韦森·罗威
黄万柏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN116266460A publication Critical patent/CN116266460A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本公开涉及具有写辅助的存储器电路和方法。存储器电路包括存储器单元列。列选择电路通过位线耦合到存储器单元列。列选择电路在向存储器单元列中的至少一个存储器单元的写操作期间响应于写控制信号而将位线的电压拉向预定电压。写使能电路生成写使能信号。再生中继器电路通过位线耦合到存储器单元列。再生中继器电路在写操作期间响应于写使能信号而将位线的电压拉向预定电压。

Description

具有写辅助的存储器电路和方法
政府利益声明
本公开是在政府支持下根据DARPA授予的协议号HR0011-21-3-0001完成的。政府对本公开享有一定的权利。
技术领域
本公开涉及电子电路，并且更具体地，涉及具有写辅助的存储器电路和方法。
背景技术
许多类型的集成电路(IC)具有包括存储器单元阵列的存储器电路。每个存储器单元存储一个或多个数字位。存储器阵列中的存储器单元通常排列成行和列。存储器单元可以是例如随机存取存储器(RAM)，例如静态RAM(SRAM)或动态RAM(DRAM)。
发明内容
根据本公开的一个实施例，提供了一种存储器电路，包括：存储器阵列电路，包括存储器单元的第一列；列选择电路，通过第一位线耦合到所述存储器单元的第一列，其中，在向所述第一列中的至少一个存储器单元的第一写操作期间，所述列选择电路响应于第一写控制信号而将所述第一位线的电压拉向预定电压；写使能电路，生成写使能信号；以及第一再生中继器电路，通过所述第一位线耦合到所述存储器单元的第一列，其中，所述第一再生中继器电路在所述第一写操作期间响应于所述写使能信号而将所述第一位线的电压拉向所述预定电压。
根据本公开的一个实施例，提供了一种存储器电路，包括：存储器阵列电路，包括耦合到位线的存储器单元列和耦合到参考位线的时序电路；列选择电路，通过所述位线耦合到所述存储器单元列；写驱动器电路，耦合到所述列选择电路；以及第一电容器，耦合到所述写驱动器电路，其中，在向至少一个存储器单元的写操作期间，所述时序电路调整所述参考位线的电压以引起对所述第一电容器上的电压的调整，并且其中，所述写驱动器电路和所述列选择电路响应于对所述第一电容器上的电压的调整，而将所选位线的电压减小到低于预定电压。
根据本公开的一个实施例，提供了一种用于将数据写入存储器电路的方法，所述方法包括：在向存储器电路中的存储器单元列的第一写操作期间，响应于第一写控制信号，利用列选择电路将第一位线的电压朝向预定电压驱动，其中，所述列选择电路通过第一位线耦合到所述存储器单元列；利用写使能电路生成写使能信号；以及在所述第一写操作期间，响应于所述写使能信号，利用第一再生中继器电路将所述第一位线的电压朝向所述预定电压驱动，其中，所述第一再生中继器电路通过所述第一位线耦合到所述存储器单元列。
附图说明
图1示出了包括再生中继器电路的存储器电路的示例。
图2示出了图1的再生中继器电路的示例。
图3示出了存储器电路的示例，该存储器电路包括具有存储器单元和虚设时序电路的时序列的存储器阵列电路。
图4A示出了能够用作图1的存储器阵列电路和/或图3的存储器阵列电路中的每个存储器单元的存储器电路的示例。
图4B示出了能够用作图3的存储器阵列电路中的时序电路的时序列中的每个时序电路的时序电路的示例。
图5是示出图3所示的存储器电路中的10个信号的波形示例的时序图。
图6示出了包括图1和图3的存储器电路中的至少一者的可编程逻辑集成电路(IC)。
具体实施方式
存储器阵列中的每行存储器单元例如可以由字线控制，并且存储器阵列中的每列存储器单元例如可以由一条或多条位线控制。在小于14纳米(nm)的现代半导体工艺节点中，由于位线的窄宽度和用于形成位线的金属(例如铜)的小晶粒尺寸，位线具有高电阻。位线的互连电阻高是因为位线的铜芯窄，铜芯周围的阻挡层材料为高电阻率材料，并且阻挡层厚度不缩放。金属的晶粒尺寸受位线窄槽的限制。位线中金属的晶粒尺寸小于载流子的平均自由程，这会导致晶界散射，进一步增加位线的电阻。存储器阵列中位线的电阻率在小于14nm的逐渐变小的半导体工艺节点处继续呈指数增加。
此外，存储器电路中位线的互连宽度在较小的工艺节点中减小，以实现每个存储器单元的面积的缩放。随着位线的宽度减小，位线的时序常数增加，这使得更难以写入到存储器电路中距写驱动器最远端的存储器单元。这种效应限制了存储器阵列中存储器单元的行数，以满足所需的性能和可写性。存储器单元行数的限制降低了存储器阵列的效率并增加了存储器电路的面积。
根据本文公开的一些示例，存储器电路包括存储器单元阵列、字线解码器电路、位线选择电路、写驱动器电路和再生中继器电路。字线解码器电路控制耦合到存储器单元行的字线。位线选择电路控制耦合到存储器单元列的位线。再生中继器电路耦合到位线。再生中继器电路是写辅助电路，其加快将位写入到存储器单元的过程。再生中继器电路使得能够在处于最坏情况处理并在存储器电路箱内互连拐角的存储器电路中实现稳健的写操作。再生中继器电路可以在向存储器单元(包括距写驱动器电路最远的存储器单元)的写操作期间提供写辅助。在一些实施方式中，再生中继器电路可以消除对其他写辅助电路的需要以减少写动态功率(例如，减少25％)和电路面积(例如，减少15％)。
在整个说明书和权利要求书中，术语“连接”是指连接的电路之间的直接电连接，没有任何中间设备。术语“耦合”是指电路之间的直接电连接或通过一个或多个无源或有源中间设备的间接电连接。术语“电路”可以指一个或多个无源和/或有源电气部件，它们被布置成相互协作以提供期望的功能。
图1示出了包括再生中继器电路的存储器电路100的示例。图1的存储器电路100包括具有N行存储器单元的存储器阵列电路101、再生中继器电路块102、N个字线(WL)解码器电路103(包括字线解码器电路103A-103C)、写列选择(WCS)电路104、n沟道场效应晶体管(FET)11-20、反相器电路106和写使能电路107。N可以是任何整数。阵列101中的N行存储器单元中的每一行包括M列中的M个存储器单元。M可以是任何整数。四个存储单元(bit0、bit1、bit2、bit3)在图1中以三行示出，作为并非意在限制的示例。在图1的示例中，行0包括存储器单元21-24，行N-2包括存储器单元31-34，行N-1包括存储器单元41-44。
存储器电路100可以在集成电路(IC)管芯中。IC可以是任何类型的IC，例如可编程集成电路(IC)、微处理器、图形处理单元、专用IC、存储器IC等。可编程IC包括可以被编程以执行所需功能的任何集成电路，包括可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、现场可编程门阵列(FPGA)和可编程逻辑器件(PLD)。阵列101中的存储器单元可以是任何类型的存储器电路，例如静态随机存取存储器(SRAM)、动态RAM(DRAM)或非易失性存储器电路。
行预解码器信号RPD被提供给WL解码器电路103的输入。RPD信号确定存储器阵列101中的哪些字线被选择来执行写操作。WL解码器电路103A、...103B、103C对RPD信号进行解码以分别在存储器单元的行0、...N-2、N-1的字线上生成N个解码字线信号WL0、...WLN-2、WLN-1。行0、...N-2、N-1的字线耦合到相应行中的M个存储单元。例如，解码字线信号WL0、...WLN-2、WLN-1分别被传送到行0、...N-2、N-1中的存储器单元21-24、...31-34、41-44。WL解码器电路103将由行预解码器信号RPD指示的字线上的字线信号断言为高电压。
写列选择(WCS)电路104生成M个写控制信号。为存储器阵列101中的每列存储器单元生成写控制信号之一。例如，WCS电路104分别为存储器单元的列0、1、2和3生成写控制信号WCS0、WCS1、WCS2和WCS3。由电路104生成的每个写控制信号被提供给两个n沟道晶体管的栅极，这两个n沟道晶体管耦合到用于存储器阵列电路101中的存储器单元列之一的位线。例如，写控制信号WCS0、WCS1、WCS2和WCS3分别提供给n沟道晶体管11-12、13-14、15-16和17-18的栅极，如图1所示。
晶体管11、12、13、14、15、16、17和18的漏极分别耦合到传输位线信号BL0、BLb0、BL1、BLb1、BL2、BLb2、BL3和BLb3的位线。晶体管11-18耦合到图1中这些位线的下端。WCS电路104和晶体管11-18是列选择电路，其紧邻存储器阵列101的第一边缘121耦合到位线。传输位线信号BL0和BLb0的位线耦合到列0中的存储器单元，包括存储器单元21、31和41。传输位线信号BL1和BLb1的位线耦合到列1中的存储器单元，包括存储器单元22、32和42。传输位线信号BL2和BLb2的位线耦合到列2中的存储器单元，包括存储器单元23、33和43。传输位线信号BL3和BLb3的位线耦合到列3中的存储器单元，包括存储器单元24、34和44。
每对位线传输非反相位线信号和反相位线信号。例如，位线信号BLb0、BLb1、BLb2和BLb3分别相对于位线信号BL0、BL1、BL2和BL3具有逻辑反相状态。WCS电路104在写操作期间设置写控制信号(包括信号WCS0-WCS3)的电压，以控制位线信号(包括位线信号BL0-BLb3)的电压。响应于耦合到存储器单元的字线和位线被断言为预定义电压，在该存储器单元中执行写操作，如下面关于图4A的示例进一步详细描述的。
晶体管11、13、15和17的源极耦合到n沟道晶体管20的漏极。晶体管12、14、16和18的源极耦合到n沟道晶体管19的漏极。数据输入信号被提供给晶体管19的栅极和反相器电路106的输入。反相器电路106将数据输入信号反相以生成反相的数据信号，该反相的数据信号被提供给晶体管20的栅极。晶体管的源极19-20耦合到地电压。晶体管19-20用作控制向存储器单元写入位的写驱动器电路。
再生中继器电路块102包括反相器电路108和M个再生中继器电路，例如再生中继器电路51、52、53和54，如图1所示。再生中继器电路块102中的每个再生中继器电路耦合到存储器阵列电路101中的存储器单元列之一。再生中继器电路块102中的每个再生中继器电路耦合到位线上端，该位线耦合到存储器阵列电路101中的存储器单元列之一。例如，再生中继器电路51、52、53和54耦合到位线对，该位线对分别耦合到列0、1、2和3中的存储器单元21/31/41、22/32/42、23/33/43和24/34/44。再生中继器电路51、52、53和54分别耦合到传输位线信号BL0-BLb0、BL1-BLb1、BL2-BLb2和BL3-BLb3的位线(在图1中这些位线的上端处)。块102中的再生中继器电路51、52、53和54紧邻存储器阵列101的与第一边缘121相反的第二边缘122。
再生中继器电路块102增加了对存储器阵列电路101中的存储器单元的写操作的速度。再生中继器电路块102使得能够对存储器阵列电路101中的存储器单元进行稳健的写操作，即使存储器电路100在最坏情况处理和/或互连角落中。作为示例，再生中继器电路块102中的每个再生中继器电路可以通过从耦合到存储器阵列电路101中的存储器单元列之一的位线之一汲取电流(或向其提供电流)来增加写操作的速度。虽然位线的电阻率很高，但是再生中继器电路块102可以实现稳健的写操作，而不会降低存储器阵列电路101的性能和效率，并且不会增加存储器电路100的尺寸。
写使能电路107生成写使能信号WEN，该信号被驱动为低电压，以在写操作期间使能再生中继器电路块102中的再生中继器电路。反相器电路108将写使能信号WEN反相以生成反相的写使能信号WENb。信号WENb被提供给每个再生中继器电路(包括再生中继器电路51-54)的输入。
图2示出了再生中继器电路200的示例。图2的再生中继器电路200是图1的再生中继器电路块102中的每个再生中继器电路的示例。例如，再生中继器电路51-54中的每一者可以包括再生中继器电路200的实例。在图2的示例中，再生中继器电路200包括反相器电路201-202和n沟道场效应晶体管203-205。反相器电路201-202中的每一者耦合在处于电源电压VCC的电源端子和处于地电压的端子之间。反相器电路201的输入和晶体管203的漏极耦合到第一位线BL。反相器电路202的输入和晶体管204的漏极耦合到第二位线BLb。反相器电路201的输出耦合到晶体管203的栅极。反相器电路202的输出耦合到晶体管204的栅极。晶体管203-204的源极耦合到晶体管205的漏极。晶体管的源极205耦合到地电压。晶体管205的栅极被耦合以从反相器108接收反相的写使能信号WENb。
位线BL和BLb是耦合到存储器阵列电路101中的存储器单元列的一对位线。位线BL传输非反相位线信号，位线BLb传输反相位线信号。作为示例，位线BL和BLb可以传输位线信号BL0和BLb0、BL1和BLb1、BL2和BLb2、或BL3和BLb3。
现在在图1和图2所示电路的上下文中描述写操作的细节。在将数据写入到存储器阵列电路101中的一个或多个存储器单元的写操作期间，WL解码器电路103A、...103B、103C断言分别位于由行预解码器信号RPD指示的存储器单元的行0、...N-2、N-1的一条或多条字线上的字线信号WL0、...WLN-2、WLN-1。此外，WCS电路104断言在写操作期间被选择写入的存储器单元列的写控制信号。例如，WCS电路104可以断言信号WCS0、WCS1、WCS2和/或WCS3中的一个或多个以分别选择存储器单元的列0、1、2和/或3。作为更具体的示例，WCS电路104可以将信号WCS0、WCS1、WCS2和/或WCS3中的一个或多个驱动到高电压以导通晶体管11-12、13-14、15-16和/或17-18，从而使位能够通过位线分别写入所选列0、1、2和/或3中的存储器单元。WCS电路104和晶体管11-18是位线选择电路。
在写操作期间，数据输入信号被驱动到低电压，以将逻辑低位(即，0位)写入到位于由WCS电路104生成的断言写控制信号选择的列中并位于由WL解码器电路103生成的断言字线信号选择的行中的存储器单元。响应于具有低电压的数据输入信号，晶体管19截止，晶体管20导通。当晶体管19响应于数据输入信号为低而截止时，耦合到传输反相位线信号(例如BLb0、BLb1、BLb2、BLb3)的位线的晶体管(例如晶体管12、14、16和18)与地去耦。当晶体管20响应于反相的数据输入信号为高而导通时，耦合到传输非反相位线信号(例如BL0、BL1、BL2、BL3)的位线的晶体管(例如晶体管11、13、15和17)耦合到地。作为结果，晶体管20将由断言写控制信号选择的位线上的非反相位线信号放电到地电压。例如，如果晶体管11、13、15和17导通，则这些晶体管和晶体管20将位线信号BL0、BL1、BL2和BL3放电到地电压。
写使能电路107在写操作期间将写使能信号WEN驱动为低电压。响应于写使能信号WEN为低，反相器电路108将反相的写使能信号WENb驱动为高电压。图2的再生中继器电路200中的晶体管205响应于反相的写使能信号WENb为高而导通。
参考图2，响应于晶体管20将非反相位线BL放电到地以将0位写入耦合到位线BL和BLb的一个或多个存储器单元，位线BL上的电压降低到低于使得反相器电路201将晶体管203的栅极电压VGA增加到其阈值电压以上的电压，导通晶体管203。当晶体管203导通时，晶体管203和205产生从位线BL到地的电流路径，该电流路径使位线BL放电。即使位线BL具有高互连电阻率，在写操作期间从位线BL通过晶体管203和205到地的电流也会加快位线BL的放电速率。因为当数据信号为低时位线BLb通过晶体管19与地去耦，所以反相器电路202保持晶体管204截止。位线BL和BLb之间的电压差使得0位被写入耦合到位线BL和BLb并且在写操作期间由断言字线信号选择的存储器单元。
在写操作期间，数据输入信号被驱动到高电压以将逻辑高位(即，1位)写入到位于由WCS生成的断言写控制信号选择的列中并且位于由WL解码器电路103生成的断言字线信号选择的行中的存储器单元。当晶体管20响应于反相数据信号具有低电压而截止时，耦合到传输非反相位线信号(例如，BL0、BL1、BL2、BL3)的位线的晶体管(例如，晶体管11、13、15和17)与地去耦。当晶体管19响应于输入数据信号具有高电压而导通时，耦合到传输反相位线信号(例如BLb0、BLb1、BLb2、BLb3)的位线的晶体管(例如，晶体管12、14、16和18)耦合到地。作为结果，晶体管19将由断言写控制信号选择的位线上的反相位线信号放电到地电压。例如，如果晶体管12、14、16和18导通，则这些晶体管和晶体管19将位线信号BLb0、BLb1、BLb2和BLb3放电到地电压。
参考图2，响应于晶体管19导通以将反相位线BLb放电到地以将1位写入耦合到位线BL和BLb的一个或多个存储器单元，位线BLb上的电压降低到低于使得反相器电路202将晶体管204的栅极电压VGB增加到其阈值电压以上的电压，导通晶体管204。当晶体管204导通时，晶体管204和205产生从位线BLb到地的电流路径，因此，电流从位线BLb通过晶体管204和205流到地。即使位线BLb具有高互连电阻率，在写操作期间流过晶体管204和205的电流也会加快位线BLb的放电速率。因为当反相数据信号为低时位线BL通过晶体管20与地去耦，所以反相器电路201保持晶体管203截止。位线BL和BLb之间的电压差使得1位被写入耦合到位线BL和BLb并且在写操作期间由断言字线信号选择的存储器单元。
作为不意在限制的示例，位线BL或BLb上的电压从电源电压VCC降低到1/2电源电压VCC的放电时间可以是0.75的电阻器电容器(RC)时间常数t，其中t＝R*C。位线BL或BLb上的电压从1/2电源电压VCC降低到向存储器单元之一写入0或1位的电压电平的放电时间可以是约4.25乘以时间常数t(即，4.25*t)。图2的再生中继器电路200可以将位线从1/2VCC放电到将0或1位写入存储器单元的电压电平的放电时间减少到约1个时间常数t。随着位线的电阻增加，时间常数t也增加。再生中继器电路200可以在写操作期间将位线BL或BLb之一放电所需的时间从约5t显著减少到约1.75t。
根据本文公开的其他示例，存储器电路包括存储器单元阵列、字线解码器电路、位线选择电路、写驱动器电路和写辅助电路。字线解码器电路控制耦合到存储器单元行的字线。位线选择电路控制耦合到存储器单元列的位线。写辅助电路在写操作期间辅助阵列将位写入存储器单元。存储器单元阵列还包括虚设时序电路的时序列。虚设时序电路加快了在写操作期间将位写入到存储器单元的过程。虚设时序电路使得能够在处于最坏情况处理并且在集成电路管芯的箱内互连拐角的存储器电路中实现稳健的写操作。
图3示出了存储器电路300的示例，该存储器电路300包括具有存储器单元和时序电路的时序列的存储器阵列电路。图3的存储器电路300包括存储器阵列电路301、N个字线(WL)解码器电路103(包括字线解码器电路103A-103C)、写列选择电路104、n沟道场效应晶体管(FET)11-20和311-312、反相器电路106、p沟道FET 310和313、反相器电路302-304、与门电路305、和字线(WL)检测电路320。存储器电路300可以在集成电路(IC)管芯中。IC可以是任何类型的IC，例如可编程集成电路(IC)、微处理器、图形处理单元、专用IC、存储器IC等。
WL解码器电路103、写列选择电路104、反相器106和晶体管11-20如本文中关于图1所公开的那样起作用。存储器阵列电路301具有N行存储器单元，包括存储器单元21-24、31-34和41-44。N可以是任何整数。阵列301中的N行存储器单元中的每一行包括M列中的M个存储器单元。M可以是任何整数。四个存储器单元(bit0、bit1、bit2、bit3)在图3中以三行示出，作为并非意在限制的示例。如图3所示，存储器阵列301中的每个存储器单元耦合到非反相位线、反相位线和字线，并且如本文关于图1所描述的。可以通过将耦合到存储器单元的2条位线之一接地并断言耦合到存储器单元的字线来将位写入存储器阵列301中的任何存储器单元，如本文关于图1所公开的。
存储器阵列电路301还具有虚设时序电路321的时序列，包括行0中的虚设时序电路321A和行N-2中的虚设时序电路321B，以及行N-1中的时序电路325。时序列在阵列301中的每行存储器单元中具有时序电路。时序电路325被耦合以接收WL检测电路320的输出信号WLDET。时序电路321和325不被耦合以接收由电路103生成的任何解码字线信号。
每个虚设时序电路321被耦合以接收钳位低信号TL(例如，在地电压下)。时序电路321和325中的每一者都耦合到提供参考位线信号REFBL的导线。P沟道晶体管310耦合在电源电压VCC和提供信号REFBL的导线之间。晶体管310的栅极被耦合以接收预充电信号PCH。提供信号REFBL的导线也耦合到反相器电路302的输入。写时钟信号WCLK和反相器电路302的输出信号RBLb被提供给与门电路305的输入。与门电路305的输出信号WRTEN被提供给反相器电路303的输入。反相器电路303将与门电路305的WRTEN输出信号反相以生成反相信号，该反相信号被提供给晶体管311的栅极和反相器电路304的输入。反相器电路304包括2个串联耦合的反相器电路。反相器电路304缓冲反相器电路303的输出信号以生成提供给晶体管312-313的端子的缓冲信号。晶体管312-313的端子被耦合以形成2个电容器。晶体管311耦合在晶体管19-20的源极和地电压之间。晶体管313的栅极以及晶体管312的源极和漏极耦合到晶体管311的漏极和晶体管19-20的源极。时序电路321和325、晶体管310-313、反相器302-304和逻辑与门305形成辅助向存储器阵列301的写操作的写辅助电路，如下文进一步详细描述的。
图4A是能够用作图1的存储器阵列电路101中和/或图3的存储器阵列电路301中的每个存储器单元的存储器电路400的示例的图示。作为各种示例，存储器阵列电路101和/或301中的每个存储器单元(例如存储器单元21-24、31-34和41-44)包括图4A中所示的存储器电路400的实例。存储器电路400是包括4个n沟道场效应晶体管(FET)401-404和2个p沟道FET 405-406的静态随机存取存储器(SRAM)电路。晶体管403和405耦合为第一反相器电路，晶体管404和406耦合为第二反相器电路。这2个反相器电路是交叉耦合反相器，耦合在电源电压VCC和地电压VSS之间。晶体管401-402的栅极耦合到字线WL。例如，字线WL可以是提供字线信号WL0、...WLN-2、WLN-1的任何字线。
传输晶体管401的第一源极/漏极耦合到非反相位线BL。传输晶体管401的第二源极/漏极耦合到由晶体管404和406形成的反相器的输入以及由晶体管403和405形成的反相器的输出。传输晶体管402的第一源极/漏极耦合到反相位线BLb。晶体管402的第二源极/漏极耦合到由晶体管404和406形成的反相器的输出以及由晶体管403和405形成的反相器的输入。位线BL例如可以是提供非反相位线信号BL0、BL1、BL2或BL3的任何位线。例如，位线BLb可以是提供反相信号BLb0、BLb1、BLb2和BLb3的任何位线。
图4B是能够用作图3的存储器阵列电路301中的时序电路的时序列中的时序电路321和325中的每一者的时序电路420的示例的图示。作为示例，存储器阵列电路301中的时序电路321和325中的每一者可以包括图4B中所示的时序电路420的实例。在示例性实施方式中，时序电路325包括时序电路420的多个实例(例如，并联耦合的6个时序电路420)。时序电路420包括4个n沟道场效应晶体管(FET)421-424和2个p沟道FET 425-426。晶体管423-424的源极被耦合以接收地电压VSS，并且晶体管425-426的源极被耦合以接收电源电压VCC。晶体管421-422的栅极耦合到导线REFWL。用于时序电路325中的每个时序电路420的导线REFWL被耦合以接收WL检测电路320的输出信号WLDET。用于每个时序电路420/321(包括时序电路321A和321B)的导线REFWL耦合到传输钳位低信号TL(例如，在地电压VSS下)的导体。
传输晶体管421的第一源极/漏极耦合到在存储器电路300中提供信号REFBL的导线。传输晶体管421的第二源极/漏极耦合到晶体管423和425的源极以及晶体管424和426的栅极。传输晶体管422的第一源极/漏极耦合到提供电源电压VCC的导体。传输晶体管422的第二源极/漏极耦合到晶体管424和426的源极。晶体管423和425的栅极被耦合以接收电源电压VCC。因为时序电路321A、321B等中的导线REFWL被耦合以接收处于电压VSS的信号TL，所以时序电路321/420中的晶体管421-422截止。时序电路321A、321B等中的时序电路420因此被禁用，并且仅充当信号REFBL的负载，使得信号REFBL的放电时间跟踪耦合到存储器阵列301中的存储器单元的位线的放电时间。
现在在图5的上下文中描述存储器电路300的操作的进一步细节。图5是示出存储器电路300中的10个信号的波形示例的时序图。初始地，WCLK信号、PCH信号、WLDET信号和WRTEN信号具有低电压(例如，地电压)。响应于具有低电压的信号PCH，p沟道晶体管310导通，将来自电源电压VCC的电流提供给信号REFBL。作为结果，晶体管310将提供信号REFBL的导体预充电到电源电压VCC。晶体管311响应于由反相器303输出的具有高电压的反相WRTEN信号而导通。在将一个或多个位写入到存储器阵列301中的存储器单元的写操作开始时，数据输入信号从高电压(例如，在电源电压VCC)转变为低电压或从低电压转变为高电压。在图5的示例中，数据输入信号从高电压转变为低电压以将0位写入一个或多个存储器单元，如本文关于图1所描述的。然后，写时钟信号WCLK从低电压转变为高电压。随后，PCH信号从低电压转变为高电压(例如，电压VCC)，导致晶体管310截止。
此外，WL解码器电路103使得基于由行预解码器信号RPD指示的地址选择的字线信号WL[N-1:0]从低电压转变为高电压，如图5所示。在写操作期间，转换到高电压的字线信号在耦合到正在写入的存储器单元的字线上传输。此外，WCS电路104使得用于在写操作期间被选择写入的阵列301中的存储器单元列的写控制信号WCS从低电压转变为高电压。响应于阵列301中的存储器单元的选定列的写控制信号WCS转变为高电压，以及数据输入信号具有将0位写入每个选定列中的一个或多个存储器单元的低电压，选定列的反相位线信号BLb转变为高电压，并且选定列的非反相位线信号BL转变为低电压(如图5中的箭头501所示)。响应于阵列301中存储器单元的选定列的写控制信号WCS转变为高电压，以及数据输入信号具有将1位写入每个选定列中的一个或多个存储器单元的高电压，选定列的反相位线信号BLb转变为低电压，并且选定列的非反相位线信号BL转变为高电压。
如图5所示，WL检测电路320响应于指示地址转换的行预解码器信号RPD，而将WLDET信号从低电压断言到高电压。响应于WLDET信号转变为高电压，时序电路325/420中的晶体管421-422导通，因为时序电路325中的导体REFWL被耦合以接收信号WLDET。当时序电路325/420中的晶体管421导通时，电流从传输信号REFBL的导体通过晶体管421和423流向地电压VSS。晶体管423导通，而晶体管425截止，因为晶体管423和425的栅极耦合到电源电压VCC。如前所述，信号REFBL的电压最初被预充电为高。在时序电路325/420中的晶体管421导通后，信号REFBL的电压通过晶体管421和423放电到VSS地电压，如图5所示。响应于信号REFBL的电压下降到VSS地电压，以及WCLK信号具有高电压，与门305的输出信号WRTEN转变为高电压，并且作为结果，反相器电路303截止晶体管311，并且反相器304将晶体管312的栅极以及晶体管313的源极和漏极驱动到低电压。由晶体管312和313形成的电容器然后将晶体管19-20的源极处的电压拉到地电压VSS以下，这导致反相(或非反相)位线信号BL/BLb的电压降低到地电压VSS以下，如图5中的箭头502所示。由于这些位线信号被拉到地电压VSS以下，图3的写辅助电路能够为存储器阵列301的选定列中的存储器单元提供更稳健和更快的写操作。图5还示出了BIT信号的转变的示例，该BIT信号存储在阵列301中的存储器单元400之一中的交叉耦合反相器中，并且响应于位线信号BL/BLb中的电压转变而发生转变。
图6中示出了包括存储器电路600的说明性可编程逻辑集成电路(IC)10。存储器电路100(图1)和存储器电路300(图3)是存储器电路600的示例。虽然在图6中示出了一个存储器电路600，IC 10可以具有任何合适数量的存储器电路600。如图6所示，可编程逻辑集成电路10可以具有输入输出电路12，用于通过输入输出焊盘14驱动信号离开IC 10并从其他设备接收信号。互连资源16(例如全局、区域和局部垂直和水平导电线路和总线)可以用于在IC 10上路由信号。互连资源16包括固定互连(导线)和可编程互连(即，各个固定互连之间的可编程连接)。可编程逻辑电路18可以包括组合和顺序逻辑电路。可编程逻辑电路18可以被配置为根据IC 10的定制设计来执行定制逻辑功能。
可编程逻辑IC 10包含存储器元件20(例如，存储器电路100或300中的存储器单元)，可以使用焊盘14和输入输出电路12加载配置数据(也称为编程数据)。一旦加载，每个存储器元件20可以提供相应的静态控制输出信号，该信号控制可编程逻辑电路18中相关逻辑组件的状态。典型地，存储元件输出信号用于控制金属氧化物半导体(MOS)晶体管的栅极。
通常，用于执行本文公开的任何功能的软件和数据可以存储在非暂时性计算机可读存储介质中。非暂时性计算机可读存储介质是有形的计算机可读存储介质，它在相当长的一段时间内存储数据，与仅传输传播电信号的介质(例如，电线)相反。软件代码有时可称为软件、数据、程序指令、指令或代码。非暂时性计算机可读存储介质可以包括计算机存储器芯片、诸如非易失性随机存取存储器(NVRAM)的非易失性存储器、一个或多个硬盘驱动器(例如，磁驱动器或固态驱动器)、一个或多个可移除闪存驱动器或其他可移除介质、光盘(CD)、数字多功能光盘(DVD)、蓝光光盘(BD)、其他光学介质以及软盘、磁带或任何其他合适的存储器或存储设备。
现在公开了附加示例。示例1是一种存储器电路，包括：存储器阵列电路，包括存储器单元的第一列；列选择电路，通过第一位线耦合到所述存储器单元的第一列，其中，在向所述第一列中的至少一个存储器单元的第一写操作期间，所述列选择电路响应于第一写控制信号而将所述第一位线的电压拉向预定电压；写使能电路，生成写使能信号；以及第一再生中继器电路，通过所述第一位线耦合到所述存储器单元的第一列，其中，所述第一再生中继器电路在所述第一写操作期间响应于所述写使能信号而将所述第一位线的电压拉向所述预定电压。
在示例2中，根据示例1所述的存储器电路可以可选地包括，其中所述第一再生中继器电路在所述第一写操作期间将所述第一位线放电至地电压。
在示例3中，根据示例1-2中任一项所述的存储器电路可以可选地包括，其中所述第一再生中继器电路包括第一反相器电路以及第一晶体管，所述第一反相器电路耦合到所述第一位线，所述第一晶体管耦合到所述第一位线和所述第一反相器电路的输出，并且其中，在所述第一写操作期间，响应于所述列选择电路将所述第一位线的电压拉向所述预定电压，所述第一反相器电路导通所述第一晶体管以将所述第一位线的电压拉向所述预定电压。
在示例4中，根据示例1-3中的任一项所述的存储器电路可以可选地包括，其中所述第一再生中继器电路通过第二位线耦合到所述存储器单元的第一列，并且其中，在向所述第一列中的至少一个存储器单元的第二写操作期间，所述第一再生中继器电路响应于所述写使能信号而将所述第二位线的电压拉向所述预定电压。
在示例5中，根据示例1-4中任一项所述的存储器电路可以还包括：字线解码器电路，耦合到所述存储器阵列电路，其中，所述存储器阵列电路包括存储器单元的行，其中，所述字线解码器电路通过字线耦合到所述存储器单元的行，并且其中，所述字线解码器电路断言所选字线以将位写入与所选字线耦合的行中的存储器单元。
在示例6中，根据示例1-5中任一项所述的存储器电路可以可选地包括，其中所述存储器阵列电路还包括存储器单元的第二列，其中，所述列选择电路通过第二位线耦合到所述存储器单元的第二列，其中，在向所述第二列中的至少一个存储器单元的第二写操作期间，所述列选择电路响应于第二写控制信号而将所述第二位线的电压拉向所述预定电压，并且其中，所述存储器电路还包括：第二再生中继器电路，通过所述第二位线耦合到所述存储器单元的第二列，其中所述第二再生中继器电路在所述第二写操作期间响应于所述写使能信号而将所述第二位线的电压拉向所述预定电压。
在示例7中，根据示例1-6中任一项所述的存储器电路可以可选地包括，其中所述列选择电路紧邻所述存储器阵列电路的第一边缘耦合到所述第一位线，其中，所述第一再生中继器电路紧邻所述存储器阵列电路的第二边缘耦合到所述第一位线，并且其中，所述存储器阵列电路的所述第二边缘与所述第一边缘相反。
在示例8中，根据示例1-2或5-7中任一项所述的存储器电路可以可选地包括，其中所述第一再生中继器电路包括第一反相器电路和第二反相器电路以及第一晶体管和第二晶体管，其中，所述第一反相器电路的输入和所述第一晶体管耦合到所述第一位线，其中，第一反相器电路的输出耦合到所述第一晶体管的输入，其中，所述第二反相器电路的输入和所述第二晶体管通过第二位线耦合到所述存储器单元的第一列，并且其中，所述第二反相器电路的输出耦合到所述第二晶体管的输入。
示例9是一种存储器电路，包括：存储器阵列电路，包括耦合到位线的存储器单元列和耦合到参考位线的时序电路；列选择电路，通过所述位线耦合到所述存储器单元列；写驱动器电路，耦合到所述列选择电路；以及第一电容器，耦合到所述写驱动器电路，其中，在向至少一个存储器单元的写操作期间，所述时序电路调整所述参考位线的电压以引起对所述第一电容器上的电压的调整，并且其中，所述写驱动器电路和所述列选择电路响应于对所述第一电容器上的电压的调整，而将所选位线的电压减小到低于预定电压。
在示例10中，根据示例9所述的存储器电路可以可选地包括，其中基于指示在写操作期间要写入所述至少一个存储器单元的位值的数据输入信号，所述写驱动器电路选择所述位线之一，作为响应于对所述第一电容器上的电压的调整而被减小到低于地电压的所选位线。
在示例11中，根据示例9-10中任一项所述的存储器电路可以还包括：第二电容器，耦合到所述写驱动器电路，其中所述时序电路在所述写操作期间调整所述参考位线的电压以引起对所述第二电容器上的电压的调整，并且其中，所述写驱动器电路和所述列选择电路响应于对所述第一电容器和所述第二电容器上的电压的调整，而将所选位线的电压减小到低于所述预定电压。
在示例12中，根据示例9-11中任一项所述的存储器电路可以还包括：逻辑电路，耦合在所述参考位线和所述第一电容器之间。
在示例13中，根据示例9-12中任一项所述的存储器电路可以可选地包括，其中所述时序电路包括第一晶体管和第二晶体管，并且其中，所述第一晶体管和所述第二晶体管在所述写操作期间通过将所述参考位线耦合到处于地电压的节点来对所述参考位线进行放电。
在示例14中，根据示例9-13中任一项所述的存储器电路可以还包括：字线检测电路，响应于在所述写操作期间提供给所述存储器电路的地址的变化而断言字线检测信号，其中所述时序电路包括晶体管，该晶体管响应于所述字线检测电路断言所述字线检测信号而导通以在所述写操作期间调整所述参考位线上的电压。
在示例15中，根据示例9-14中任一项所述的存储器电路可以可选地包括，其中所述存储器阵列电路还包括耦合到所述参考位线的晶体管，该晶体管使所述参考位线的电压的放电时间在所述写操作期间跟踪所选位线的放电时间。
示例16是一种将数据写入存储器电路的方法，所述方法包括：在向存储器电路中的存储器单元列的第一写操作期间，响应于第一写控制信号，利用列选择电路将第一位线的电压朝向预定电压驱动，其中，所述列选择电路通过第一位线耦合到所述存储器单元列；利用写使能电路生成写使能信号；以及在所述第一写操作期间，响应于所述写使能信号，利用第一再生中继器电路将所述第一位线的电压朝向所述预定电压驱动，其中，所述第一再生中继器电路通过所述第一位线耦合到所述存储器单元列。
在示例17中，根据示例16所述的存储器电路可以可选地包括，其中利用所述第一再生中继器电路将所述第一位线的电压朝向所述预定电压驱动还包括：响应于所述列选择电路使得反相器电路在所述第一写操作期间反相所述第一再生中继器电路中的晶体管的栅极处的电压，使用所述反相器电路导通所述晶体管，以将所述第一位线的电压朝向所述预定电压驱动。
在示例18中，根据示例16-17中任一项所述的存储器电路可以可选地包括，在向所述存储器电路中的存储器单元列的第二写操作期间，响应于第二写控制信号，利用所述列选择电路将第二位线的电压朝向所述预定电压驱动，其中，所述列选择电路通过所述第二位线耦合到所述存储器单元列；以及在所述第二写操作期间，响应于所述写使能信号，利用第二再生中继器电路将所述第二位线的电压朝向所述预定电压驱动，其中，所述第二再生中继器电路通过所述第二位线耦合到所述存储器单元列。
在示例19中，根据示例18所述的方法可以可选地包括，其中利用所述第二再生中继器电路将所述第二位线的电压朝向所述预定电压驱动还包括：响应于所述列选择电路使得反相器电路在所述第二写操作期间反相所述第二再生中继器电路中的晶体管的栅极处的电压，使用所述反相器电路导通所述晶体管，以将所述第二位线的电压朝向所述预定电压驱动。
在示例20中，根据示例16-19中任一项所述的方法可以可选地包括，其中利用所述列选择电路将所述第一位线的电压朝向所述预定电压驱动还包括：利用接收数据输入信号的写驱动器电路将所述第一位线的电压朝向所述预定电压驱动，所述数据输入信号指示在所述第一写操作期间要写入所述存储器单元列中的至少一个存储器单元的位值，其中，所述写驱动电路耦合到所述列选择电路。
示例性实施例的上述描述是为了说明的目的而给出的。前述描述并非旨在穷举或限制本文所公开的示例。在一些情况下，可以采用各种特征而无需相应地使用所阐述的其他特征。在不脱离本实施例的范围的情况下，根据上述教导，许多修改、替换和变化是可能的。

Claims (20)

1.一种存储器电路，包括：
存储器阵列电路，包括存储器单元的第一列；
列选择电路，通过第一位线耦合到所述存储器单元的第一列，其中，在向所述第一列中的至少一个存储器单元的第一写操作期间，所述列选择电路响应于第一写控制信号而将所述第一位线的电压拉向预定电压；
写使能电路，生成写使能信号；以及
第一再生中继器电路，通过所述第一位线耦合到所述存储器单元的第一列，其中，所述第一再生中继器电路在所述第一写操作期间响应于所述写使能信号而将所述第一位线的电压拉向所述预定电压。
2.根据权利要求1所述的存储器电路，其中，所述第一再生中继器电路在所述第一写操作期间将所述第一位线放电至地电压。
3.根据权利要求1-2中任一项所述的存储器电路，其中，所述第一再生中继器电路包括第一反相器电路以及第一晶体管，所述第一反相器电路耦合到所述第一位线，所述第一晶体管耦合到所述第一位线和所述第一反相器电路的输出，并且其中，在所述第一写操作期间，响应于所述列选择电路将所述第一位线的电压拉向所述预定电压，所述第一反相器电路导通所述第一晶体管以将所述第一位线的电压拉向所述预定电压。
4.根据权利要求1-2中任一项所述的存储器电路，其中，所述第一再生中继器电路通过第二位线耦合到所述存储器单元的第一列，并且其中，在向所述第一列中的至少一个存储器单元的第二写操作期间，所述第一再生中继器电路响应于所述写使能信号而将所述第二位线的电压拉向所述预定电压。
5.根据权利要求1-2中任一项所述的存储器电路，还包括：
字线解码器电路，耦合到所述存储器阵列电路，其中，所述存储器阵列电路包括存储器单元的行，其中，所述字线解码器电路通过字线耦合到所述存储器单元的行，并且其中，所述字线解码器电路断言所选字线以将位写入与所选字线耦合的行中的存储器单元。
6.根据权利要求1所述的存储器电路，其中，所述存储器阵列电路还包括存储器单元的第二列，其中，所述列选择电路通过第二位线耦合到所述存储器单元的第二列，其中，在向所述第二列中的至少一个存储器单元的第二写操作期间，所述列选择电路响应于第二写控制信号而将所述第二位线的电压拉向所述预定电压，并且其中，所述存储器电路还包括：
第二再生中继器电路，通过所述第二位线耦合到所述存储器单元的第二列，其中，所述第二再生中继器电路在所述第二写操作期间响应于所述写使能信号而将所述第二位线的电压拉向所述预定电压。
7.根据权利要求1-2和6中任一项所述的存储器电路，其中，所述列选择电路紧邻所述存储器阵列电路的第一边缘耦合到所述第一位线，其中，所述第一再生中继器电路紧邻所述存储器阵列电路的第二边缘耦合到所述第一位线，并且其中，所述存储器阵列电路的所述第二边缘与所述第一边缘相反。
8.根据权利要求1-2和6中任一项所述的存储器电路，其中，所述第一再生中继器电路包括第一反相器电路和第二反相器电路以及第一晶体管和第二晶体管，其中，所述第一反相器电路的输入和所述第一晶体管耦合到所述第一位线，其中，所述第一反相器电路的输出耦合到所述第一晶体管的输入，其中，所述第二反相器电路的输入和所述第二晶体管通过第二位线耦合到所述存储器单元的第一列，并且其中，所述第二反相器电路的输出耦合到所述第二晶体管的输入。
9.一种存储器电路，包括：
存储器阵列电路，包括耦合到位线的存储器单元列和耦合到参考位线的时序电路；
列选择电路，通过所述位线耦合到所述存储器单元列；
写驱动器电路，耦合到所述列选择电路；以及
第一电容器，耦合到所述写驱动器电路，其中，在向至少一个存储器单元的写操作期间，所述时序电路调整所述参考位线的电压以引起对所述第一电容器上的电压的调整，并且其中，所述写驱动器电路和所述列选择电路响应于对所述第一电容器上的电压的调整，而将所选位线的电压减小到低于预定电压。
10.根据权利要求9所述的存储器电路，其中，基于指示在写操作期间要写入所述至少一个存储器单元的位值的数据输入信号，所述写驱动器电路选择所述位线之一，作为响应于对所述第一电容器上的电压的调整而被减小到低于地电压的所选位线。
11.根据权利要求9-10中任一项所述的存储器电路，还包括：
第二电容器，耦合到所述写驱动器电路，其中，所述时序电路在所述写操作期间调整所述参考位线的电压以引起对所述第二电容器上的电压的调整，并且其中，所述写驱动器电路和所述列选择电路响应于对所述第一电容器和所述第二电容器上的电压的调整，而将所选位线的电压减小到低于所述预定电压。
12.根据权利要求9-10中任一项所述的存储器电路，还包括：
逻辑电路，耦合在所述参考位线和所述第一电容器之间。
13.根据权利要求9-10中任一项所述的存储器电路，其中，所述时序电路包括第一晶体管和第二晶体管，并且其中，所述第一晶体管和所述第二晶体管在所述写操作期间通过将所述参考位线耦合到处于地电压的节点来对所述参考位线进行放电。
14.根据权利要求9-10中任一项所述的存储器电路，还包括：
字线检测电路，响应于在所述写操作期间提供给所述存储器电路的地址的变化而断言字线检测信号，其中，所述时序电路包括晶体管，该晶体管响应于所述字线检测电路断言所述字线检测信号而导通以在所述写操作期间调整所述参考位线上的电压。
15.根据权利要求9-10中任一项所述的存储器电路，其中，所述存储器阵列电路还包括耦合到所述参考位线的晶体管，该晶体管使所述参考位线的电压的放电时间在所述写操作期间跟踪所选位线的放电时间。
16.一种用于将数据写入存储器电路的方法，所述方法包括：
在向存储器电路中的存储器单元列的第一写操作期间，响应于第一写控制信号，利用列选择电路将第一位线的电压朝向预定电压驱动，其中，所述列选择电路通过第一位线耦合到所述存储器单元列；
利用写使能电路生成写使能信号；以及
在所述第一写操作期间，响应于所述写使能信号，利用第一再生中继器电路将所述第一位线的电压朝向所述预定电压驱动，其中，所述第一再生中继器电路通过所述第一位线耦合到所述存储器单元列。
17.根据权利要求16所述的方法，其中，利用所述第一再生中继器电路将所述第一位线的电压朝向所述预定电压驱动还包括：
响应于所述列选择电路使得反相器电路在所述第一写操作期间反相所述第一再生中继器电路中的晶体管的栅极处的电压，使用所述反相器电路导通所述晶体管，以将所述第一位线的电压朝向所述预定电压驱动。
18.根据权利要求16-17中任一项所述的方法，还包括：
在向所述存储器电路中的存储器单元列的第二写操作期间，响应于第二写控制信号，利用所述列选择电路将第二位线的电压朝向所述预定电压驱动，其中，所述列选择电路通过所述第二位线耦合到所述存储器单元列；以及
在所述第二写操作期间，响应于所述写使能信号，利用第二再生中继器电路将所述第二位线的电压朝向所述预定电压驱动，其中，所述第二再生中继器电路通过所述第二位线耦合到所述存储器单元列。
19.根据权利要求18所述的方法，其中，利用所述第二再生中继器电路将所述第二位线的电压朝向所述预定电压驱动还包括：
响应于所述列选择电路使得反相器电路在所述第二写操作期间反相所述第二再生中继器电路中的晶体管的栅极处的电压，使用所述反相器电路导通所述晶体管，以将所述第二位线的电压朝向所述预定电压驱动。
20.根据权利要求16-17中任一项所述的方法，其中，利用所述列选择电路将所述第一位线的电压朝向所述预定电压驱动还包括：
利用接收数据输入信号的写驱动器电路将所述第一位线的电压朝向所述预定电压驱动，所述数据输入信号指示在所述第一写操作期间要写入所述存储器单元列中的至少一个存储器单元的位值，其中，所述写驱动电路耦合到所述列选择电路。
CN202211392789.0A 2021-12-16 2022-11-08 具有写辅助的存储器电路和方法 Pending CN116266460A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/553,439 US20220108733A1 (en) 2021-12-16 2021-12-16 Memory Circuits And Methods With Write Assist
US17/553,439 2021-12-16

Publications (1)

Publication Number Publication Date
CN116266460A true CN116266460A (zh) 2023-06-20

Family

ID=80932554

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211392789.0A Pending CN116266460A (zh) 2021-12-16 2022-11-08 具有写辅助的存储器电路和方法

Country Status (2)

Country Link
US (1) US20220108733A1 (zh)
CN (1) CN116266460A (zh)

Also Published As

Publication number Publication date
US20220108733A1 (en) 2022-04-07

Similar Documents

Publication Publication Date Title
EP3262650B1 (en) Read-assist circuits for memory bit cells employing a p-type field-effect transistor (pfet) read port(s), and related memory systems and methods
US10224084B2 (en) Wordline negative boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods
KR100673903B1 (ko) 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법
US9007857B2 (en) SRAM global precharge, discharge, and sense
CN103310831B (zh) 存储单元的写入操作中的信号跟踪
US5828614A (en) Memory cell sensing method and circuitry for bit line equalization
US8213249B2 (en) Implementing low power data predicting local evaluation for double pumped arrays
US8331180B2 (en) Active bit line droop for read assist
US9042193B2 (en) Sense amplifier scheme
US20160247555A1 (en) P-type field-effect transistor (pfet)-based sense amplifiers for reading pfet pass-gate memory bit cells, and related memory systems and methods
US10892007B2 (en) Variable delay word line enable
US9576661B2 (en) Systems and methods for SRAM with backup non-volatile memory that includes MTJ resistive elements
TWI584301B (zh) 記憶體電路及其操作方法
US11250907B2 (en) Variable delay word line enable
US20160093364A1 (en) Selective current boosting in a static random-access memory
US20130308399A1 (en) Write self timing circuitry for self-timed memory
CN111587458B (zh) 用于在半导体器件中提供偏置信号的装置和方法
CN116266460A (zh) 具有写辅助的存储器电路和方法
JP2010182344A (ja) ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、及びＳＲＡＭのテスト方法
US8675427B2 (en) Implementing RC and coupling delay correction for SRAM
US9704567B1 (en) Stressing and testing semiconductor memory cells
US20240096400A1 (en) Memory device sense amplifier control
JPWO2019087769A1 (ja) 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
US20130242676A1 (en) Fast-switching word line driver
TWI808737B (zh) 記憶體裝置及其操作方法以及記憶體系統

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication