CN116249354A - 记忆体装置与其制造方法 - Google Patents

Abstract

一种记忆体装置与其制造方法，记忆体装置包含拥有第一区域与第二区域的基材。第一区域包含多个第一导电条、第一记忆体层、第二导电条与多个第三导电条。多个第一导电条沿侧向延伸且沿垂直方向彼此间隔，第一记忆体层沿垂直方向延伸，第一半导体层沿垂直方向延伸且耦合至部分的第一记忆体层，第二导电条与第三导电条耦合至第一半导体层的侧壁的末端。第二区域包含多个导电板、第二记忆体层、与第二半导体层。多个导电板沿侧向延伸且沿垂直方向彼此间隔，第二记忆体层沿垂直方向延伸且被导电板包覆，第二半导体层与沿垂直方向延伸且被第二记忆体层所包覆。

Description

记忆体装置与其制造方法

技术领域

本揭露的实施方式是有关于一种记忆体装置与其制造方法。

背景技术

由于各种电子元件(例如晶体管、二极管、电阻、电容等等)的集成密度的不断提高，半导体产业已经经历了快速成长。在大多数的情况下，集成密度的提高来自最小特征尺寸的反复缩减，其使得更多的元件可整合至给定区域里。

发明内容

在本揭露的一态样中揭露了记忆体装置。记忆体装置包含拥有第一区域与第二区域的基材。记忆体装置的第一区域包含多个第一导电条、第一记忆体层、第一半导体层、第二导电条、与第三导电条。多个第一导电条沿垂直方向彼此间隔，第一记忆体层沿垂直方向延伸，第一半导体层沿垂直方向延伸且耦合至部分的第一记忆体层，第二导电条与第三导电条沿垂直方向延伸。记忆体装置的第二区域包含多个导电板、第二记忆体层、与第二半导体层。多个导电板沿垂直方向彼此间隔，第二记忆体层沿垂直方向延伸且被多个导电板包围，第二半导体层沿垂直方向延伸且被多个第二记忆体层包围。

在本揭露的另一态样中揭露了记忆体装置。记忆体装置包含设在基材上的多个主动记忆体阵列。记忆体装置进一步包含设在基材上的多个虚设记忆体阵列，其中每一多个主动记忆体阵列沿着第一侧向插入在一对多个虚设记忆体阵列之间。每一多个主动记忆体阵列包含多个沿垂直方向延伸的第一记忆体层与多个沿垂直方向延伸的第一半导体层，且每一多个虚设记忆体阵列包含沿垂直方向延伸的多个第二记忆体层与沿垂直方向延伸的多个第二半导体层。

而在本揭露的另一态样中揭露了记忆体装置的制造方法。此方法包含同时在基材的第一区域形成沿垂直方向彼此间隔且沿第一侧向延伸的多个导电条，与在基材的第二区域形成沿垂直方向彼此间隔且沿第一侧向延伸的多个导电板。此方法还包含形成沿垂直方向延伸且耦合至多个导电条的第一记忆层；形成沿垂直方向延伸且耦合至部分第一记忆层的第一半导体层；形成沿垂直方向延伸且被多个导电板包围的第二记忆体层；以及形成沿垂直方向延伸且被多个第二记忆体层包围的第二半导体层。

附图说明

从以下详细描述及附随的附图，能最佳地了解本揭露的态样。要强调的是，根据业界的标准实务，各特征并未依比例绘制。事实上，为了阐明讨论的内容，各特征的尺寸均可任意地增加或缩减。

图1是绘示依照一些实施方式的示范记忆体装置的透视图；

图2是绘示依照一些实施方式的用于制造记忆体装置的方法的示范流程图；

图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、与图9B是绘示依照一些实施方式的使用图2的方法制造的在各种工艺阶段的示范半导体装置的透视图；

图10、图11A、图11B、图11C、图11D、图11E、图12A、图12B、图12C、图13A、图13B、图13C、图13D、图13E、与图13F是绘示依照一些实施方式的使用图2的方法制造的在各种工艺阶段的示范半导体装置的一部分的俯视图或剖面图。

【符号说明】

100：半导体装置

102a：第一区域

102b：第二区域

104：主动记忆体阵列

106：记忆体串

108：导电结构

110：第一记忆体层

112：第一半导体层

114：虚设记忆体阵列

116：虚设记忆体串

118：导电层

120：第二记忆体层

122：第二半导体层

200：方法

202：操作

204：操作

206：操作

208：操作

210：操作

212：操作

214：操作

300：半导体装置

302A：第一区域、基材

302B：第二区域、基材

304A：绝缘层

304B：绝缘层

306A：牺牲层

306B：牺牲层

402A：字元线沟槽

402B：字元线洞

404A：鳍状结构

502A：第一字元线凹槽

502B：第二字元线凹槽

602A：字元线、导电条

602B：字元线、导电板

702A：记忆体层

702B：记忆体层

712A：半导体层

712B：半导体层

716A：介电柱

716B：介电柱

802A：区块、隔离半导体层

802B：区块、隔离半导体层

802C：区块、隔离半导体层

802D：区块、隔离半导体层

810A：记忆体串

810B：记忆体串

810C：记忆体串

810D：记忆体串

810E：记忆体串

810F：记忆体串

810G：记忆体串

810H：记忆体串

820：虚设记忆体串

820A：记忆体串

820B：记忆体串

820C：记忆体串

820D：记忆体串

820E：记忆体串

820F：记忆体串

902A：位元线

902B：位元线

904A：源极线

904B：源极线

1000A：主动记忆体阵列

1000B：虚设记忆体阵列

1100：导电板

1102：记忆体层

1104：半导体层

1106A：金属柱

1106B：金属柱

1106C：金属柱

1106E：金属柱

1108A：介电柱

1108B：介电柱

1108C：介电柱

1108D：介电柱

1108E：介电柱

具体实施方式

以下的揭露提供了许多不同的实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的部件与安排的特定实施例是用以简化本揭露。当然这些仅为实施例并且非以作为限制为目的。举例而言，于描述中，第一特征形成于第二特征上或上方，可包含第一特征与第二特征以直接接触形成的实施方式，亦可包含额外特征可能在第一特征与第二特征之间形成的实施方式，以致于第一特征与第二特征可能不会直接接触。除此之外，本揭露可能在各类实施例中重复参考数字和/或字母。此重复是为了简明的目的，其本身并非为了界定所描述的各实施方式和/或配置间的关系。

此外，在此可能使用空间上的相对用语，诸如：“在…之下(beneath)”、“在…下面(below)”、“较低(lower)”、“在…上面(above)”、“较高(upper)”、“顶部(top)”、“底部(bottom)”与相似用语，以简明描述如图所示的一元件或特征与另一(另一些)元件或特征的关系的叙述。空间上的相对用语旨在包含设备在使用或操作中除了图上所描绘的定向之外的不同定向。仪器可另外定向(旋转90度或其他定向)，且在此使用的空间关系叙述可同样地依此解释。

单一晶片的大型整合与平面缩放正达到昂贵的极限。倘若此刻的单一晶片与之后的记忆体块、记忆体巨集、与处理核心可在最佳化设计与工艺的小平面面积的垂直积层上紧密连结，则可提升效能，降低功耗与控制成本。这样的垂直积层装置的实施例包含三维(3D)记忆体装置。

一般而言，三维记忆体装置包含在绝缘层与栅极层的积层中形成的记忆体单元的阵列。记忆体单元横跨基材上的多个记忆层(数层或数级)形成。举例而言，每一记忆体单元可组成自：沿阵列的垂直方向连续延伸的部分的半导体层、沿垂直方向连续延伸的部分的记忆膜、沿垂直方向连续延伸的第一导电结构(作为漏极电极)、沿垂直方向连续延伸的第二导电结构(作为源极电极)、与沿着阵列的第一侧向连续延伸的一些第三导电结构的其中之一(作为栅极电极)。漏极电极、源极电极、与栅极电极可分别操作来耦合至或作为记忆体单元的“位元线(BL)”、“源极/选择线(SL)”、与“字元线(WL)”。

形成这样的三维记忆体装置(例如其WLs)时，工艺一般包含使用数个可图案化层将积层图案化(例如覆盖积层的第一硬罩幕层、覆盖第一硬罩幕层的第二硬罩幕层、与覆盖第二硬罩幕层的光阻)；依序蚀刻光阻、第二硬罩幕层、与第一硬罩幕层，以在基层上形成图案；以及蚀刻积层，以形成延伸穿过积层的数个沟槽。然而，在记忆体单元阵列形成的第一区域与无阵列形成的第二区域之间的图案密度的巨大差异可能导致工艺污染。举例而言，一般来说，第一硬罩幕层与第二硬罩幕层均匀地沉积在积层上。在这两区域之间的图案密度的巨大差异可导致在第二区域中理应在形成沟槽后移除的可图案化层仍然残留在积层上。在一些区域中这样残留的可图案化层可使得一些后续工艺失败(例如研磨工艺)。因此，现存的三维记忆体装置或其形成方法在一些态样中尚未完全地令人满意。

本揭露的实施方式是在形成半导体装置的背景下讨论，特别是在形成免除上述问题的三维记忆体装置。举例而言，本揭露提供包含第一区域与第二区域的基材。第一区域配置以形成一或多个主动记忆体阵列，第二区域配置以形成一或多个虚设记忆体阵列。第一区域与第二区域可彼此紧邻。具体而言，在第一区域中的每一主动记忆体阵列在第一区域中包含数个存取线(例如BLs、SLs、与WLs)，而每一虚设记忆体阵列亦可包含可与在第一区域中的存取线同时形成的数个存取线(例如至少一BLs、SLs、与WLs)。通过同时形成第二区域的存取线(即同时形成虚设记忆体阵列与主动记忆体阵列)，可大幅地减少图案密度的巨大差异所导致的工艺污染。

图1是绘示依照一实施方式的包含数个第一区域102a与数个第二区域102b的半导体装置100的透视图。包含主动记忆体阵列104的第一区域102a与包含虚设记忆体阵列114的第二区域102b在侧向(例如Y方向)上彼此紧邻。

主动记忆体阵列104可包含多个彼此侧向间隔设置的记忆体串106。每一记忆体串106可包含沿着侧向(例如X方向)延伸且沿垂直方向(例如Z方向)彼此间隔设置的多个导电结构108、沿垂直方向延伸的第一记忆体层110、与沿垂直方向延伸且耦合至部分的第一记忆体层110的第一半导体层112。

每一虚设记忆体阵列114可包含彼此侧向间隔设置的虚设记忆体串116。每一虚设记忆体串116包含沿着侧向(例如X方向)延伸且沿垂直方向(例如Z方向)彼此间隔设置的多个导电层118、沿垂直方向延伸且被多个导电层118包覆的第二记忆体层120、与沿垂直方向延伸且被第二记忆体层120包覆的第二半导体层122。亦即，多个导电层118包覆包含第二记忆体层120的多个虚设记忆体串116。虽然图1所示的实施方式包含三个第一区域102a与两个第二区域102b，应当了解到的是，在不脱离本揭露的范畴下，半导体装置100可包含任意数量的第一区域102a与第二区域102b。

图2是绘示依照一实施方式的用于形成如三维记忆体装置的半导体装置300的方法200的流程图。举例而言，方法200的至少一些操作(或步骤)可用以形成与半导体装置100实质类似的记忆体装置。应当注意的是，方法200仅作为实施例，而非用以限制本揭露。因此，可理解的是，可在图2的方法200之前、期间、与之后提供额外的操作，且一些其他的操作在此将只被简略地描述

在一些实施方式中，方法200的操作可分别与如图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、与图9B所示的在各种制造阶段的示范半导体装置300的剖面图连结，此将在下面更详细地讨论。虽然图3A至图9B描绘包含数个主动记忆体阵列与数个虚设记忆体阵列的半导体装置300，应当了解的是，半导体装置300可包含数个其他装置，例如电感器、保险丝、电容、线圈等等，而仍在本揭露的范围内。

方法200大体上可包含同时在基材的第一区域上形成沿垂直方向彼此间隔且沿第一侧向延伸的多个记忆体串，与在基材的第二区域上形成沿垂直方向彼此间隔且沿第一侧向延伸的多个导电层。此方法还包含形成沿垂直方向延伸且耦合至多个记忆体串的第一记忆体层；形成沿垂直方向延伸且耦合至部分的第一记忆体层的第一半导体层；形成沿垂直方向延伸且为多个导电层包覆的第二记忆体层；与形成沿垂直方向延伸且为第二记忆体层覆盖的第二半导体层。

进一步地，方法200始于操作202，操作202包含提供包含第一区域与第二区域，例如分别如图3A与图3B所示的第一区域302A与第二区域302B的基材。如图1所示，这样分别定义主动记忆体阵列的平面面积与虚设记忆体阵列的平面面积的二区域可紧邻彼此设置。在以下的讨论中，区域302A与区域302B有时可称为基材302A与基材302B。

基材302A与基材302B可为半导体基材，例如块半导体、绝缘体上半导体(SOI)基材、或相似者，其可经过掺杂(例如使用p型掺杂物或n型掺杂物)或未经掺杂。基材302A与基材302B可为晶圆，例如硅晶圆。一般而言，绝缘体上半导体基材包含形成在绝缘层上的半导体材料层。绝缘层可例如为埋入氧化物(BOX)层、氧化硅层、氮化硅层、或相似者。绝缘层设在基材上，一般为硅基材或玻璃基材。亦可使用其他基材，例如多层基材或梯度基材。在一些实施方式中，基材302A与基材302B的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包含硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、和/或磷砷化铟镓的合金半导体；或其组合。

进一步地，在操作202中，积层均匀地形成在基材302A与基材302B上。积层包含在垂直方向(例如Z方向)上交替堆叠在彼此的顶部上的多个绝缘层(例如绝缘层304A与绝缘层304B)与多个牺牲层(例如牺牲层306A与牺牲层306B)。虽然在图3A与图3B(与下方的附图)的例示实施方式中积层与基材302A及基材302B直接接触，应当理解的是，当基材302A与基材302B体现为半导体材料时，记忆体装置300可包含数个金属层(例如嵌有数个金属连接结构的介电层)设在基材302A与基材302B和积层之间。如此，基材302A与基材302B可实施为介电材料(例如氮化硅)，其作为形成在金属层上的蚀刻停止层。

举例而言，一牺牲层306A与牺牲层306B设在一绝缘层304A与绝缘层304B上，然后另一绝缘层304A与绝缘层304B设在牺牲层306A与牺牲层306B上，依此类推。如图3A与图3B所示，积层的最顶层(例如离基材302A与基材302B最远的层)与最底层(例如离基材302A与基材302B最近的层)可包含绝缘层304A与绝缘层304B。虽然图3A与图3B显示积层包含5个绝缘层304A与绝缘层304B以及4个牺牲层306A与牺牲层306B，积层可包含任意数量的绝缘层与牺牲层(例如4、5、6、7、8或更多个)。在各种实施方式中，如果在积层中的牺牲层306A与牺牲层306B的数量为n，在积层中的绝缘层304A与绝缘层304B的数量可为n+1。

多个绝缘层304A与绝缘层304B的每一个可拥有大约相同的厚度，例如在大约5纳米至大约100纳米的范围内，包含端点。此外，牺牲层306A与牺牲层306B可具有与绝缘层304A及绝缘层304B相同或不同的厚度。绝缘层304A与绝缘层304B的厚度可在数纳米至数十纳米的范围内(例如在5纳米至100纳米的范围内，包含端点)。

绝缘层304A与绝缘层304B和牺牲层306A与牺牲层306B拥有不同的成分。在各实施方式中，绝缘层304A与绝缘层304B和牺牲层306A与牺牲层306B具有在各层之间提供不同的氧化速率和/或蚀刻选择比的成分。在一些实施方式中，绝缘层304A与绝缘层304B可由氧化硅所形成，牺牲层306A与牺牲层306B可由氮化硅所形成。牺牲层306A与牺牲层306B仅为间隔层，其最后会被移除，而不会形成半导体装置100的主动元件。

在各实施方式中，绝缘层304A与绝缘层304B和牺牲层306A与牺牲层306B可从基材302A与基材302B磊晶生长。举例而言，绝缘层304A与绝缘层304B和牺牲层306A与牺牲层306B可通过分子束磊晶(MBE)工艺，例如有机金属化学气相沉积(MOCVD)工艺，炉化学气相沉积工艺的化学气相沉积(CVD)，和/或其他适当的磊晶成长工艺。在磊晶成长期间，基材302A与基材302B的晶体结构向上延伸，导致绝缘层304A与绝缘层304B和牺牲层306A与牺牲层306B具有与基材302A与基材302B相同的晶向。在其他实施方式中，绝缘层304A与绝缘层304B和牺牲层306A与牺牲层306B可利用原子层沉积(ALD)工艺生长。

对应图2的操作204，图4A与图4B是分别绘示依照各种实施方式的制造的各阶段的其中之一的半导体装置300的透视图，其中形成数个字元线(WL)沟槽402A与数个字元线洞402B在第一区域302A与第二区域302B中。

如图4A所示，在至少一主动记忆体阵列将形成的第一区域302A中，字元线沟槽402A沿着侧向(例如X方向)延伸。虽然图4A所绘示的实施方式中显示4个字元线沟槽402A，应当理解的是，第一区域302A可包含任意数量的字元线沟槽402A，而仍在本揭露的范围内。如图4B所示，在至少一虚设记忆体阵列将形成的第二区域302B中，字元线沟槽配置为在垂直方向(例如Z方向)上穿设于部分的积层的字元线洞402B。虽然图4B所绘示的实施方式中显示6个字元线洞402B，应当理解的是，第二区域302B可包含任意数量的字元线洞402B，而仍在本揭露的范围内。

在一些实施方式中，可使用一或多个蚀刻工艺形成字元线沟槽402A与字元线洞402B。蚀刻工艺可均包含例如电浆蚀刻工艺、反应性离子蚀刻(RIE)工艺、中性粒子束蚀刻(NBE)工艺、其他相似者、或其组合。在一些实施方式中，电浆蚀刻工艺(包含自由基电浆蚀刻、远程电浆蚀刻、与其他合适的电浆蚀刻工艺、反应性离子蚀刻、与深反应性离子式蚀刻)，例如氯气、溴化氢、四氟化碳、三氟甲烷、二氟甲烷、氟甲烷、全氟丁二烯、三氯化硼、六氟化硫、氢气、三氟化氮的气体源，以及其他合适的蚀刻气体源与其组合可与钝化气体，例如氮气、氧气、二氧化碳、二氧化硫、一氧化碳、甲烷、四氯化硅、与其他合适的钝化气体及其组合，一起使用。此外，对于电浆蚀刻工艺，气体源和/或钝化气体可以气体，例如氩气、氦气、氖气、与其他合适的稀释气体及其组合来稀释，以形成空腔。作为非限制用的实施例，在蚀刻工艺中可使用10瓦特至3000瓦特的电源功率、0瓦特至3000瓦特的偏压功率、1毫托至5托的压力、与0sccm至5000sccm的蚀刻气体流量。然而，应注意的是，这些范围外的电源功率、偏压功率、压力、与流量亦可考虑。蚀刻工艺可为非等向性的。

用以形成字元线沟槽402A与字元线洞402B的蚀刻工艺蚀刻穿过积层的每一个牺牲层306A与牺牲层306B和绝缘层304A与绝缘层304B，以使得字元线沟槽402A与字元线洞402B的每一个从最顶部的绝缘层304A与最顶部的绝缘层304B经过最底部的绝缘层304A与最底部的绝缘层304B，延伸至基材302A与基材302B。

在第一区域402A中，由于字元线沟槽402A的形成，鳍状结构404A形成了。如所示，鳍状结构404A(有时称作条状结构)皆沿侧向(例如X方向)延伸且彼此平行。每一个鳍状结构404A包含交替叠置在彼此之上的数个层(或级)。特别地，每一个鳍状结构404A包含交替叠置的数个(剩余部分的)绝缘层304A与绝缘层304B、以及数个(剩余部分的)牺牲层306A与牺牲层306B。

对应至图2的操作206，图5A与图5B是分别绘示依照各种实施方式的制造的各阶段的其中之一的半导体装置300的透视图，其中形成数个第一字元线凹槽502A与数个第二字元线凹槽502B在第一区域302A与第二区域302B中。

为形成第一字元线凹槽502A与第二字元线凹槽502B，可进一步(例如在侧向上)凹入每个牺牲层306A与牺牲层306B的部分。可通过进行蚀刻工艺，来凹入牺牲层306A与牺牲层306B，此蚀刻工艺对绝缘层304A与绝缘层304B具选择性而通过字元线沟槽402A与字元线洞402B蚀刻牺牲层306A与牺牲层306B。换句话说，在整个选择性蚀刻工艺中，绝缘层304A与绝缘层304B可实质地保持完整。在第一区域302A中，在每一个鳍状结构404A中，牺牲层306A的端部可侧向凹入(例如沿Y方向)。在一些实施方式中，每一个牺牲层306A可从其两端(沿Y方向)向内凹入一特定的回蚀距离。可将此回蚀距离控制为小于牺牲层306A沿Y方向在的宽度的一半，以保持牺牲层306A的中央部分完整，如图5A所示。同样地，在第二区域302B中，关于每一个字元线洞402B，牺牲层306B的端部可侧向与横向地凹入(例如沿X方向或Y方向)。在一些实施方式中，每一个牺牲层306B可凹入一特定的回蚀距离，使得在字元线洞402B之间的牺牲层306B的中央部分保持完整。

蚀刻工艺可包含采用湿蚀刻溶液的湿蚀刻工艺，或可为气相(干)蚀刻工艺，其中蚀刻剂以气相导入第一沟槽(虚线)中。在牺牲层306A与牺牲层306B包含氮化硅且绝缘层304A与绝缘层304B包含氧化硅的实施例中，蚀刻工艺可包含湿蚀刻工艺，其中将工件浸入包含磷酸的湿蚀刻槽中，磷酸蚀刻牺牲层306A与牺牲层306B的氮化硅，而对氧化硅、硅、与绝缘层304A与绝缘层304B的各种其他材料具有选择性。

接着，对应操作208，可(例如，共形地)形成金属填充层，以填充相对于绝缘层304A与绝缘层304B向内朝存留的牺牲层306A与牺牲层306B延伸的第一字元线凹槽502A与第二字元线凹槽502B，进而形成字元线602A与字元线602B，分别如图6A与图6B所示。由于字元线602A与字元线602B通常分别继承第一字元线凹槽502A与第二字元线凹槽502B的尺寸与轮廓，因此字元线602A可均呈现出相对窄的条纹状轮廓，而字元线602B可均呈现出相对宽的板状轮廓。因此，字元线602A有时可称为导电条602A，字元线602B有时可称为导电板602B。在一些实施方式中，金属填充层包含选自于由钨、铜、钴、钌、钛、钽、或其组合所组成的一族群的至少一金属材料。可利用共形沉积方式沉积金属填充层，共形沉积方式可例如为化学气相沉积(CVD)、原子层沉积(ALD)、无电极镀、电镀、或其组合。

对应图2的操作210，图7A与图7B是分别绘示依照各种实施方式的制造的各阶段的其中之一的半导体装置300的透视图，其中形成数个半导体层712A接着数个记忆体层702A在第一区域302A中，接着形成数个半导体层712B数个记忆体层702B在第二区域302B中。

在各种实施方式中，在第一区域302A中，每一记忆体层702A包含两部分，每一部分形成以沿对应的沟槽402A的侧壁的其中之一延伸。借此，记忆体层的每一部分与对应数量的字元线602A接触(经由它们各自暴露出的侧壁)。在记忆体层702A上方，每一半导体层712A亦包含分别与对应的记忆体层的两部分接触的两部分。如图7A所绘示的实施例所示，包含两部分的记忆体层702A与包含两部分的半导体层712A形成在沟槽402A的中。在第二区域302B中，每一记忆体层702B沿着对应的字元线洞402B的侧壁设置。借此，记忆体层的每一部分与对应数量的字元线接触(经由它们各自暴露出的侧壁)。在记忆体层702B上，每一半导体层712B径向地设在记忆体层702B的内表面上，且与记忆体层702B接触。如图7B所绘示的实施例所示，记忆体层702B与半导体层712B形成在字元线洞402B中。

每一记忆体层702A与记忆体层702B可包含铁电材料，例如锆钛酸铅(PZT)、铅锆/三氧化钛、钛酸钡、钛酸铅等等。然而，应当理解到的是，记忆体层702A与记忆体层702B可均包含电荷储存层，而仍在本揭露的范围中。可使用物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、原子层沉积(ALD)、分子束磊晶、任何其他合适的工艺或其组合来形成记忆体层702A与记忆体层702B。可沉积共形涂层，使得记忆体层702A与记忆体层702B在字元线沟槽或字元线洞的径向内表面上均呈连续。

每一半导体层712A与半导体层712B形成在记忆体层的径向内表面(侧壁)上。在一些实施方式中，半导体层712A与半导体层712B可均由半导体材料所形成，半导体材料例如为硅(例如多晶硅或非晶硅)、锗、硅锗、碳化硅(SiC)等等。可使用物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、原子层沉积(ALD)、分子束磊晶、任何其他合适的工艺或其组合来形成半导体层712A与半导体层712B。可沉积共形涂层，使得半导体层712A与半导体层712B在记忆体层的径向内表面上呈连续。

接着，以绝缘材料(例如氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳化硅、碳氧化硅、碳氮氧化硅、相似材料、或其组合)填充每一字元线沟槽402A与字元线洞402B，以形成内间隙壁或介电柱716A与介电柱716B。在一些实施方式中，介电柱716A与介电柱716B可由与多个绝缘层304A及绝缘层304B相同的材料所形成。可使用物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、原子层沉积(ALD)、分子束磊晶、任何其他合适的工艺或其组合、高深宽比填沟工艺(HARP)、另一可应用工艺、或其组合来形成介电柱716A与介电柱716B。

对应图2的操作212，图8A与图8B是分别绘示依照各种实施方式的制造的各阶段的其中之一的半导体装置300的透视图，其中对在第一区域302A中的每个半导体层712A图案化，且在第二区域302B中的记忆体层702B可保持实质完整。

在一些实施方式中，在第一区域302A中，将每一半导体层712A图案化成数个区块，每一个区块可定义主动记忆体阵列的记忆体串的初始平面面积。例如在图8A中，将半导体层712A(例如在最左边的介电柱716A的左方上)图案化成分离的区块802A、802B、802C、与802D。区块802A至区块802D的每一个可作为记忆体串的通道。具体而言，每一记忆体串包含数个彼此垂直间隔的记忆体单元，且记忆体单元包含部分的耦合部分作为其通道。举例而言，四个记忆体串810A、记忆体串810B、记忆体串810C、记忆体串810D可分别以区块802A至区块802D定义(或隔离)。这四个记忆体串810A至记忆体串810D的每一个包含由对应区块的四个个别的部分与四个耦合的字元线602A所定义的四个记忆体单元。依照各实施方式，在第二区域302B中不执行进一步的隔离步骤。举例而言，可以光阻(未显示)覆盖第二区域302B，而对第一区域302A中的半导体层712A进行隔离步骤。

对应图2的操作214，图9A与图9B是分别绘示依照各种实施方式的制造的各阶段的其中之一的半导体装置300的透视图，其中形成数个位元线(BLs)902A与数个源极线(SLs)904A在第一区域302A中，且形成数个位元线902B与数个源极线904B在第二区域302B中。

在一些实施方式中，在第一区域302A中，每一位元线902A与源极线904A由金属填充材料所形成，且沿Z方向延伸。因此，位元线902A与源极线904A有时可称为金属柱或沿垂直方向延伸的导电结构。每一示范记忆体串810A至记忆体串810D耦合至一对位元线902A与源极线904A。进一步地，在字元线沟槽中的彼此面对的两个记忆体串、任意的记忆体串810A至记忆体串810D与沿例如Y方向邻设于其的记忆体串例如可共享一对位元线902A与源极线904A。在一些实施方式中，在第二区域302B中，每一位元线902B与源极线904B也由金属填充材料所形成，且也沿垂直方向(例如Z方向)延伸。同样地，位元线902B与源极线904B有时可称为金属柱或沿垂直方向延伸的导电结构。根据本揭露的各实施方式，于形成源极线904A与源极线904B和位元线902A与位元线902B后，主动记忆体阵列与虚设记忆体阵列可分别形成在第一区域302A与第二区域302B中，以下将参照图10所示的半导体装置300的俯视图更详细地讨论。

金属填充层包含选自于由钨、铜、钴、钌、钛、钽、或其组合所组成的一族群的至少一金属材料。可利用共形沉积方式沉积金属填充层，共形沉积方式可例如为化学气相沉积(CVD)、原子层沉积(ALD)、无电极镀、电镀、或其组合。

图10是依照一实施方式的半导体装置300的俯视图，此半导体装置包含彼此侧向排列的数个第一区域302A与数个第二区域302B。如所示，每一第一区域302A可具有至少一边耦接第二区域302B的其中之一。第一区域302A配置以形成至少一主动记忆体阵列，且第二区域302B配置以形成至少一虚设记忆体阵列，其中主动记忆体阵列可通过通过其存取线(例如字元线、位元线、与源极线)施加各种控制信号来操作，而虚设记忆体阵列可能无法操作。举例而言，即便具有与主动记忆体阵列的存取线同时形成的存取线，这些为虚设记忆体阵列形成的存取线可能是浮置的或无法施加任何控制信号。

在图10中所绘示的实施方式中，主动记忆体阵列1000A形成在第一区域302A的对应一者中，且虚设记忆体阵列1000B形成在第二区域302B的对应一者。主动记忆体阵列1000A包含数个彼此侧向地间隔的记忆体串。举例而言，标记了八个记忆体串810A、记忆体串810B、记忆体串810C、记忆体串810D、记忆体串810E、记忆体串810F、记忆体串810G、与记忆体串810H。记忆体串810A至记忆体串810D(在填充绝缘材料的对应的字元线沟槽的左侧)共享相同的记忆体层802A。每一记忆体层810A至记忆体层810D具有其自己的隔离半导体层(通道)802A、隔离半导体层802B、隔离半导体层802C、或隔离半导体层802D，且每一记忆体串810A至记忆体串810D耦合至个别的一对位元线902A与源极线904A。进一步地，设于字元线沟槽的相对两侧的两记忆体串共享相同的一对位元线902A与源极线904A。举例而言，记忆体串810D与记忆体串810H共享相同的一对位元线902A与源极线904A，其中它们的半导体层(通道)设于填充绝缘材料的对应的字元线沟槽的相对两侧。

虚设记忆体阵列1000B也包含数个彼此侧向间隔的记忆体串。举例而言，标记了六个记忆体串820A、记忆体串820B、记忆体串820C、记忆体串820D、记忆体串820E、与记忆体串820F。每一记忆体串820A至记忆体串820F具有自己的隔离记忆体层702B与自己的隔离半导体层(通道)712B，且每一记忆体串820A至记忆体串820F耦合至个别的一对位元线902B与源极线904B。进一步地，记忆体层702B包围半导体层712B，且半导体层712B围绕一对位元线902B与源极线904B，其中介电柱716B插在位元线902B与源极线904B之间。

图11A至图11E是绘示依照本揭露的各实施方式的形成在第二区域302B中的“虚设”记忆体串(例如记忆体串820A至记忆体串820F，其在以下的讨论中有时称为“虚设记忆体串820”)的配置。在以下描述的每一实施方式中，导电板(例如字元线)1100包围部分的垂直延伸的记忆体层1102，且记忆体层1102进一步包围垂直延伸的半导体层1104。

举例而言，图11A是绘示包含包围记忆体层1102的导电板1100的虚设记忆体串，记忆体层1102进一步包围半导体层1104，且半导体层1104围绕一对金属柱1106A(例如虚设源极线与虚设位元线)与沿垂直方向延伸且插入一对金属柱1106A之间的单一介电柱1108A。图11B是绘示包含包围记忆体层1102的导电板1100的虚设记忆体串，记忆体层1102进一步包围半导体层1104，且半导体层1104围绕设在单一金属柱1106B(例如虚设源极线与虚设位元线)的相对两侧的一对介电柱1108B。图11C是绘示包含包围记忆体层1102的导电板1100的虚设记忆体串，记忆体层1102进一步包围半导体层1104，且半导体层1104围绕单一金属柱1106C与设在单一金属柱1106C的一侧的单一介电柱1108C。图11D是绘示包含包围记忆体层1102的导电板1100的虚设记忆体串，记忆体层1102进一步包围半导体层1104，且半导体层1104围绕单一介电柱1108D。图11E是绘示包含包围记忆体层1102的导电板1100的虚设记忆体串，记忆体层1102进一步包围半导体层1104，且半导体层1104围绕单一金属柱1106E。

在一些实施方式中，第二区域302B中的每一虚设记忆体串302B可具有不同于以上所示的矩形剖面的剖面。使用图11E的配置作为代表实施例，在图12A中，虚设记忆体串具有方形剖面的金属柱1106E，半导体层1104包围金属柱1106E，且记忆体层1102包围半导体层1104，并且导电板1100包围记忆体层1102。在图12B中，虚设记忆体串具有圆形剖面的金属柱1106E，半导体层1104包围金属柱1106E，且记忆体层1102包围半导体层1104，并且导电板1100包围记忆体层1102。在图12C中，虚设记忆体串具有椭圆形剖面的金属柱1106E，半导体层1104包围金属柱1106E，且记忆体层1102包围半导体层1104，并且导电板1100包围记忆体层1102。应当理解到的是，图12A至图12C所示的每一实施方式皆可应用于图11A至图11E所示的任何其他实施方式。

在一些实施方式中，在第二区域302B中的虚设记忆体串820可以各种布局设置。举例而言，如图13A所示，具有方形形状的虚设记忆体串820可以非交错方式设置。换句话说，每一列的虚设记忆体与对应的任何其他列的虚设记忆体串对齐。举例而言，第一列的最底部的记忆体串与任何其他列的最底部的记忆体串对齐。在图13B中，具有方形形状的记忆体串820可以交错方式设置。换句话说，每一列的虚设记忆体阵列与其他一些列的对应的虚设记忆体阵列错位，且与其他一些列的对应的虚设记忆体阵列并排。举例而言，第一列的最底部的记忆体串与第三列的最底部的记忆体串对齐，且与第二列的最底部的记忆体串错位。在图13C与图13D中，虚设记忆体串820可具有不同形状(例如数个方形形状与数个长方形形状)的组合。在图13E中，具有方形形状的虚设记忆体串820可以非交错方式设置。在图13F中，具有长方形形状的虚设记忆体串820可以交错方式设置。

在本揭露的一态样中揭露了记忆体装置。记忆体装置包含拥有第一区域与第二区域的基材。记忆体装置的第一区域包含多个第一导电条、第一记忆体层、第一半导体层、第二导电条、与第三导电条。多个第一导电条沿垂直方向彼此间隔，第一记忆体层沿垂直方向延伸，第一半导体层沿垂直方向延伸且耦合至部分的第一记忆体层，第二导电条与第三导电条沿垂直方向延伸。记忆体装置的第二区域包含多个导电板、第二记忆体层、与第二半导体层。多个导电板沿垂直方向彼此间隔，第二记忆体层沿垂直方向延伸且被多个导电板包围，第二半导体层沿垂直方向延伸且被多个第二记忆体层包围。在一些实施方式中，第一区域紧邻第二区域。在一些实施方式中，第二记忆体层沿垂直方向连续延伸，且第二记忆体层的多个部分分别被导电板分离地包覆。在一些实施方式中，第二半导体层沿该垂直方向连续延伸，且第二半导体层的多个部分分别被导电板分离地包覆。在一些实施方式中，记忆体装置在第二区域中还包含一对第四导电条。此对第四导电条沿垂直方向延伸。其中第二半导体层包围此对第四导电条，且单一介电柱插入在此对第四导电条之间。在一些实施方式中，记忆体装置在第二区域中还包含单一第五导电结构。单一第五导电结构沿垂直方向延伸。其中第二半导体层分别包围单一第五导电结构与设置在单一第五导电结构的相对两侧的一对介电柱。在一些实施方式中，记忆体装置在第二区域中还包含单一第六导电结构。单一第六导电结构沿垂直方向延伸。其中第二半导体层包围单一第六导电结构与设置在单一第六导电结构的一侧的单一介电柱。在一些实施方式中，记忆体装置，还包含介电柱。介电柱沿垂直方向延伸。其中第二半导体层包围介电柱，且无导电材料设于介电柱与第二半导体层之间。在一些实施方式中，记忆体装置还包含单一第七导电结构。单一第七导电结构沿垂直方向延伸。其中第二半导体层包围单一第七导电结构，且无介电材料设于单一第七导电结构与第二半导体层之间。在一些实施方式中，单一第七导电结构具有长方形形状、方形形状、圆形形状、或椭圆形形状的剖面。

在本揭露的另一态样中揭露了记忆体装置。记忆体装置包含设在基材上的多个主动记忆体阵列。记忆体装置进一步包含设在基材上的多个虚设记忆体阵列，其中每一多个主动记忆体阵列沿着第一侧向插入在一对多个虚设记忆体阵列之间。每一多个主动记忆体阵列包含多个沿垂直方向延伸的第一记忆体层与多个沿垂直方向延伸的第一半导体层，且每一多个虚设记忆体阵列包含沿垂直方向延伸的多个第二记忆体层与沿垂直方向延伸的多个第二半导体层。在一些实施方式中，第一半导体层的其中之一沿第一记忆体层的对应一者的侧壁的一部分延伸。在一些实施方式中，第二记忆体层的其中之一包围第二半导体层的对应一者。在一些实施方式中，每一第二半导体层围绕沿垂直方向延伸的导电结构或沿垂直方向延伸的介电柱的至少一者。在一些实施方式中，每一主动记忆体阵列包含多个导电条，导电条沿垂直方向彼此间隔，且沿垂直于第一侧向的第二侧向延伸。在一些实施方式中，每一虚设记忆体阵列包含多个导电板，导电板沿垂直方向彼此间隔，且沿垂直于第一侧向的第二侧向延伸。在一些实施方式中，第一导电条、第一记忆体层、第一半导体层、第二导电条、与第三导电条共同作用为一主动记忆体阵列的一部分，而导电板、第二记忆体层、与第二半导体层共同作用为一虚设记忆体阵列的一部分。

而在本揭露的另一态样中揭露了记忆体装置的制造方法。此方法包含同时在基材的第一区域形成沿垂直方向彼此间隔且沿第一侧向延伸的多个导电条，与在基材的第二区域形成沿垂直方向彼此间隔且沿第一侧向延伸的多个导电板。此方法还包含形成沿垂直方向延伸且耦合至多个导电条的第一记忆层；形成沿垂直方向延伸且耦合至部分第一记忆层的第一半导体层；形成沿垂直方向延伸且被多个导电板包围的第二记忆体层；以及形成沿垂直方向延伸且被多个第二记忆体层包围的第二半导体层。在一些实施方式中，导电条、第一记忆体层、与第一半导体层组成部分的主动记忆体阵列，而导电板、第二记忆体层、与第二半导体层组成部分的虚设记忆体阵列。在一些实施方式中，第一区域紧邻第二区域。

在此使用的用语“约”、“近似”广义地意指所述数值的±10％内。举例而言，约0.5包含0.45与0.55，约10包含9至11，约1000包含900至1100。

前述已概要说明了数个实施方式的特征，因此熟悉此技艺者可更加了解本揭露的态样。熟悉此技艺者应当理解于其可轻易地利用本揭露做为基础，来设计或修正其他工艺与结构，以实现与在此介绍的实施方式相同的目的和/或达到相同的优势。熟悉此技艺者也应当理解到这样的对等架构并未脱离本揭露的精神和范畴，并且熟悉此技艺者可在不脱离本揭露的精神和范畴下于此进行各类的更动、取代与修改。

Claims (10)

1.一种记忆体装置，其特征在于，该记忆体装置包含：

一基材，包含一第一区域与一第二区域；

其中该记忆体装置在该第一区域中包含：

多个第一导电条，沿一侧向延伸且沿一垂直方向彼此间隔；

一第一记忆体层，沿该垂直方向延伸；

一第一半导体层，沿该垂直方向延伸且耦合至一部分的该第一记忆体层；以及

一第二导电条与一第三导电条，沿该垂直方向延伸，其中所述第二导电条与所述第三导电条耦合至该第一半导体层的一侧壁的多个端部；以及其中该记忆体装置在该第二区域中包含：

多个导电板，沿该侧向延伸且沿该垂直方向彼此间隔；

一第二记忆体层，沿该垂直方向延伸且被所述多个导电板所包覆；以及

一第二半导体层，沿该垂直方向延伸且被该第二记忆体层所包覆。

2.如权利要求1所述的记忆体装置，其特征在于，其中该第一区域紧邻该第二区域。

3.如权利要求1所述的记忆体装置，其特征在于，其中所述多个第一导电条、该第一记忆体层、该第一半导体层、所述第二导电条、与所述第三导电条共同作用为一主动记忆体阵列的一部分，而所述多个导电板、该第二记忆体层、与该第二半导体层共同作用为一虚设记忆体阵列的一部分。

4.如权利要求1所述的记忆体装置，其特征在于，其中该记忆体装置在该第二区域中还包含：

一对第四导电条，沿该垂直方向延伸；

其中该第二半导体层包围该对第四导电条，且一单一介电柱插入在该对第四导电条之间。

5.如权利要求1所述的记忆体装置，其特征在于，该记忆体装置还包含：

一介电柱，沿该垂直方向延伸；

其中该第二半导体层包围该介电柱，且无导电材料设于该介电柱与该第二半导体层之间。

6.一种记忆体装置，其特征在于，该记忆体装置包含：

多个主动记忆体阵列，设在一基材上；以及

多个虚设记忆体阵列，设在该基材上，其中每一所述主动记忆体阵列沿一第一侧向插在所述多个虚设记忆体阵列的一对之间；

其中每一所述主动记忆体阵列包含沿一垂直方向延伸的多个第一记忆体层、与沿该垂直方向延伸的多个第一半导体层；以及

其中每一所述虚设记忆体阵列包含沿该垂直方向延伸的多个第二记忆体层、与沿该垂直方向延伸的多个第二半导体层。

7.如权利要求6所述的记忆体装置，其特征在于，其中所述多个第一半导体层的其中之一沿所述多个第一记忆体层的对应一者的一侧壁的一部分延伸。

8.如权利要求6所述的记忆体装置，其特征在于，其中每一所述主动记忆体阵列包含多个导电条，所述多个导电条沿该垂直方向彼此间隔，且沿垂直于该第一侧向的一第二侧向延伸。

9.一种记忆体装置的制造方法，其特征在于，该方法包含：

同时在一基材的一第一区域上形成多个导电条沿一垂直方向彼此间隔且沿一第一侧向延伸，以及在该基材的一第二区域上形成多个导电板沿该垂直方向彼此间隔且沿该第一侧向延伸；

形成一第一记忆体层沿该垂直方向延伸且耦合至所述多个导电条；

形成一第一半导体层沿该垂直方向延伸且耦合至部分的该第一记忆体层；

形成一第二记忆体层沿该垂直方向延伸且被所述多个导电板所包围；以及

形成一第二半导体层沿该垂直方向延伸且被该第二记忆体层所包围。

10.如权利要求9所述的方法，其特征在于，其中所述多个导电条、该第一记忆体层、与该第一半导体层组成一部分的一主动记忆体阵列，而所述多个导电板、该第二记忆体层、与该第二半导体层组成一部分的一虚设记忆体阵列。

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