CN116232279A - 高效面积的n路径滤波器 - Google Patents

Abstract

N路径滤波器包含若干个开关电容电路，分别受若干个逻辑信号控制，并连接于分路共接节点。每一开关电容电路包含一对应的开关及一对应的平衡金属氧化物半导体(MOS)电容。该对应的开关用以根据该些逻辑信号中的一对应的逻辑信号，可控地将分路共接节点连接至一对应的中间节点。该对应的平衡MOS电容连接于该对应的中间节点，其中该对应的平衡MOS电容是参考于一电源节点及一接地节点，而于该对应的中间节点展示一电容量。

Description

高效面积的N路径滤波器

技术领域

本公开一般涉及N路径滤波器，尤其涉及高效面积的N路径滤波器。

背景技术

如图1A所示，一带通网络100包含一源端网络110，用以将一输入电压信号V_in耦接至一输出节点101；一负载阻抗Z₁₅₀的一负载网络150，用以从输出节点101汲取一负载电流I_load；及一分路(shunt)阻抗Z₁₂₀的一N路径滤波器120，用以从输出节点101汲取一分路电流I_sh。输出节点101的输出电压信号V_out取决于源端网络110的阻抗、负载阻抗Z₁₅₀及分路阻抗Z₁₂₀。如图1B所示，在一实施例中，N路径滤波器120为一分路网络，其包含并联连接的四个开关电容电路121、122、123、124。该四个开关电容电路121、122、123、124分别受四个逻辑信号LO1、LO2、LO3、LO4控制。开关电容电路121(122、123、124)包含一开关141(142、143、144)及一电容131(132、133、134)。开关141(142、143、144)受逻辑信号LO1(LO2、LO3、LO4)控制，并与电容131(132、133、134)串联连接。该四个逻辑信号LO1、LO2、LO3、LO4形成具有频率f_LO的一四相时钟信号。N路径滤波器120的分路阻抗Z₁₂₀的频率响应于频率f_LO处具有一峰值，且频率响应随着频率值偏离频率f_LO而滚降(roll off)。

带通网络100经常用于零中频(zero intermediate frequency，zero-IF)无线接收器的前端，以抑止所不期望的阻挠者频率，该不期望的阻挠者频率是偏离待接收的期望信号的频率，其中四相时钟信号是由本地振荡器将振荡信号调整至待接收的期望信号的频率来产生。考量一种情况，即在频率f_LO附近的相关频率范围时，源端网络110的阻抗几近恒定。此时，当分路阻抗Z₁₂₀的阻抗值愈大时，则从输出节点101分流出的分路电流I_sh愈小，从而使输出电压信号V_load的电平愈大。如此，带通网络100可以提供具有中央频率为频率f_LO的一带通响应。N路径滤波器120的原理及如何以N路径滤波器120来实现带通滤波器是众所周知的现有技术，因而在此不再进一步进行详细描述。带通网络100的带宽是由负载阻抗Z₁₅₀及分路阻抗Z₁₂₀决定(假设在频率f_LO附近的相关频率范围时，源端网络110的阻抗几近恒定)。为了获得窄带宽，电容131、132、133、134需要足够大。在相关的情形下，带通网络100使用互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)工艺技术以整合于硅基板上，其中电容131、132、133、134可以由金属氧化层金属(metal-oxide-metal，MOM)电容或是金属氧化物半导体(metal-oxide semiconductor，MOS)电容实现，前述电容是通过将MOS晶体管的源极与漏极连接而构成。MOS电容具有较高的密度，因此面积效率较高。然而，MOS电容的电容值并非固定的，而是根据施加于MOS晶体管的电压来变化。具体来说，当MOS晶体管的栅源电压的绝对值增加时，MOS电容的电容值增加。因此，若将MOS电容具体化以实现电容131、132、133、134，则分路阻抗Z₁₂₀将随着输出电压信号V_out变化，并造成非线性失真。

本领域技术人员所期望的是具有高效面积且不受非线性失真影响的N路径滤波器。

发明内容

在一实施例中，N路径滤波器包含若干个开关电容电路，分别由若干个逻辑信号控制并连接于一分路共接节点。每一开关电容电路包含一开关，用以根据该些逻辑信号中的一对应的逻辑信号，可控地将分路共接节点连接至一对应的中间节点；及一对应的平衡MOS电容，连接该对应的中间节点，其中该对应的平衡MOS电容是参考于一第一电源节点及一接地节点，而于该对应的中间节点展示一电容量，其中N为大于1的一整数。

附图说明

图1A为现有技术的包含有N路径滤波器的带通网络的示意图。

图1B为现有技术的N路径滤波器的示意图。

图2为依据本公开的一实施例的N路径滤波器的示意图。

图3A为依据本公开的第一实施例的平衡MOS电容的示意图。

图3B为依据本公开的第二实施例的平衡MOS电容的示意图。

图3C为依据本公开的第三实施例的平衡MOS电容的示意图。

图3D为依据本公开的第四实施例的平衡MOS电容的示意图。

图4为图3A的平衡MOS电容的电容值对上(versus)中间电压的示意图。

符号说明

100：带通网络

110：源端网络

120：N路径滤波器

121：开关电容电路

131：电容

141：开关

LO1：逻辑信号

122：开关电容电路

132：电容

142：开关

LO2：逻辑信号

123：开关电容电路

133：电容

143：开关

LO3：逻辑信号

124：开关电容电路

134：电容

144：开关

LO4：逻辑信号

Z₁₂₀：分路阻抗

150：负载网络

Z₁₅₀：负载阻抗

101：输出节点

V_in：输入电压信号

V_out：输出电压信号

I_sh：分路电流

I_load：负载电流

200：N路径滤波器

Z₂₀₀：分路阻抗

211：开关电容电路

221：平衡MOS电容

231：开关

241：中间节点

212：开关电容电路

222：平衡MOS电容

232：开关

242：中间节点

213：开关电容电路

223：平衡MOS电容

233：开关

243：中间节点

214：开关电容电路

224：平衡MOS电容

234：开关

244：中间节点

201：分路共接节点

V_sh：分路电压信号

V_DD：电源节点

V_SS：接地节点

310：平衡MOS电容

311：NMOS晶体管

312：PMOS晶体管

319：中间节点

320：平衡MOS电容

321：NMOS晶体管

322：NMOS晶体管

329：中间节点

330：平衡MOS电容

331：PMOS晶体管

332：NMOS晶体管

339：中间节点

340：平衡MOS电容

341：PMOS晶体管

342：PMOS晶体管

349：中间节点

具体实施方式

本公开涉及N路径滤波器。尽管说明书描述了本公开的若干个实施例，且该些实施例被认为是实现本发明的优选方式，但是应当理解的是，本发明可以以多种方式实现，并不限于以下描述的特定示范例，或是不限于实现这些示范例的任何特征的特定方式。在其他情况下，未示出或描述众所周知的细节，以避免使本公开的各方面不清楚。

本领域中通常知识者可以理解本文中使用的与微电子技术有关的用语及基础概念，例如“电压”、“电流”、“信号”、“时钟信号”、“频率”、“相位”、“负载”、“分路(分流)”、“零中频无线接收器”、“带通滤波器”、“开关”、“电容”、“并联连接”、“电路节点”、“接地(ground)”、“直流”、“交流”、“电源”、“MOS晶体管”、“CMOS工艺技术”、“N型金属氧化物半导体(n-channel metal oxide semiconductor，NMOS)晶体管”及“P型金属氧化物半导体(p-channel metal oxide semiconductor，PMOS)晶体管”。像这样的用语是在微电子学的背景下使用的，相关的概念对于本领域中技术人员来说是显而易见的，因此于此不再做详细解释。

无需对如皮法拉(pico-Farad，pF)、纳米(nano-meter，nm)及微米(micrometer，μm)等单位用语进行解释，本领域中技术人员即能理解该些单位用语。

无需对电路示意图中的一个元件如何与另一个元件连接进行冗赘的描述，本领域中技术人员即可以阅读包含有电子元件(例如，电感、电容、电阻、NMOS晶体管、PMOS晶体管等)的电路的示意图。本领域中技术人员还可以识别接地符号、电容符号、电感符号、电阻符号、及PMOS晶体管的符号与NMOS晶体管的符号，并且可以识别PMOS晶体管的符号与NMOS晶体管的符号的“源极端”、“栅极端”及“漏极端”。有关MOS晶体管，为了说明书简洁，于后将“源极端”简称为“源极”、将“栅极端”简称为“栅极”、及将“漏极端”简称为“漏极”。

电路是由一晶体管、一电容、一电阻及/或其他电子装置整合成，且它们以某种方式相互连接，以实现特定功能。

网络为一电路或是电路的集合。

电源节点是具有几近稳定电压的电路节点，且接地节点也是如此。电源节点及接地节点皆为直流节点，但具有相异的电压电平；即，电源节点的电压电平大于接地节点的电压电平。依照文献中广泛使用的惯例(convention)，在本文的电路中，“V_DD”表示为电源节点，而“V_SS”表示为接地节点。虽然接地节点的直流电平一般为0V(伏特)，但并不限于此(即并非必需为0V)。重点是电源节点及接地节点之间具有电位差。对于某一电路来说，若所有节点的直流电压电平被提升相同的量时，该电路的动作将维持不变。因此，在所附权利要求中，使用“第一直流节点”来描述接地节点，并以“第二直流节点”来描述电源节点。

在本文中，“电路节点”经常在从上下文中即可清楚得知“节点”的涵义为“电路节点”时，被简称为“节点”。

信号是一种具有可变电平的电压，其携带某种信息，并可以随着时间变化。在某一时点的信号的电平表示信号在该时点的状态。在本文中，“信号”及“电压信号”指的是同一事物，因此可以互换。

逻辑信号为具有两种状态的电压信号：低状态及高状态。在逻辑信号的电压电平高于一跳变点(trip point)时，逻辑信号处于高状态；反之(即，不高于跳变点时)则逻辑信号处于低状态。低状态也称为“0”状态，而高状态也称为“1”状态。关于逻辑信号Q，当描述逻辑信号Q为“高”(“高电平”)或“低”(“低电平”)，即意指逻辑信号Q为处于高状态；或是逻辑信号Q为处于低状态。同样地，当描述逻辑信号Q为“1”或“0”时，即意指逻辑信号Q为处于“1”状态；或是逻辑信号Q为处于“0”状态。

第一逻辑信号的跳变点与第二逻辑信号的跳变点不一定相同。

若第一逻辑信号和第二逻辑信号总是处于相反的状态，则第一逻辑信号被称为第二逻辑信号的逻辑反转。即，当第一逻辑信号为“低电平”时，第二逻辑信号为“高电平”；当第一逻辑信号为“高电平”时，第二逻辑信号为“低电平”。当第一逻辑信号是第二逻辑信号的逻辑反转时，第一逻辑信号被称为与第二逻辑信号互补。

逻辑信号经常作为控制信号以致能或禁能电路的功能。当逻辑信号处于致能电路功能的逻辑状态时，逻辑信号被称为“有效的”；反之(即，当逻辑信号处于禁能电路功能的逻辑状态时)则逻辑信号被称为“无效的”。当逻辑信号在高电平时是有效的，则称为“有效高电平”。当逻辑信号在低电平时是有效的，则称为“有效低电平”。

开关在本文中被广泛的使用。开关系一种装置，用以根据逻辑信号的控制，可控地将第一节点连接至第二节点。当逻辑信号是有效的，则开关开启并表现成一种短路电路；当逻辑信号是无效的，则开关关闭并表现成一种断路电路。

开关可以由NMOS晶体管实现，该NMOS晶体管的栅极电压是受有效高电平逻辑信号的控制，且第一节点及第二节点分别连接至NMOS晶体管的源极及漏极。此时，有效高电平逻辑信号的跳变点是相同于第一节点的源极电压加上NMOS晶体管的临界电压。

另有一个替代的做法，开关可以由PMOS晶体管实现，该PMOS晶体管的栅极电压是受有效低电平逻辑信号的控制，且第一节点及第二节点分别连接至PMOS晶体管的源极及漏极。此时，有效低电平逻辑信号的跳变点等于第一节点的源极电压减去PMOS晶体管的临界电压(根据本文所使用的惯例，此临界电压为正值电压)。

还另有一个替代的做法，开关可以由并联连接的NMOS晶体管及PMOS晶体管实现，该NMOS晶体管的栅极电压是受有效高电平逻辑信号的控制，且该PMOS晶体管的栅极电压是受有效低电平逻辑信号的控制。其中，有效高电平逻辑信号与有效低电平逻辑信号是互补的。此被称为“传输栅极(transmission gate)”，且是本领域中技术人员所周知的，因而于此不再做详细解释。

时钟信号为周期性逻辑信号，其在低状态及高状态之间周期性地反复双态触变(toggle)。多相时钟信号包含若干个时钟信号。所述时钟信号具有同一频率及同一波形，但在时间上均匀位移。

参照图2，其为依据本公开的一实施例的N路径滤波器200的示意图。N路径滤波器200包含四个开关电容电路211、212、213、214，连接于分路共接节点201。开关电容电路211(212、213、214)包含一开关231(232、233、234)，用以根据逻辑信号LO1(LO2、LO3、LO4)，可控地将分路共接节点201连接至中间节点241(242、243、244)；及一平衡MOS电容221(222、223、224)，用以参考于电源节点V_DD及接地节点V_SS，而于中间节点241(242、243、244)提供一电容量。四个逻辑信号LO1、LO2、LO3、LO4形成具有频率f_LO的一四相时钟信号。N路径滤波器200可以用来替代图1A的带通网络100中的N路径滤波器120。此时，图2的分路共接节点201相同于图1A的输出节点101，且分路共接节点201的分路电压信号V_sh相同于输出电压信号V_out。与N路径滤波器120相似地，N路径滤波器200的分路阻抗Z₂₀₀的频率响应于频率f_LO处具有一峰值，且频率响应随着频率值偏离频率f_LO而滚降。与图1B的N路径滤波器120的差异主要在于，N路径滤波器200使用平衡MOS电容。平衡MOS电容具有两种差异的特征。第一种特征，平衡MOS电容是一下侧电容(其参考于接地接点)及一上侧电容(其参考于电源节点)的一组合。第二种特征，平衡MOS电容实现互补式结构，其中当下侧电容的电容量增加时，则上侧电容的电容量下降，反之亦然(即，当下侧电容的电容量下降时，则上侧电容的电容量增加)。如此，总电容量虽具有电压相依性(voltage dependency)，但其在电源节点及接地节点之间的中途电压附近是几近对称的。许多电路可以实现平衡MOS电容，并将于后进行详述。

如图3A所示，在第一实施例中，平衡MOS电容310包含一NMOS晶体管311及一PMOS晶体管312。NMOS晶体管311的源极及漏极连接至接地节点V_SS，而NMOS晶体管311的栅极连接至中间节点319。PMOS晶体管312的源极及漏极连接至电源节点V_DD，而PMOS晶体管312的栅极连接至中间节点319。

如图3B所示，在第二实施例中，平衡MOS电容320包含一第一NMOS晶体管321及一第二NMOS晶体管322。NMOS晶体管321的源极及漏极连接至接地节点V_SS，而NMOS晶体管321的栅极连接至中间节点329。NMOS晶体管322的源极及漏极连接至中间节点329，而NMOS晶体管322的栅极连接至电源节点V_DD。

如图3C所示，在第三实施例中，平衡MOS电容330包含一PMOS晶体管331及一NMOS晶体管332。PMOS晶体管331的源极及漏极连接至中间节点339，而PMOS晶体管331的栅极连接至接地节点V_SS。NMOS晶体管332的源极及漏极连接至中间节点339，而NMOS晶体管332的栅极连接至电源节点V_DD。

如图3D所示，在第四实施例中，平衡MOS电容340包含一第一PMOS晶体管341及一第二PMOS晶体管342。PMOS晶体管341的源极及漏极连接至中间节点349，而PMOS晶体管341的栅极连接至接地节点V_SS。PMOS晶体管342的源极及漏极连接至电源节点V_DD，而PMOS晶体管342的栅极连接至中间节点349。

每一个该平衡MOS电容310、320、330、340包含一下侧MOS晶体管，用以实现下侧电容；及一上侧MOS晶体管，用以实现上侧电容。当平衡MOS电容的中间节点的电压上升(下降)时，下侧MOS晶体管的栅源电压的绝对值增加(减少)，造成下侧MOS晶体管的电容量增加(减少)；同时，上侧MOS晶体管的栅源电压的绝对值减少(增加)，造成上侧MOS晶体管的电容量减少(增加)。

该四个平衡MOS电容310、320、330、340中的任一个都可以被用以具体化实现该四个平衡MOS电容221、222、223、224。

举例来说，但并不限于此：使用55nm CMOS工艺技术；电源节点V_DD为1.2V；接地节点V_SS为0V；图3A的平衡MOS电容310被用以具体化实现该四个平衡MOS电容221、222、223、224；NMOS晶体管311的“W/L”(其表示宽度/长度)为392*1m/1μm；PMOS晶体管312的“W/L”为392*1m/1μm。图4示出平衡MOS电容310的电容量作为中间节点319的电压的函数。电容量在575mV附近是对称的，该电压(如575mV)可以被称为平衡MOS电容310的共模电压。虽然该电容量明显是非线性的，但由于前述的对称性，因此该电容量的非线性是偶次阶的(even order)。在一实施例中，分路电压信号V_sh为交流信号，且该交流信号的直流电平相同于平衡MOS电容310的共模电压。在分路电压信号V_sh的正半周(其高于共模电压)下的N路径滤波器200的电容量将相同于在分路电压信号V_sh的负半周(其低于共模电压)下的N路径滤波器200的电容量。如此，N路径滤波器200的非线性的影像是平衡的，且N路径滤波器200不会对分路电压信号V_sh带来偶次阶失真。在一实施例中，N路径滤波器200被使用于零中频接收器的前端。从现有技术可见，由强大且不期望的阻挠者所造成的偶次阶失真，往往是零中频接收器中最严重的损害。然而，N路径滤波器200不会造成偶次阶失真。因此，尽管具有非线性的电容量，N路径滤波器200仍可以被用于零中频接收器的前端。由于使用MOS电容，N路径滤波器200可以具有高面积效率。

虽然图2示出N路径滤波器200包含四个开关电容电路211、212、213、214。该四个开关电容电路211、212、213、214分别受四个逻辑信号LO1、LO2、LO3、LO4控制，其中四个逻辑信号LO1、LO2、LO3、LO4形成一四相时钟信号，但并不限于此。一般来说，N路径滤波器200可以包含若干个开关电容电路，且该些开关电容电路分别受若干个逻辑信号控制，其中该些逻辑信号具有同一频率，但在时间上均匀位移，以形成出一多相时钟信号。

在CMOS工艺技术中，MOS电容可以由可变电容实现，该可变电容为一种MOS装置，且具有两种类型：N型可变电容及P型可变电容。N型可变电容可以表现成源极及漏极相连的NMOS晶体管。P型可变电容可以表现成源极及漏极相连的PMOS晶体管。可变电容器可以被视为MOS电容的一实施例。

本领域的技术人员将很容易观察到，在保留本公开的启示的同时，可以对装置和方法进行许多修改及变化。因此，上述内容不应被解释为仅由所附权利要求的叙述来界定。

Claims (8)

1.一种N路径滤波器，包含若干个开关电容电路，分别由若干个逻辑信号控制并连接于一分路共接节点，其中每一个开关电容电路包含：

一开关，用以根据该些逻辑信号中的一对应的逻辑信号，可控地将该分路共接节点连接至一对应的中间节点；及

一平衡金属氧化物半导体电容，连接该对应的中间节点，其中该平衡金属氧化物半导体电容参考于一第一直流节点及一第二直流节点而于该对应的中间节点展示一电容量，该对应的中间节点的一电压电平大于该第一直流节点的一电压电平且小于该第二直流节点的一电压电平，其中N为大于1的一整数。

2.如权利要求1所述的N路径滤波器，其中该些逻辑信号形成一多相时钟信号。

3.如权利要求2所述的N路径滤波器，其中该对应的中间节点的该电容量取决于该对应的中间节点的一电压，并在一共模电压电平上下呈现对称。

4.如权利要求3所述的N路径滤波器，其中该平衡金属氧化物半导体电容包含：

一下侧电容，包含一第一金属氧化物半导体晶体管，插入于该对应的中间节点及该第一直流节点之间，该第一金属氧化物半导体晶体管的一源极及一漏极相连接；及

一上侧电容，包含一第二金属氧化物半导体晶体管，插入于该第二直流节点及该对应的中间节点之间，该第二金属氧化物半导体晶体管的一源极及一漏极相连接。

5.如权利要求4所述的N路径滤波器，其中，该第一金属氧化物半导体晶体管为一N型金属氧化物半导体晶体管，该N型金属氧化物半导体晶体管的该源极及一栅极分别连接至该第一直流节点及该对应的中间节点；且该第二金属氧化物半导体晶体管为一P型金属氧化物半导体晶体管，该P型金属氧化物半导体晶体管的该源极及一栅极分别连接至该第二直流节点及该对应的中间节点。

6.如权利要求4所述的N路径滤波器，其中，该第一金属氧化物半导体晶体管为一第一N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管的该源极及一栅极分别连接至该第一直流节点及该对应的中间节点；且该第二金属氧化物半导体晶体管为一第二N型金属氧化物半导体晶体管，该第二N型金属氧化物半导体晶体管的该源极及一栅极分别连接至该对应的中间节点及该第二直流节点。

7.如权利要求4所述的N路径滤波器，其中，该第一金属氧化物半导体晶体管为一P型金属氧化物半导体晶体管，该P型金属氧化物半导体晶体管的该源极及一栅极分别连接至该对应的中间节点及该第一直流节点；且该第二金属氧化物半导体晶体管为一N型金属氧化物半导体晶体管，该N型金属氧化物半导体晶体管的该源极及一栅极分别连接至该对应的中间节点及该第二直流节点。

8.如权利要求4所述的N路径滤波器，其中，该第一金属氧化物半导体晶体管为一第一P型金属氧化物半导体晶体管，该第一P型金属氧化物半导体晶体管的该源极及一栅极分别连接至该对应的中间节点及该第一直流节点；且该第二金属氧化物半导体晶体管为一第二P型金属氧化物半导体晶体管，该第二P型金属氧化物半导体晶体管的该源极及一栅极分别连接至该第二直流节点及该对应的中间节点。

Images