CN116230647B - 一种半导体多芯片异质集成结构及集成方法 - Google Patents
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Abstract
本发明提供了一种半导体多芯片异质集成结构及集成方法，集成结构包括：重布线结构；倒装在重布线结构一侧的若干间隔的第一组芯片，第一组芯片与重布线结构电连接；绝缘膜，绝缘膜覆盖第一组芯片背离重布线结构的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的重布线结构的表面；相邻第一组芯片之间的绝缘膜背离重布线结构的一侧表面具有沉槽；第二组芯片，位于所述沉槽中，第二组芯片的正面朝向重布线结构，第二组芯片与重布线结构电连接；塑封层，塑封层覆盖绝缘膜和第二组芯片。上述集成结构中第一组芯片和第二组芯片相对于重布线结构的位置稳定，可实现集成结构中的不同尺寸的芯片均能精准对位和导电互连。
Description
技术领域
本发明属于半导体先进封装技术领域，尤其涉及一种半导体多芯片异质集成结构及集成方法。
背景技术
晶圆级多芯片异质集成是利用晶圆工艺制备的埋置型封装技术，也是一种针对输入/输出端口(Input/Output，I/O)的数量大、集成灵活性高的主要先进封装工艺；而且它能在一件封装结构内实现垂直和水平方向多芯片集成且不用衬底，可以将器件封装体积做到很小。目前，扇出型封装是下一代封装技术的首选，例如多芯片、厚度超薄封装和三维系统级封装等。
晶圆级扇出型封装采用晶圆级塑封技术把测试合格的芯片整体塑封并重构晶圆。然后采用重布线层将I/O引脚互连扇出到芯片周围的塑封区域。再经植球回流，切割等工艺形成独立的封装器件。相对于扇入工艺，扇出型封装支持更大的再布线面积，非常适合引脚数目众多的应用场合。
在现有技术中，常用的多芯片扇出型封装的晶圆芯片的重布线层的制备方法为直接在晶圆芯片上形成重布线层，这种方法在制备过程中，尤其是在贴片后的塑封中，由于液态塑封料的流动会造成芯片的位置偏移，且多颗芯片之间的偏移量很难整理成可以用来校正的统一数据，这对后续的芯片之间对位和重布线层间对准都带来很大困难。
发明内容
本发明解决的技术问题是如何克服半导体多芯片异质集成结构中的多颗芯片精准重构晶圆、多芯片之间的位置偏移的问题。
为解决上述技术问题，本发明提供一种半导体多芯片异质集成结构，包括:重布线结构；倒装在所述重布线结构一侧的若干间隔的第一组芯片，第一组芯片与所述重布线结构电连接；绝缘膜，所述绝缘膜覆盖第一组芯片背离所述重布线结构的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的重布线结构的表面；相邻第一组芯片之间的绝缘膜背离所述重布线结构的一侧表面具有沉槽；第二组芯片，位于所述沉槽中，第二组芯片的正面朝向重布线结构，所述第二组芯片与所述重布线结构电连接；塑封层，所述塑封层覆盖所述绝缘膜和所述第二组芯片。
可选的，所述沉槽的深度为10μm-100μm。
可选的，所述沉槽的底部表面的长度和宽度分别大于第二组芯片的长度和宽度尺寸。
可选的，相邻第一组芯片和第二组芯片之间的最小横向间距为15μm。
可选的，半导体多芯片异质集成结构还包括：导电件，贯穿相邻的第一组芯片之间的绝缘膜，所述导电件的一端与第二组芯片的正面电连接、另一端与重布线结构电连接。
可选的，所述绝缘膜包括干膜、环氧树脂、聚酰亚胺、聚对苯撑苯并二噁唑、苯并环丁烯、氧化硅或氮化硅。
可选的，半导体多芯片异质集成结构还包括：焊球，位于所述重布线结构背离所述第一组芯片和第二组芯片的一侧且与重布线结构电连接。
本发明还提供一种半导体多芯片异质集成结构的集成方法，包括如下步骤：提供临时载板、若干第一组芯片、以及第二组芯片；将所述第一组芯片倒装在所述临时载板的一侧，若干第一芯组片间隔设置；在所述第一组芯片背离所述临时载板的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的临时载板上形成绝缘膜，相邻第一组芯片之间的绝缘膜背离所述临时载板的一侧表面具有沉槽；将所述第二组芯片设置在所述沉槽中，第二组芯片的正面朝向重布线结构；形成覆盖所述绝缘膜和所述第二组芯片的塑封层；形成所述塑封层之后，去除所述临时载板；去除所述临时载板之后，在所述第一组芯片和绝缘膜背离所述塑封层的一侧形成重布线结构，所述重布线结构用于和第一组芯片的正面以及第二组芯片的正面电连接。
可选的，半导体多芯片异质集成结构的集成方法还包括：去除所述临时载板之后、且在形成重布线结构之前，在所述相邻的第一组芯片之间的绝缘膜中形成贯穿绝缘膜的导电件，所述导电件的一端与第二组芯片的正面电连接；形成所述重布线结构之后，所述导电件的另一端与重布线结构电连接。
可选的，半导体多芯片异质集成结构的集成方法还包括：将所述第一组芯片倒装在所述临时载板的一侧之前，在所述临时载板的一侧表面形成键合胶膜；将所述第一组芯片倒装在所述临时载板的一侧的步骤中，第一组芯片的正面与键合胶膜粘结；在形成绝缘膜的步骤中，相邻第一组芯片之间的绝缘膜与键合胶膜粘结；去除所述临时载板的过程中，将键合胶膜去除。
可选的，半导体多芯片异质集成结构的集成方法还包括：形成绝缘膜之后，且将所述第二组芯片设置在所述沉槽中之前，采用加热滚轮热压绝缘膜。
可选的，半导体多芯片异质集成结构的集成方法还包括：在所述重布线结构背离所述第一组芯片和第二组芯片的一侧形成与重布线结构电连接的焊球。
本发明的有益效果在于：
本发明提出的半导体多芯片异质集成结构，所述绝缘膜覆盖第一组芯片背离所述重布线结构的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的重布线结构的表面，绝缘膜将第一组芯片的位置进行限制，提高了第一组芯片的位置稳定性，且塑封层覆盖绝缘膜，塑封层和第一组芯片之间有绝缘膜隔离，因此能够避免由于塑封工艺造成第一组芯片的位置偏移。其次，相邻第一组芯片之间的绝缘膜背离所述重布线结构的一侧表面具有沉槽，第二组芯片位于所述沉槽中，沉槽可对第二组芯片进行限位，避免塑封工艺过程中第二组芯片出现滑动、旋转等位移。第一组芯片和第二组芯片相对于重布线结构的位置稳定，可实现半导体多芯片异质集成结构中的多颗芯片精准重构晶圆、多芯片之间精准对位导电连接。
本发明提出的半导体多芯片异质集成结构的集成方法，在所述第一组芯片背离所述临时载板的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的临时载板上形成绝缘膜，绝缘膜将第一组芯片的位置进行限制，提高了第一组芯片的位置稳定性，且塑封层覆盖绝缘膜，塑封层和第一组芯片之间有绝缘膜隔离，因此避免了在形成塑封层工艺中引起第一组芯片的位置偏移。相邻第一组芯片之间的绝缘膜背离所述重布线结构的一侧表面具有沉槽，将所述第二组芯片设置在所述沉槽中，沉槽能对第二组芯片进行限位，避免第二组芯片出现滑动、旋转等位移，还能减小塑封层的材料在塑封过程中流动时对第二组芯片的冲击，因此避免了第二组芯片在塑封工艺中的位移。第一组芯片和第二组芯片相对于重布线结构的位置稳定性均较好，均不会发生位置上的偏移。第一组芯片和第二组芯片与重布线结构均能精准对位实现电连接。
附图说明
图1为本申请实施例半导体多芯片异质集成结构的结构示意图；
图2-图10为本申请另一实施例半导体多芯片异质集成结构集成过程中的结构示意图；
附图标记：
1、第一组芯片；2、第二组芯片；3、重布线结构；4、绝缘膜；5、塑封层；6、导电件；7、焊球；10、临时载板；20、键合胶膜。
具体实施方式
下面将对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本实施例提供一种半导体多芯片异质集成结构，如图1所示，包括:重布线结构3；倒装在所述重布线结构3一侧的若干间隔的第一组芯片1，第一组芯片1与所述重布线结构3电连接；绝缘膜4，所述绝缘膜4覆盖第一组芯片1背离所述重布线结构3的一侧表面、第一组芯片1的侧壁表面、以及相邻第一组芯片1之间的重布线结构3的表面；相邻第一组芯片1之间的绝缘膜4背离所述重布线结构3的一侧表面具有沉槽；第二组芯片2，位于所述沉槽中，第二组芯片2的正面朝向重布线结构3，所述第二组芯片2与所述重布线结构3电连接；塑封层5，所述塑封层5覆盖所述绝缘膜4和所述第二组芯片2。
本实施例中，所述绝缘膜4覆盖第一组芯片1背离所述重布线结构3的一侧表面、第一组芯片1的侧壁表面、以及相邻第一组芯片1之间的重布线结构3的表面，绝缘膜4将第一组芯片1的位置进行限制，提高了第一组芯片1的位置稳定性，且塑封层5覆盖绝缘膜4，塑封层5和第一组芯片之间有绝缘膜4隔离，因此能够避免塑封层5的材料在塑封过程中的流动造成第一组芯片1的位置偏移。其次，相邻第一组芯片1之间的绝缘膜4背离所述重布线结构3的一侧表面具有沉槽，第二组芯片2位于所述沉槽中，沉槽能对第二组芯片2进行限位，避免塑封工艺造成第二组芯片2旋转、滑动等位移。第一组芯片1和第二组芯片2相对于重布线结构的位置准确性均显著提高，可实现半导体多芯片异质集成结构中的多颗芯片精准重构晶圆，第一组芯片1和第二组芯片2与重布线结构均能精准对位实现电连接。
在一个实施例中，所述沉槽的深度为10μm-100μm，例如：10μm、20μm、40μm、60μm、80μm或100μm。若沉槽的深度小于10μm，第二组芯片暴露出沉槽的体积增大，在后续的塑封过程中，第二组芯片2位置偏移增大；若沉槽的深度大于100μm，则相应的绝缘膜4的厚度增大，形成具有沉槽的绝缘膜4的工艺和后续重布线导电互连的工艺难度急剧增加。
本实施例中，第一组芯片1和第二组芯片2相对于重布线结构3呈现半埋入式的设置。
在现有技术中，对于垂直层叠的芯片的封装结构的厚度通常较大。本发明多芯片异质集成结构的厚度可以控制到很薄。
其次，还可以通过选择绝缘膜的厚度来精确控制半导体多芯片异质集成结构的厚度。
本实施例中，第一组芯片的数量为多颗，可以设置数量较多的芯片，例如10、50、甚至100颗芯片以上，通常这些芯片的尺寸较小。第二组芯片的数量也可以设置为多颗，例如1至10颗以上，通常这些芯片的尺寸较大。本方案适合数量众多芯片的异质集成封装。
本实施例中，一个沉槽内设置一颗第二组芯片2。沉槽的长度和宽度可根据第二组芯片2的长度和宽度进行调整。
本实施例，所述沉槽的底部表面的长度和宽度分别大于第二组芯片2的长度和宽度尺寸，便于第二组芯片2置于沉槽内与沉槽的底部表面紧密贴合，进而提高第二组芯片2定位的精确性。本领域的技术人员可以根据第二组芯片2的长度和宽度尺寸及设计需要适当调整沉槽的底部表面的长度和宽度。在一个优选的实施例中，沉槽的底部表面的宽度与第二组芯片2的宽度的差值为小于15μm。这样提高沉槽对第二组芯片2的限位作用。
本实施例中，绝缘膜4的厚度优选的为10μm-100μm。
本实施例中，优选的，沉槽的内壁垂直于临时载板，沉槽的内壁对第二组芯片有支撑和限位的作用，使第二组芯片的定位精确性提高；沉槽的内壁相对于临时载板也可以适当倾斜，工艺上便于沉槽的成型，提高半导体多芯片异质集成结构的集成效率。
在本实施例中，相邻第一组芯片1和第二组芯片2之间的最小横向间距为15μm。若相邻第一组芯片1和第二组芯片2之间的横向间距小于15μm，则在第一组芯片的侧壁表面形成的绝缘膜的厚度太薄，形成具有沉槽的绝缘膜4的贴膜工艺难度增加，绝缘膜4对第一组芯片的限位作用会减弱；若相邻第一组芯片1和第二组芯片2之间的横向间距太大，例如：大于100μm，则半导体多芯片异质集成结构的面积增大，影响半导体多芯片异质集成结构的应用范围。
第一组芯片包括被动元件、各类存储芯片等，第二组芯片包括混合信号芯片、逻辑芯片等。
本实施例，半导体多芯片异质集成结构还包括：导电件6，贯穿相邻的第一组芯片1之间的绝缘膜4，所述导电件的一端与第二组芯片2的正面电连接、另一端与重布线结构3电连接。通过导电件6实现第二组芯片2与重布线结构3的电性互联，工艺简便、可靠性高。
在本实施例中，所述绝缘膜4包括干膜、环氧树脂、聚酰亚胺、聚对苯撑苯并二噁唑或苯并环丁烯。干膜、环氧树脂、聚酰亚胺、聚对苯撑苯并二噁唑或苯并环丁烯均是优良的绝缘材料，附着力强，工艺性好，可加工性强；作为绝缘膜4的材料可靠性高。
绝缘膜也可以是无机材料，例如：氧化硅或氮化硅；相对于无机材料，绝缘膜4采用有机材料，形成绝缘膜的工艺简便，成本低。
本实施例，半导体多芯片异质集成结构还包括：焊球7，位于所述重布线结构3背离所述第一组芯片1和第二组芯片2的一侧且与重布线结构3电连接。焊球通常是锡球，其中含有不同比例的银和/或铜，通过焊球将第一组芯片1与第二组芯片2经过重布线结构3的部分信号线与外界互联，工艺成熟可靠，成本可控。
本实施例中，第一组芯片的正面和第二组芯片的正面均朝向重布线结构，因此使得第一组芯片和第二组芯片之间的导电互联通过重布线结构更加方便，且互连路径较短。
实施例2
本实施例提供一种半导体多芯片异质集成结构的集成方法，包括如下步骤：提供临时载板、若干第一组芯片、以及第二组芯片；将所述第一组芯片倒装在所述临时载板的一侧，若干第一组芯片间隔设置；在所述第一组芯片背离所述临时载板的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的临时载板上形成绝缘膜，相邻第一组芯片之间的绝缘膜背离所述临时载板的一侧表面具有沉槽；将所述第二组芯片设置在所述沉槽中，第二组芯片的正面朝向重布线结构；形成覆盖所述绝缘膜和所述第组二芯片的塑封层；形成所述塑封层之后，去除所述临时载板；去除所述临时载板之后，在所述第一组芯片和绝缘膜背离所述塑封层的一侧形成重布线结构，所述重布线结构用于和第一组芯片的正面以及第二组芯片的正面电连接。
本实施例中，在所述第一组芯片背离所述临时载板的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的临时载板上形成绝缘膜，绝缘膜将第一组芯片的位置进行限制，提高了第一组芯片的位置稳定性，且塑封层覆盖绝缘膜，塑封层和第一组芯片之间有绝缘膜隔离，因此避免在形成塑封层的步骤中塑封层的材料流动造成第一组芯片的位置偏移。相邻第一组芯片之间的绝缘膜背离所述重布线结构的一侧表面具有沉槽，将所述第二组芯片设置在所述沉槽中，沉槽能对第二组芯片进行限位，避免第二组芯片由于塑封工艺造成的芯片滑动、旋转等位置偏移。第一组芯片和第二组芯片相对于重布线结构的位置稳定性均得到提高，可实现半导体多芯片异质集成结构中的多颗芯片精准重构晶圆，第一组芯片1和第二组芯片2与重布线结构均能精准对位实现电连接。
下面结合图2-图10详细介绍半导体多芯片异质集成结构的集成过程。
参考图2和图3，图2为图3的俯视图，提供临时载板10和若干第一组芯片1；将所述第一组芯片1倒装在所述临时载板10的一侧，若干第一组芯片1间隔设置。
半导体多芯片异质集成结构的集成方法还包括：将所述第一组芯片1倒装在所述临时载板10的一侧之前，在所述临时载板10的一侧表面形成键合胶膜20。将所述第一组芯片1倒装在所述临时载板10的一侧的步骤中，第一组芯片1的正面与键合胶膜20粘结。
通过键合胶膜20将第一组芯片1固定粘结在临时载板10上，增强第一组芯片1在临时载板10上的稳定性，避免在形成塑封层5的步骤中塑封层5的材料流动造成第一组芯片1的位移，提高第一组芯片1的定位精度。
参考图4，图4为在图3基础上的示意图，在所述第一组芯片1背离所述临时载板10的一侧表面、第一组芯片1的侧壁表面、以及相邻第一组芯片1之间的临时载板10上形成绝缘膜4。
在形成绝缘膜4的步骤中，相邻第一组芯片1之间的绝缘膜4与键合胶膜20粘结。形成所述绝缘膜4的工艺包括热压成型。绝缘膜4的材料、厚度参照前述内容。
相邻第一组芯片1之间的绝缘膜4背离所述临时载板10的一侧表面具有沉槽。
通过键合胶膜20粘结相邻第一组芯片1之间的绝缘膜4与临时载板10，增强了沉槽在临时载板10上的位置稳定性。沉槽的大小可以根据第二组芯片2的尺寸来精准制备，方便第二组芯片2更好的嵌入沉槽中即可。沉槽的大小参照前述内容。
本实施例，半导体多芯片异质集成结构的集成方法还包括：形成绝缘膜4之后，且在后续将第二组芯片2设置在所述沉槽中之前，采用加热滚轮热压绝缘膜4。可以通过热压绝缘膜的方式控制绝缘膜4的厚度，也使得绝缘膜4与第一组芯片1背离临时载板10的一侧表面、以及绝缘膜4与第一组芯片1的侧壁之间紧密贴合，对于第一组芯片1的位置稳定性有帮助。
参考图5和图6，图6为在图4基础上的示意图，图5为图6的俯视图，提供第二组芯片2，将所述第二组芯片2设置在所述沉槽中，第二组芯片2的正面朝向重布线结构3。
通过将第二组芯片2设置在沉槽中，沉槽对第二组芯片2进行限位，提高第二组芯片2的定位精确性。
参考图7，图7为在图6基础上的示意图，形成覆盖所述绝缘膜4和所述第二组芯片2的塑封层5；形成所述塑封层5之后，去除所述临时载板10。
塑封层5将第一组芯片1、绝缘膜4和第二组芯片2包覆固定。
去除所述临时载板10的过程中，将键合胶膜20去除。
参考图8，去除所述临时载板10之后，在所述相邻的第一组芯片之间的绝缘膜4中形成贯穿绝缘膜4的导电件6。
所述导电件6的一端与第二组芯片2的正面电连接。
形成导电件6的方法包括：在相邻的第一组芯片之间的绝缘膜4中形成通孔；在所述通孔中形成导电件6。
形成所述通孔的工艺包括激光钻孔工艺、干法刻蚀工艺或湿法刻蚀工艺。干法刻蚀工艺例如包括等离子体干法刻蚀工艺。在通孔中形成导电件的工艺包括电镀工艺或者化学沉积工艺。
参考图9，在所述第一组芯片1、绝缘膜4和导电件6背离所述塑封层5的一侧形成重布线结构3，所述重布线结构3用于和第一组芯片1的正面以及第二组芯片2的正面电连接。
所述导电件6的另一端和重布线结构3电连接。
所述重布线结构3包括重布线层和绝缘介质层，重布线层可以有若干层，绝缘介质层可以有若干层，重布线层位于绝缘介质层中。第一组芯片1的正面以及第二组芯片2的正面与重布线层电连接。
参考图10，在所述重布线结构3背离所述第一组芯片1和第二组芯片2的一侧形成与重布线结构3电连接的焊球7。
可以采用印刷的方式形成与重布线结构电连接的焊球7，印刷的方式效率高、成本低，适于大规模的量产。
本实施例，还可以根据对半导体多芯片异质集成结构的总体厚度的要求，采用研磨技术，减薄第二组芯片背面的塑封层来实现。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (11)
1.一种半导体多芯片异质集成结构，其特征在于，包括:
重布线结构；
倒装在所述重布线结构一侧的若干间隔的第一组芯片，第一组芯片与所述重布线结构电连接；
绝缘膜，所述绝缘膜覆盖第一组芯片背离所述重布线结构的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的重布线结构的表面；相邻第一组芯片之间的绝缘膜背离所述重布线结构的一侧表面具有沉槽；所述沉槽的内壁垂直于所述重布线结构；
第二组芯片，位于由所述绝缘膜形成的所述沉槽中，第二组芯片的正面朝向重布线结构，所述第二组芯片与所述重布线结构电连接；所述沉槽的内壁适于对所述第二组芯片进行支撑和限位；所述沉槽的底部表面的长度和宽度分别大于第二组芯片的长度和宽度尺寸；
塑封层，所述塑封层覆盖所述绝缘膜和所述第二组芯片。
2.根据权利要求1所述的半导体多芯片异质集成结构，其特征在于，所述沉槽的深度为10μm-100μm。
3.根据权利要求1所述的半导体多芯片异质集成结构，其特征在于，相邻第一组芯片和第二组芯片之间的最小横向间距为15μm。
4.根据权利要求1-3任一项所述的半导体多芯片异质集成结构，其特征在于，还包括：导电件，贯穿相邻的第一组芯片之间的绝缘膜，所述导电件的一端与第二组芯片的正面电连接、另一端与重布线结构电连接。
5.根据权利要求1所述的半导体多芯片异质集成结构，其特征在于，所述绝缘膜包括干膜、环氧树脂、聚酰亚胺、聚对苯撑苯并二噁唑、苯并环丁烯、氧化硅或氮化硅。
6.根据权利要求1-3任一项所述的半导体多芯片异质集成结构，其特征在于，还包括：焊球，位于所述重布线结构背离所述第一组芯片和第二组芯片的一侧且与重布线结构电连接。
7.一种半导体多芯片异质集成结构的集成方法，其特征在于，包括如下步骤：
提供临时载板、若干第一组芯片、以及第二组芯片；
将所述第一组芯片倒装在所述临时载板的一侧，若干第一组芯片间隔设置；
在所述第一组芯片背离所述临时载板的一侧表面、第一组芯片的侧壁表面、以及相邻第一组芯片之间的临时载板上形成绝缘膜，相邻第一组芯片之间的绝缘膜背离所述临时载板的一侧表面具有沉槽；
将所述第二组芯片设置在由所述绝缘膜形成的所述沉槽中，所述沉槽的内壁适于对所述第二组芯片进行支撑和限位；所述沉槽的底部表面的长度和宽度分别大于第二组芯片的长度和宽度尺寸；第二组芯片的正面朝向重布线结构；
形成覆盖所述绝缘膜和所述第二组芯片的塑封层；
形成所述塑封层之后，去除所述临时载板；
去除所述临时载板之后，在所述第一组芯片和绝缘膜背离所述塑封层的一侧形成重布线结构，所述重布线结构用于和第一组芯片的正面以及第二组芯片的正面电连接；所述沉槽的内壁垂直于所述重布线结构。
8.根据权利要求7所述的半导体多芯片异质集成结构的集成方法，其特征在于，还包括：
去除所述临时载板之后、且在形成重布线结构之前，在所述相邻的第一组芯片之间的绝缘膜中形成贯穿绝缘膜的导电件，所述导电件的一端与第二组芯片的正面电连接；
形成所述重布线结构之后，所述导电件的另一端与重布线结构电连接。
9.根据权利要求7所述的半导体多芯片异质集成结构的集成方法，其特征在于，还包括：
将所述第一组芯片倒装在所述临时载板的一侧之前，在所述临时载板的一侧表面形成键合胶膜；
将所述第一组芯片倒装在所述临时载板的一侧的步骤中，第一组芯片的正面与键合胶膜粘结；在形成绝缘膜的步骤中，相邻第一组芯片之间的绝缘膜与键合胶膜粘结；
去除所述临时载板的过程中，将键合胶膜去除。
10.根据权利要求7所述的半导体多芯片异质集成结构的集成方法，其特征在于，还包括：形成绝缘膜之后，且将所述第二组芯片设置在所述沉槽中之前，采用加热滚轮热压绝缘膜。
11.根据权利要求7-10任一项所述的半导体多芯片异质集成结构的集成方法，其特征在于，还包括：在所述重布线结构背离所述第一组芯片和第二组芯片的一侧形成与重布线结构电连接的焊球。
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