CN116207045A - 高压互补式金属氧化物半导体元件及其制造方法 - Google Patents

高压互补式金属氧化物半导体元件及其制造方法 Download PDF

Info

Publication number
CN116207045A
CN116207045A CN202210464863.9A CN202210464863A CN116207045A CN 116207045 A CN116207045 A CN 116207045A CN 202210464863 A CN202210464863 A CN 202210464863A CN 116207045 A CN116207045 A CN 116207045A
Authority
CN
China
Prior art keywords
voltage
type
region
well region
type well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210464863.9A
Other languages
English (en)
Inventor
翁武得
熊志文
杨大勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Richtek Technology Corp
Original Assignee
Richtek Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Richtek Technology Corp filed Critical Richtek Technology Corp
Publication of CN116207045A publication Critical patent/CN116207045A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种高压互补式金属氧化物半导体元件及其制造方法。高压互补式金属氧化物半导体元件包括：半导体层、多个绝缘区、以同一离子注入工艺步骤形成的第一高压N型阱区与第二高压N型阱区、以同一离子注入工艺步骤形成的第一高压P型阱区与第二高压P型阱区、以同一蚀刻工艺步骤蚀刻一漂移氧化层而形成的第一漂移氧化区与第二漂移氧化区、以同一蚀刻工艺步骤蚀刻一多晶硅层，而形成的第一栅极与第二栅极、N型源极与N型漏极、以及P型源极与P型漏极。

Description

高压互补式金属氧化物半导体元件及其制造方法
技术领域
本发明涉及一种高压互补式金属氧化物半导体元件及其制造方法，特别涉及一种整合高压N型元件与高压P型元件的高压互补式金属氧化物半导体元件及其制造方法。
背景技术
已知高压元件一般应用于电源管理集成电路(power management integratedcircuit，PMIC)、驱动IC或是服务器IC。但因为导电型为N型或P型的N型高压元件与P型高压元件在应用上的适用范围不同，以致应用范围受到限制，尤其在服务器IC应用上。而单纯将N型高压元件与P型高压元件耦接使用会有面积过大使用效率不佳的问题。
有鉴于此，本发明提出一种以整合工艺步骤，将N型高压元件与P型高压元件整合而形成的高压互补式金属氧化物半导体(CMOS)元件及其制造方法。
发明内容
于一观点中，本发明提供了一种高压互补式金属氧化物半导体元件包含：一半导体层，形成于一基板上；多个绝缘区，形成于该半导体层上，用以定义一高压N型元件区与一高压P型元件区，其中一高压N型元件形成于该高压N型元件区，且一高压P型元件形成于该高压P型元件区；一第一高压N型阱区与一第二高压N型阱区，以同一离子注入工艺步骤分别形成于该高压N型元件区的该半导体层中与该高压P型元件区的该半导体层中；一第一高压P型阱区与一第二高压P型阱区，以同一离子注入工艺步骤分别形成于该高压N型元件区的该半导体层中与该高压P型元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；一第一漂移氧化区与一第二漂移氧化区，以同一蚀刻工艺步骤蚀刻一漂移氧化层，而分别形成该第一漂移氧化区与该第二漂移氧化区于该高压N型元件区中与该高压P型元件区中；一第一栅极与一第二栅极，以同一蚀刻工艺步骤蚀刻一多晶硅层，而分别形成该第一栅极与该第二栅极于该高压N型元件区中与该高压P型元件区中；一N型源极与一N型漏极，以同一离子注入工艺步骤形成于该高压N型元件区的该半导体层中，且该N型源极与该N型漏极分别位于该第一栅极的外部下方的该第一高压P型阱区中与该第一高压N型阱区中；以及一P型源极与一P型漏极，以同一离子注入工艺步骤形成于该高压P型元件区的该半导体层中，且该P型源极与该P型漏极分别位于该第二栅极的外部下方的该第二高压N型阱区中与该第二高压P型阱区中。
于另一观点中，本发明提供了一种高压互补式金属氧化物半导体(CMOS)元件制造方法，其中该高压CMOS元件包括一高压N型元件以及一高压P型元件，该高压CMOS元件制造方法包含：形成一半导体层于一基板上；形成多个绝缘区于该半导体层上，以定义一高压N型元件区与一高压P型元件区，其中该高压N型元件形成于该高压N型元件区，且该高压P型元件形成于该高压P型元件区；以同一离子注入工艺步骤形成一第一高压N型阱区于该高压N型元件区的该半导体层中，与一第二高压N型阱区于该高压P型元件区的该半导体层中；以同一离子注入工艺步骤形成一第一高压P型阱区于该高压N型元件区的该半导体层中，与一第二高压P型阱区于该高压P型元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；形成一漂移氧化层于该半导体层上，该漂移氧化层覆盖该高压N型元件区与该高压P型元件区；以同一蚀刻工艺步骤蚀刻该漂移氧化层，而形成一第一漂移氧化区于该高压N型元件区中，与一第二漂移氧化区于该高压P型元件区中；于该第一漂移氧化区与该第二漂移氧化区形成之后，形成一栅极介电层于该半导体层上，该栅极介电层覆盖该高压N型元件区与该高压P型元件区；形成一多晶硅层于该栅极介电层上，该多晶硅层覆盖该高压N型元件区与该高压P型元件区；以同一蚀刻工艺步骤蚀刻该多晶硅层，而形成一第一栅极于该高压N型元件区中，与一第二栅极于该高压P型元件区中；以同一离子注入工艺步骤形成一N型源极与一N型漏极于该高压N型元件区的该半导体层中，且该N型源极与该N型漏极分别位于该第一栅极的外部下方的该第一高压P型阱区中与该第一高压N型阱区中；以及以同一离子注入工艺步骤形成一P型源极与一P型漏极于该高压P型元件区的该半导体层中，且该P型源极与该P型漏极分别位于该第二栅极的外部下方的该第二高压N型阱区中与该第二高压P型阱区中。
于一实施例中，该高压互补式金属氧化物半导体元件，还包含：一第一浅沟槽隔绝(shallow trench isolation，STI)区与一第二浅沟槽隔绝区，以同一工艺步骤分别形成于该高压N型元件区中与该高压P型元件区中，其中该第一STI区位于并连接于该第一漂移氧化区正下方，且该第二STI区位于并连接于该第二漂移氧化区正下方。
于一实施例中，该高压互补式金属氧化物半导体元件，还包含：一N型导电区，以形成该N型源极与该N型漏极的同一离子注入工艺步骤形成于该第二高压N型阱区中，其中该N型导电区为该第二高压N型阱区的电性接点；以及一P型导电区，以形成该P型源极与该P型漏极的同一离子注入工艺步骤形成于该第一高压P型阱区中，其中该P型导电区为该第一高压P型阱区的电性接点。
于一实施例中，该高压互补式金属氧化物半导体元件，还包含：一第一N型埋层与一第二N型埋层，以同一工艺步骤分别形成于该高压N型元件区与该高压P型元件区中；其中该第一N型埋层形成于并连接于该第一高压N型阱区与该第一高压P型阱区正下方的该半导体层与该基板中；其中该第二N型埋层形成于并连接于该第二高压N型阱区与该第二高压P型阱区正下方的该半导体层与该基板中。
于一实施例中，该高压互补式金属氧化物半导体元件，其还包含：一第一高压N型隔绝区与一第二高压N型隔绝区，以形成该第一高压N型阱区与该第二高压N型阱区同一离子注入工艺步骤而形成；以及一第一高压P型隔绝区与一第二高压P型隔绝区，以形成该第一高压P型阱区与该第二高压P型阱区同一离子注入工艺步骤而形成；其中该第一高压N型隔绝区于该通道方向上，邻接于该第一高压P型阱区相对于邻接该第一高压N型阱区的另一侧；其中该第二高压N型隔绝区于该通道方向上，邻接于该第二高压P型阱区相对于邻接该第二高压N型阱区的另一侧；其中该第一高压P型隔绝区于该通道方向上，邻接于该第一高压N型阱区相对于邻接该第一高压P型阱区的另一侧；其中该第二高压P型隔绝区于该通道方向上，邻接于该第二高压N型阱区相对于邻接该第二高压N型阱区的另一侧。
于一实施例中，该半导体层是一P型半导体外延层，且具有体积电阻率45Ohm-cm。
于一实施例中，该漂移氧化区的厚度介于
Figure BDA0003623451930000041
与/>
Figure BDA0003623451930000042
之间。
于一实施例中，该栅极介电层的厚度介于
Figure BDA0003623451930000043
与/>
Figure BDA0003623451930000044
之间。
于一实施例中，该高压元件区的一高压元件的栅极驱动电压为3.3V。
于一实施例中，该高压互补式金属氧化物半导体元件的最小特征尺寸为0.18微米。
本发明的优点为本发明可采用相同工艺步骤，同时分别形成高压互补式金属氧化物半导体元件的高压N型元件与高压P型元件中的不同单元。
本发明的另一优点为形成隔绝区以于半导体层中电性隔绝高压N型元件与高压P型元件。
以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
图1为据本发明的一实施例，显示高压互补式金属氧化物半导体元件的剖视示意图。
图2为据本发明的一实施例，显示高压互补式金属氧化物半导体元件的剖视示意图。
图3A-图3L是根据本发明的一实施例，显示高压互补式金属氧化物半导体元件制造方法的剖视示意图。
图中符号说明
10，20：高压互补式金属氧化物半导体元件
10a，20a：高压N型元件
10b，20b：高压P型元件
11：基板
11’：半导体层
11a：上表面
11b：下表面
12：绝缘区
13a：第一N型埋层
13b：第二N型埋层
14a：第一高压N型阱区
14b：第二高压N型阱区
14c：第一高压N型隔绝区
14d：第二高压N型隔绝区
15a：第一高压P型阱区
15b：第二高压P型阱区
15c：第一高压P型隔绝区
15d：第二高压P型隔绝区
16：漂移氧化层
16a：第一漂移氧化区
16b：第二漂移氧化区
17：多晶硅层
17a：第一栅极
17b：第二栅极
17’：栅极介电层
18a：N型源极
18b：N型漏极
18c：N型导电区
19a：P型源极
19b：P型漏极
19c：P型导电区
22a：第一浅沟槽隔绝
22b：第二浅沟槽隔绝区
22c：第三浅沟槽隔绝区
22d：第四浅沟槽隔绝区
23a：第一N型埋层
23b：第二N型埋层
24c：第一高压N型隔绝区
24d：第二高压N型隔绝区
25c：第一高压P型隔绝区
25d：第二高压P型隔绝区
28c：P型导电区
29c：N型导电区
HV-NMOS：高压N型元件区
HV-PMOS：高压P型元件区
具体实施方式
有关本发明的前述及其他技术内容、特点与效果，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图1，其根据本发明的一实施例，显示高压互补式金属氧化物半导体元件10的剖视示意图。如图1所示，高压互补式金属氧化物半导体元件10包含：半导体层11’、多个绝缘区12、以同一离子注入工艺步骤形成的第一高压N型阱区14a与第二高压N型阱区14b、以同一离子注入工艺步骤形成的第一高压P型阱区15a与第二高压P型阱区15b、以同一蚀刻工艺步骤蚀刻一漂移氧化层而形成的第一漂移氧化区16a与第二漂移氧化区16b、以同一蚀刻工艺步骤蚀刻一多晶硅层，而形成的第一栅极17a与第二栅极17b、N型源极18a与N型漏极18b、以及P型源极19a与P型漏极19b。
半导体层11’形成于基板11上，半导体层11’于垂直方向(如图1中的实线箭头方向所示意，下同)上，具有相对的上表面11a与下表面11b。基板11例如但不限于为一P型或N型的半导体基板。半导体层11’例如以外延的步骤，形成于基板11上，或是以基板11的部分，作为半导体层11’。形成半导体层11’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图1，多个绝缘区12形成于半导体层11’上，多个绝缘区12用以定义高压N型元件区HV-NMOS与高压P型元件区HV-PMOS，其中高压N型元件10a形成于高压N型元件区HV-NMOS，且高压P型元件10b形成于该高压P型元件区HV-PMOS。绝缘区12例如但不限于为如图1所示的浅沟槽隔绝(shallow trench isolation，STI)结构。
在本实施例中，高压N型元件10a包括：第一高压N型阱区14a、第一高压P型阱区15a、第一漂移氧化区16a、第一栅极17a、N型源极18a以及N型漏极18b。高压P型元件10b包括：第二高压N型阱区14b、第二高压P型阱区15b、第二漂移氧化区16b、第二栅极17b、P型源极19a以及P型漏极19b。
请继续参阅图1，第一高压N型阱区14a与第二高压N型阱区14b，以同一离子注入工艺步骤分别形成于高压N型元件区HV-NMOS的半导体层11’中与高压P型元件区HV-PMOS的半导体层11’中。第一高压N型阱区14a与第二高压N型阱区14b都位于上表面11a下并连接于上表面11a。部分第一高压N型阱区14a位于栅极17a正下方并连接于栅极17a，以提供高压N型元件10a在导通操作中的漂移电流通道；且部分第二高压N型阱区14b位于栅极17b正下方，以提供高压P型元件10b在导通操作中的反转电流通道。
请继续参阅图1，第一高压P型阱区15a与第二高压P型阱区15b，以同一离子注入工艺步骤分别形成于高压N型元件区HV-NMOS的半导体层11’中与高压P型元件区HV-PMOS的半导体层11’中，其中第一高压N型阱区14a与第一高压P型阱区15a于通道方向(如图1中的虚线箭头方向所示意，下同)上邻接，且第二高压N型阱区14b与第二高压P型阱区15b于通道方向上邻接。
第一高压P型阱区15a与第二高压P型阱区15b都位于上表面11a下并连接于上表面11a。部分第一高压P型阱区15a位于栅极17a正下方并连接于栅极17a，以提供高压N型元件10a在导通操作中的反转电流通道；且部分第二高压P型阱区15b位于栅极17b正下方，以提供高压P型元件10b在导通操作中的漂移电流通道。
第一漂移氧化区16a与第二漂移氧化16b以同一蚀刻工艺步骤蚀刻漂移氧化层，而分别形成第一漂移氧化区16a与第二漂移氧化区16b于高压N型元件区HV-NMOS中与高压P型元件区HV-PMOS中。第一漂移氧化区16a与第二漂移氧化16b形成于半导体层11’上，且分别位于高压N型元件10a的漂移区与高压P型元件10b的漂移区上。
第一栅极17a与第二栅极17b，以同一蚀刻工艺步骤蚀刻一多晶硅层，而分别形成第一栅极17a与第二栅极17b于高压N型元件区HV-NMOS中与高压P型元件区HV-PMOS中。
第一栅极17a与第二栅极17b形成于半导体层11’的上表面11a上，第一栅极17a与第二栅极17b分别包含导电层、间隔层以及介电层，其中介电层位于上表面11a上并连接于上表面11a，此为本领域技术人员所熟知，在此不予赘述。
N型源极18a与N型漏极18b，以同一离子注入工艺步骤形成于高压N型元件区HV-NMOS的半导体层11’中，且N型源极18a与N型漏极18b分别位于第一栅极17a在通道方向(如图1中的虚线箭头方向所示意，下同)的外部下方的第一高压P型阱区15a中与第一高压N型阱区14a中。
于垂直方向上，N型源极18a与N型漏极18b形成于上表面11a下并连接于上表面11a中，且于通道方向上，高压N型元件10a的漂移区位于N型漏极18b与第一高压P型阱区15a之间，并分隔N型漏极18b与第一高压P型阱区15a，且位于靠近上表面11a的第一高压N型阱区14a中，用以作为高压N型元件10a在导通操作中的漂移电流通道。
P型源极19a与P型漏极19b，以同一离子注入工艺步骤形成于高压P型元件区HV-PMOS的半导体层11’中，且P型源极19a与P型漏极19b分别位于第二栅极17b在通道方向(如图1中的虚线箭头方向所示意，下同)的外部下方的第二高压N型阱区14b中与第二高压P型阱区15b中。
于垂直方向上，P型源极19a与P型漏极19b形成于上表面11a下并连接于上表面11a中，且于通道方向上，高压P型元件10b的漂移区位于P型漏极19b与第二高压N型阱区14b之间，并分隔P型漏极19b与第二高压N型阱区14b，且位于靠近上表面11a的第二高压P型阱区15b中，用以作为高压P型元件10b在导通操作中的漂移电流通道。
在一种实施例中，半导体层11’是P型半导体外延层，且具有体积电阻率45Ohm-cm。
在一种实施例中，第一漂移氧化区16a与第二漂移氧化16b为化学气相沉积(chemical vapor deposition，CVD)氧化区。
在一种实施例中，第一漂移氧化区16a与第二漂移氧化16b的厚度介于
Figure BDA0003623451930000101
与
Figure BDA0003623451930000102
之间。
在一种实施例中，第一栅极17a的介电层与第二栅极17b的介电层的厚度介于
Figure BDA0003623451930000103
与/>
Figure BDA0003623451930000104
之间。
在一种实施例中，高压N型元件区HV-NMOS的高压N型元件10a的栅极驱动电压为3.3V。
在一种实施例中，高压互补式金属氧化物半导体元件10的最小特征尺寸为0.18微米。
需说明的是，所谓反转电流通道是指高压N型元件10a/高压P型元件10b在导通操作中，因施加于栅极17a/栅极17b的电压，而使栅极17a/栅极17b的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，所谓漂移电流信道是指压N型元件10a/高压P型元件10b在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面11a并非指一完全平坦的平面，而是指半导体层11’的一个表面。在本实施例中，例如绝缘区12与上表面11a接触的部分上表面11a，就具有下陷的部分。
需说明的是，栅极17a/栅极17b包括具有导电性的导电层、与上表面11a连接的介电层、以及具有电绝缘特性的间隔层，其中，导电层用以作为栅极17a/栅极17b的电性接点，形成于介电层上并连接于介电层。间隔层形成于导电层的两侧以作为栅极17a/栅极17b的两侧的电性绝缘层。此为本领域技术人员所熟知，在此不予赘述。
需说明的是，前述的“N型”与“P型”是指于高压互补式金属氧化物半导体元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的第一高压N型阱区14a与第二高压N型阱区14b、第一高压P型阱区15a与第二高压P型阱区15b、N型源极18a与N型漏极18b以及P型源极19a与P型漏极19b等区域)内，使得半导体组成区域成为N或P型，其中，N型与P型为彼此电性相反的导电型。
此外需说明的是，所谓的高压互补式金属氧化物半导体元件，是指于正常操作时，漂移区长度根据正常操作时所承受的操作电压而调整，因而可操作于较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
图2根据本发明的另一实施例显示高压互补式金属氧化物半导体元件20的剖视示意图。本实施例与图1的实施例的不同在于，本实施例的高压互补式金属氧化物半导体元件20还包含：第一浅沟槽隔绝(shallow trench isolation，STI)区22a、第二浅沟槽隔绝区22b、第三浅沟槽隔绝区22c、第四浅沟槽隔绝区22d、N型导电区29c、P型导电区28c、第一N型埋层23a、第二N型埋层23b、第一高压N型隔绝区24c、第二高压N型隔绝区24d、第一高压P型隔绝区25c以及第二高压P型隔绝区25d。
第一浅沟槽隔绝区22a、第二浅沟槽隔绝区22b、第三浅沟槽隔绝区22c、第四浅沟槽隔绝区22d，例如以与形成绝缘区12同一工艺步骤形成。其中，第一浅沟槽隔绝区22a与第三浅沟槽隔绝区22c形成于高压N型元件区HV-NMOS中，第二浅沟槽隔绝区22b与第四浅沟槽隔绝区22d形成于高压P型元件区HV-PMOS中。其中第一浅沟槽隔绝区22a位于并连接于第一漂移氧化区16a正下方，且第二浅沟槽隔绝区22b位于并连接于第二漂移氧化区16b正下方。
第三浅沟槽隔绝区22c用以于半导体层11’中电性隔绝N型源极18a与P型导电区29c。第四浅沟槽隔绝区22d用以于半导体层11’中电性隔绝P型源极19a与N型导电区28c。
P型导电区29c例如以与P型源极19a与P型漏极19b同一离子注入工艺步骤形成于高压N型元件区HV-NMOS的半导体层11’中，用以作为第一高压P型阱区15a的电性接点。
N型导电区28c例如以与N型源极18a与N型漏极18b同一离子注入工艺步骤形成于高压P型元件区HV-PMOS的半导体层11’中，用以作为第二高压N型阱区14b的电性接点。
第一N型埋层23a与第二N型埋层23b以同一工艺步骤分别形成于高压N型元件区HV-NMOS与高压P型元件区HV-PMOS中。其中第一N型埋层23a形成于并连接于第一高压N型阱区14a与第一高压P型阱区15a正下方的半导体层11’与基板11中。其中第二N型埋层23b形成于并连接于第二高压N型阱区14b与第二高压P型阱区15b正下方的半导体层11’与基板11中。
以形成第一高压N型阱区14a与第二高压N型阱区14b同一离子注入工艺步骤，形成第一高压N型隔绝区24c与第二高压N型隔绝区24d。以形成第一高压P型阱区15a与第二高压P型阱区15b同一离子注入工艺步骤，形成第一高压P型隔绝区25c与第二高压P型隔绝区25d。
其中第一高压N型隔绝区24c于通道方向上，邻接于第一高压P型阱区15a相对于邻接第一高压N型阱区14a的另一侧。其中第二高压N型隔绝区24d于通道方向上，邻接于第二高压P型阱区15b相对于邻接第二高压N型阱区14b的另一侧。其中第一高压P型隔绝区25c于通道方向上，邻接于第一高压N型阱区14a相对于邻接第一高压P型阱区15a的另一侧。其中第二高压P型隔绝区25d于通道方向上，邻接于第二高压N型阱区14b相对于邻接第二高压N型阱区15b的另一侧。
其中，第一N型埋层23a、第一高压N型隔绝区24c与第一高压P型隔绝区25c在半导体层11’中覆盖高压N型元件20a外部，以于半导体层11’中电性隔绝高压N型元件20a。其中，第二N型埋层23b、第二高压N型隔绝区24d与第二高压P型隔绝区25d半导体层11’中覆盖高压P型元件20b外部，以于半导体层11’中电性隔绝高压P型元件20b。
形成第一N型埋层23a与第二N型埋层23b的方式，例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入基板11中，而在半导体层11’形成过程中或之后，以热扩散的方式形成第一N型埋层23a与第二N型埋层23b。
请参考图3A-图3L，其是根据本发明的一实施例显示高压互补式金属氧化物半导体元件20的制造方法的示意图。高压互补式金属氧化物半导体元件20包括高压N型元件20a以及高压P型元件20b。如图3A所示，首先提供基板11，并例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入基板11中，而在后续半导体层11’形成过程中或之后(如图3B所示)，以热扩散的方式形成第一N型埋层23a与第二N型埋层23b。
接着，请参阅图3B，形成半导体层11’于基板11上。半导体层11’例如以外延的步骤，形成于基板11上，或是以基板11的部分，作为半导体层11’。如上所述，在形成半导体层11’的过程中或之后，以热扩散的方式形成第一N型埋层23a与第二N型埋层23b。半导体层11’于垂直方向(如图3B中的实线箭头方向所示意，下同)上，具有相对的上表面11a与下表面11b。形成半导体层11’的方式，为本领域技术人员所熟知，在此不予赘述。基板21例如但不限于为P型或N型的半导体基板。
接着，请参阅图3C，例如以同一工艺步骤形成绝缘区12、第一浅沟槽隔绝区22a、第二浅沟槽隔绝区22b、第三浅沟槽隔绝区22c以及第四浅沟槽隔绝区22d。绝缘区12、第一浅沟槽隔绝区22a、第二浅沟槽隔绝区22b、第三浅沟槽隔绝区22c以及第四浅沟槽隔绝区22d例如但不限于为如图3C所示的浅沟槽隔绝(shallow trench isolation，STI)结构。
多个绝缘区12用以定义高压N型元件区HV-NMOS与高压P型元件区HV-PMOS，其中高压N型元件20a形成于高压N型元件区HV-NMOS，且高压P型元件20b形成于该高压P型元件区HV-PMOS。第一浅沟槽隔绝区22a与第三浅沟槽隔绝区22c形成于高压N型元件区HV-NMOS中，第二浅沟槽隔绝区22b与第四浅沟槽隔绝区22d形成于高压P型元件区HV-PMOS中。其中第一浅沟槽隔绝区22a位于并连接于第一漂移氧化区16a正下方，且第二浅沟槽隔绝区22b位于并连接于第二漂移氧化区16b正下方。第三浅沟槽隔绝区22c用以于半导体层11’中电性隔绝N型源极18a与P型导电区29c。第四浅沟槽隔绝区22d用以于半导体层11’中电性隔绝P型源极19a与N型导电区28c。
接着，请参阅图3D，以同一离子注入工艺步骤形成第一高压N型阱区14a、第二高压N型阱区14b、第一高压N型隔绝区24c与第二高压N型隔绝区24d。
第一高压N型阱区14a与第二高压N型阱区14b分别形成于高压N型元件区HV-NMOS的半导体层11’中与高压P型元件区HV-PMOS的半导体层11’中。第一高压N型阱区14a与第二高压N型阱区14b都位于上表面11a下并连接于上表面11a。部分第一高压N型阱区14a位于栅极17a正下方并连接于栅极17a，以提供高压N型元件10a在导通操作中的漂移电流通道；且部分第二高压N型阱区14b位于栅极17b正下方，以提供高压P型元件10b在导通操作中的反转电流通道。
其中第一高压N型隔绝区24c于通道方向上，邻接于第一高压P型阱区15a相对于邻接第一高压N型阱区14a的另一侧。其中第二高压N型隔绝区24d于通道方向上，邻接于第二高压P型阱区15b相对于邻接第二高压N型阱区14b的另一侧。
接着，请参阅图3E，以同一离子注入工艺步骤形成第一高压P型阱区15a、第二高压P型阱区15b、第一高压P型隔绝区25c与第二高压P型隔绝区25d。
第一高压P型阱区15a与第二高压P型阱区15b，分别形成于高压N型元件区HV-NMOS的半导体层11’中与高压P型元件区HV-PMOS的半导体层11’中，其中第一高压N型阱区14a与第一高压P型阱区15a于通道方向(如图3E中的虚线箭头方向所示意，下同)上邻接，且第二高压N型阱区14b与第二高压P型阱区15b于通道方向上邻接。
第一高压P型阱区15a与第二高压P型阱区15b都位于上表面11a下并连接于上表面11a。部分第一高压P型阱区15a位于栅极17a正下方并连接于栅极17a，以提供高压N型元件10a在导通操作中的反转电流通道；且部分第二高压P型阱区15b位于栅极17b正下方，以提供高压P型元件10b在导通操作中的漂移电流通道。
其中第一高压P型隔绝区25c于通道方向上，邻接于第一高压N型阱区14a相对于邻接第一高压P型阱区15a的另一侧。其中第二高压P型隔绝区25d于通道方向上，邻接于第二高压N型阱区14b相对于邻接第二高压N型阱区15b的另一侧。
其中，第一N型埋层23a、第一高压N型隔绝区24c与第一高压P型隔绝区25c在半导体层11’中覆盖高压N型元件20a外部，以于半导体层11’中电性隔绝高压N型元件20a。其中，第二N型埋层23b、第二高压N型隔绝区24d与第二高压P型隔绝区25d半导体层11’中覆盖高压P型元件20b外部，以于半导体层11’中电性隔绝高压P型元件20b。
接着，请参阅图3F，例如但不限于以沉积(deposition)工艺步骤形成漂移氧化层16于半导体层11’上，且漂移氧化层16完全覆盖高压N型元件区HV-NMOS与高压P型元件区HV-PMOS。
接着，请参阅图3G，以同一蚀刻工艺步骤蚀刻漂移氧化层16，而形成第一漂移氧化区16a于高压N型元件区HV-NMOS中，与第二漂移氧化区16b于高压P型元件区HV-PMOS中。第一漂移氧化区16a与第二漂移氧化16b形成于半导体层11’上，且分别位于高压N型元件10a的漂移区与高压P型元件10b的漂移区上。
接着，请参阅图3H，于第一漂移氧化区16a与第二漂移氧化区16b形成之后，形成栅极介电层17’于半导体层11’上，栅极介电层17’覆盖高压N型元件区HV-NMOS与高压P型元件区HV-PMOS。
接着，请参阅图3I，于栅极介电层17’形成之后，例如但不限于以沉积工艺步骤，形成多晶硅层17于栅极介电层17’上。其中，多晶硅层17覆盖高压N型元件区HV-NMOS与高压P型元件区HV-PMOS。
接着，请参阅图3J，于多晶硅层17形成之后，以同一蚀刻工艺步骤蚀刻多晶硅层17，而形成第一栅极17a于高压N型元件区HV-NMOS中，与第二栅极17b于高压P型元件区HV-PMOS中。
需说明的是，栅极介电层17’的厚度相对大幅度的低于多晶硅层17，用以在形成第一栅极17a与第二栅极17b后，作为第一栅极17a与第二栅极17b的介电层。此为本领域技术人员所熟知，在此不予赘述。
第一栅极17a与第二栅极17b形成于半导体层11’的上表面11a上，第一栅极17a与第二栅极17b分别包含导电层、间隔层以及介电层，其中介电层位于上表面11a上并连接于上表面11a，此为本领域技术人员所熟知，在此不予赘述。
接着，请参阅图3K，以同一离子注入工艺步骤形成N型源极18a、N型漏极18b与N型导电区28c。N型源极18a与N型漏极18b形成于高压N型元件区HV-NMOS的半导体层11’中，且N型源极18a与N型漏极18b分别位于第一栅极17a在通道方向(如图3K中的虚线箭头方向所示意，下同)的外部下方的第一高压P型阱区15a中与第一高压N型阱区14a中。
于垂直方向上，N型源极18a与N型漏极18b形成于上表面11a下并连接于上表面11a中，且于通道方向上，高压N型元件10a的漂移区位于N型漏极18b与第一高压P型阱区15a之间，并分隔N型漏极18b与第一高压P型阱区15a，且位于靠近上表面11a的第一高压N型阱区14a中，用以作为高压N型元件10a在导通操作中的漂移电流通道。
N型导电区28c形成于高压P型元件区HV-PMOS的半导体层11’中，用以作为第二高压N型阱区14b的电性接点。
接着，请参阅图3L，以同一离子注入工艺步骤形成P型源极19a、P型漏极19b与P型导电区29c。P型源极19a与P型漏极19b分别位于第二栅极17b在通道方向(如图3L中的虚线箭头方向所示意，下同)的外部下方的第二高压N型阱区14b中与第二高压P型阱区15b中。
于垂直方向上，P型源极19a与P型漏极19b形成于上表面11a下并连接于上表面11a中，且于通道方向上，高压P型元件10b的漂移区位于P型漏极19b与第二高压N型阱区14b之间，并分隔P型漏极19b与第二高压N型阱区14b，且位于靠近上表面11a的第二高压P型阱区15b中，用以作为高压P型元件10b在导通操作中的漂移电流通道。
P型导电区29c形成于高压N型元件区HV-NMOS的半导体层11’中，用以作为第一高压P型阱区15a的电性接点。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如轻掺杂漏极区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。

Claims (20)

1.一种高压互补式金属氧化物半导体元件，包含：
一半导体层，形成于一基板上；
多个绝缘区，形成于该半导体层上，用以定义一高压N型元件区与一高压P型元件区，其中一高压N型元件形成于该高压N型元件区，且一高压P型元件形成于该高压P型元件区；
一第一高压N型阱区与一第二高压N型阱区，以同一离子注入工艺步骤分别形成于该高压N型元件区的该半导体层中与该高压P型元件区的该半导体层中；
一第一高压P型阱区与一第二高压P型阱区，以同一离子注入工艺步骤分别形成于该高压N型元件区的该半导体层中与该高压P型元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；
一第一漂移氧化区与一第二漂移氧化区，以同一蚀刻工艺步骤蚀刻一漂移氧化层，而分别形成该第一漂移氧化区与该第二漂移氧化区于该高压N型元件区中与该高压P型元件区中；
一第一栅极与一第二栅极，以同一蚀刻工艺步骤蚀刻一多晶硅层，而分别形成该第一栅极与该第二栅极于该高压N型元件区中与该高压P型元件区中；
一N型源极与一N型漏极，以同一离子注入工艺步骤形成于该高压N型元件区的该半导体层中，且该N型源极与该N型漏极分别位于该第一栅极的外部下方的该第一高压P型阱区中与该第一高压N型阱区中；以及
一P型源极与一P型漏极，以同一离子注入工艺步骤形成于该高压P型元件区的该半导体层中，且该P型源极与该P型漏极分别位于该第二栅极的外部下方的该第二高压N型阱区中与该第二高压P型阱区中。
2.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，还包含：一第一浅沟槽隔绝区与一第二浅沟槽隔绝区，以同一工艺步骤分别形成于该高压N型元件区中与该高压P型元件区中，其中该第一浅沟槽隔绝区位于并连接于该第一漂移氧化区正下方，且该第二浅沟槽隔绝区位于并连接于该第二漂移氧化区正下方。
3.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，还包含：
一N型导电区，以形成该N型源极与该N型漏极的同一离子注入工艺步骤形成于该第二高压N型阱区中，其中该N型导电区为该第二高压N型阱区的电性接点；以及
一P型导电区，以形成该P型源极与该P型漏极的同一离子注入工艺步骤形成于该第一高压P型阱区中，其中该P型导电区为该第一高压P型阱区的电性接点。
4.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，还包含：
一第一N型埋层与一第二N型埋层，以同一工艺步骤分别形成于该高压N型元件区与该高压P型元件区中；
其中该第一N型埋层形成于并连接于该第一高压N型阱区与该第一高压P型阱区正下方的该半导体层与该基板中；
其中该第二N型埋层形成于并连接于该第二高压N型阱区与该第二高压P型阱区正下方的该半导体层与该基板中。
5.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，还包含：
一第一高压N型隔绝区与一第二高压N型隔绝区，以形成该第一高压N型阱区与该第二高压N型阱区同一离子注入工艺步骤而形成；以及
一第一高压P型隔绝区与一第二高压P型隔绝区，以形成该第一高压P型阱区与该第二高压P型阱区同一离子注入工艺步骤而形成；
其中该第一高压N型隔绝区于该通道方向上，邻接于该第一高压P型阱区相对于邻接该第一高压N型阱区的另一侧；
其中该第二高压N型隔绝区于该通道方向上，邻接于该第二高压P型阱区相对于邻接该第二高压N型阱区的另一侧；
其中该第一高压P型隔绝区于该通道方向上，邻接于该第一高压N型阱区相对于邻接该第一高压P型阱区的另一侧；
其中该第二高压P型隔绝区于该通道方向上，邻接于该第二高压N型阱区相对于邻接该第二高压N型阱区的另一侧。
6.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，该半导体层是一P型半导体外延层，且具有体积电阻率45Ohm-cm。
7.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，该第一漂移氧化区与该第二漂移氧化区的厚度介于
Figure FDA0003623451920000031
与/>
Figure FDA0003623451920000032
之间。
8.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，该第一栅极的介电层与该第二栅极的介电层的厚度介于
Figure FDA0003623451920000033
与/>
Figure FDA0003623451920000034
之间。
9.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，该高压N型元件的栅极驱动电压为3.3V。
10.如权利要求1所述的高压互补式金属氧化物半导体元件，其中，该高压互补式金属氧化物半导体元件的最小特征尺寸为0.18微米。
11.一种高压互补式金属氧化物半导体元件制造方法，其中，该高压互补式金属氧化物半导体元件包括一高压N型元件以及一高压P型元件，该高压互补式金属氧化物半导体元件制造方法包含：
形成一半导体层于一基板上；
形成多个绝缘区于该半导体层上，以定义一高压N型元件区与一高压P型元件区，其中该高压N型元件形成于该高压N型元件区，且该高压P型元件形成于该高压P型元件区；
以同一离子注入工艺步骤形成一第一高压N型阱区于该高压N型元件区的该半导体层中，与一第二高压N型阱区于该高压P型元件区的该半导体层中；
以同一离子注入工艺步骤形成一第一高压P型阱区于该高压N型元件区的该半导体层中，与一第二高压P型阱区于该高压P型元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；
形成一漂移氧化层于该半导体层上，该漂移氧化层覆盖该高压N型元件区与该高压P型元件区；
以同一蚀刻工艺步骤蚀刻该漂移氧化层，而形成一第一漂移氧化区于该高压N型元件区中，与一第二漂移氧化区于该高压P型元件区中；
于该第一漂移氧化区与该第二漂移氧化区形成之后，形成一栅极介电层于该半导体层上，该栅极介电层覆盖该高压N型元件区与该高压P型元件区；
形成一多晶硅层于该栅极介电层上，该多晶硅层覆盖该高压N型元件区与该高压P型元件区；
以同一蚀刻工艺步骤蚀刻该多晶硅层，而形成一第一栅极于该高压N型元件区中，与一第二栅极于该高压P型元件区中；
以同一离子注入工艺步骤形成一N型源极与一N型漏极于该高压N型元件区的该半导体层中，且该N型源极与该N型漏极分别位于该第一栅极的外部下方的该第一高压P型阱区中与该第一高压N型阱区中；以及
以同一离子注入工艺步骤形成一P型源极与一P型漏极于该高压P型元件区的该半导体层中，且该P型源极与该P型漏极分别位于该第二栅极的外部下方的该第二高压N型阱区中与该第二高压P型阱区中。
12.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，还包含：以同一工艺步骤形成一第一浅沟槽隔绝区于该高压N型元件区中，与一第二浅沟槽隔绝区于该高压P型元件区中，其中该第一浅沟槽隔绝区位于并连接于该第一漂移氧化区正下方，且该第二浅沟槽隔绝区位于并连接于该第二漂移氧化区正下方。
13.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，还包含：
以形成该N型源极与该N型漏极的同一离子注入工艺步骤形成一N型导电区于该第二高压N型阱区中，其中该N型导电区为该第二高压N型阱区的电性接点；以及
以形成该P型源极与该P型漏极的同一离子注入工艺步骤形成一P型导电区于该第一高压P型阱区中，其中该P型导电区为该第一高压P型阱区的电性接点。
14.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，还包含：以同一工艺步骤形成一第一N型埋层与一第二N型埋层，其中该第一N型埋层位于该高压N型元件区中，该第二N型埋层位于该高压P型元件区中；
其中该第一N型埋层形成于该第一高压N型阱区与该第一高压P型阱区正下方的该半导体层与该基板中；
其中该第二N型埋层形成于该第二高压N型阱区与该第二高压P型阱区正下方的该半导体层与该基板中。
15.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，还包含：
以形成该第一高压N型阱区与该第二高压N型阱区同一离子注入工艺步骤，形成一第一高压N型隔绝区与一第二高压N型隔绝区；以及
以形成该第一高压P型阱区与该第二高压P型阱区同一离子注入工艺步骤，形成一第一高压P型隔绝区与一第二高压P型隔绝区；
其中该第一高压N型隔绝区于该通道方向上，邻接于该第一高压P型阱区相对于邻接该第一高压N型阱区的另一侧；
其中该第二高压N型隔绝区于该通道方向上，邻接于该第二高压P型阱区相对于邻接该第二高压N型阱区的另一侧；
其中该第一高压P型隔绝区于该通道方向上，邻接于该第一高压N型阱区相对于邻接该第一高压P型阱区的另一侧；
其中该第二高压P型隔绝区于该通道方向上，邻接于该第二高压N型阱区相对于邻接该第二高压N型阱区的另一侧。
16.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，该半导体层是一P型半导体外延层，且具有体积电阻率45Ohm-cm。
17.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，该第一漂移氧化区与该第二漂移氧化区的厚度介于
Figure FDA0003623451920000061
与/>
Figure FDA0003623451920000062
之间。
18.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，该第一栅极的介电层与该第二栅极的介电层的厚度介于
Figure FDA0003623451920000063
与/>
Figure FDA0003623451920000064
之间。
19.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，该高压N型元件的栅极驱动电压为3.3V。
20.如权利要求11所述的高压互补式金属氧化物半导体元件制造方法，其中，该高压互补式金属氧化物半导体元件的最小特征尺寸为0.18微米。
CN202210464863.9A 2021-12-01 2022-04-29 高压互补式金属氧化物半导体元件及其制造方法 Pending CN116207045A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163264773P 2021-12-01 2021-12-01
US63/264,773 2021-12-01

Publications (1)

Publication Number Publication Date
CN116207045A true CN116207045A (zh) 2023-06-02

Family

ID=86513536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210464863.9A Pending CN116207045A (zh) 2021-12-01 2022-04-29 高压互补式金属氧化物半导体元件及其制造方法

Country Status (2)

Country Link
CN (1) CN116207045A (zh)
TW (1) TW202324612A (zh)

Also Published As

Publication number Publication date
TW202324612A (zh) 2023-06-16

Similar Documents

Publication Publication Date Title
US8362558B2 (en) Low on-resistance lateral double-diffused MOS device
CN107180869B (zh) 半导体器件及其形成方法
CN106531794B (zh) 高压金属氧化物半导体晶体管元件及其制造方法
KR20060108493A (ko) 반도체장치 및 그 제조방법
JP2014203851A (ja) 半導体装置及びその製造方法
US7531880B2 (en) Semiconductor device and manufacturing method thereof
US20070212842A1 (en) Manufacturing method of high-voltage MOS transistor
US11239358B2 (en) Semiconductor structure with isolation structures in doped region and fabrication method thereof
CN113764502B (zh) 一种ldmos半导体器件及其制造方法
CN116207045A (zh) 高压互补式金属氧化物半导体元件及其制造方法
CN109980010B (zh) 一种半导体器件的制造方法和集成半导体器件
CN110491941B (zh) 高压元件及其制造方法
CN110838513B (zh) 高压元件及其制造方法
CN116230717A (zh) Nmos半桥功率元件及其制造方法
CN108962988B (zh) 高压金属氧化物半导体元件及其制造方法
CN113517338A (zh) 半导体结构及其形成方法
US20230197730A1 (en) High voltage cmos device and manufacturing method thereof
US11417761B1 (en) Transistor structure and method for fabricating the same
US20230178648A1 (en) Nmos half-bridge power device and manufacturing method thereof
JP3602242B2 (ja) 半導体装置
US9748339B1 (en) Semiconductor device and method for fabricating the same
JP2012033841A (ja) 半導体装置及びその製造方法
US6110764A (en) Method of manufacturing an assembly with different types of high-voltage metal-oxide-semiconductor devices
CN114759091A (zh) 高压元件、高压控制元件及其制造方法
CN116207099A (zh) 高压元件与低压元件整合制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination