CN116230717A - Nmos半桥功率元件及其制造方法 - Google Patents

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Abstract

本发明提供了一种NMOS半桥功率元件及其制造方法。NMOS半桥功率元件包括：半导体层、多个绝缘区、以同一离子注入工艺步骤形成的第一高压N型阱区与第二高压N型阱区、以同一离子注入工艺步骤形成的第一高压P型阱区与第二高压P型阱区、以同一蚀刻工艺步骤蚀刻一漂移氧化层而形成的第一漂移氧化区与第二漂移氧化区、以同一蚀刻工艺步骤蚀刻一多晶硅层，而形成的第一栅极与第二栅极、同一离子注入工艺步骤形成的第一P型本体区与第二P型本体区、第一N型源极与第一N型漏极、以及第二N型源极与第二N型漏极。

Description

NMOS半桥功率元件及其制造方法
技术领域
本发明涉及一种NMOS半桥功率元件及其制造方法，特别涉及一种整合NMOS上桥元件与NMOS下桥元件的NMOS半桥功率元件及其制造方法。
背景技术
已知降压型功率级电路包含上桥功率元件与下桥功率元件所组成的半桥功率元件。其中上桥功率元件与下桥功率元件由各自独立的工艺步骤所形成，以致应用范围受到限制，并且有制造成本较高的问题。
有鉴于此，本发明提出一种以整合工艺步骤，将NMOS上桥元件与NMOS下桥元件整合于同一基板中而形成NMOS半桥功率元件及其制造方法。
发明内容
于一观点中，本发明提供了一种NMOS半桥功率元件包含：一半导体层，形成于一基板上；多个绝缘区，形成于该半导体层上，用以定义一NMOS上桥元件区与一NMOS下桥元件区，其中一NMOS上桥元件形成于该NMOS上桥元件区，且一NMOS下桥元件形成于该NMOS下桥元件区；一第一N型埋层，形成于该NMOS上桥元件区中；一第一高压N型隔绝区与一第二高压N型隔绝区，以同一离子注入工艺步骤而形成于该NMOS上桥元件区的该半导体层中；一第一高压N型阱区与一第二高压N型阱区，以同一离子注入工艺步骤分别形成于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中；一第一高压P型阱区与一第二高压P型阱区，以同一离子注入工艺步骤分别形成于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；一第一漂移氧化区与一第二漂移氧化区，以同一蚀刻工艺步骤蚀刻一漂移氧化层，而分别形成该第一漂移氧化区与该第二漂移氧化区于该NMOS上桥元件区中与该NMOS下桥元件区中；一第一栅极与一第二栅极，以同一蚀刻工艺步骤蚀刻一多晶硅层，而分别形成该第一栅极与该第二栅极于该NMOS上桥元件区中与该NMOS下桥元件区中；一第一P型本体区与一第二P型本体区，以同一离子注入工艺步骤分别形成于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中，其中部分该第一P型本体区位于该第一栅极正下方，且该第一P型本体区与该第一高压N型阱区于该通道方向上邻接，部分该第二P型本体区位于该第二栅极正下方，且该第二P型本体区与该第二高压N型阱区于该通道方向上邻接；一第一N型源极与一第一N型漏极，以同一离子注入工艺步骤形成于该NMOS上桥元件区的该半导体层中，且该第一N型源极与该第一N型漏极分别位于该第一栅极的外部下方的该第一P型本体区中与该第一高压N型阱区中；以及一第二N型源极与一第二N型漏极，以与该该第一N型源极与该第一N型漏极同一离子注入工艺步骤形成于该NMOS下桥元件区的该半导体层中，且该第二N型源极与该第二N型漏极分别位于该第二栅极的外部下方的该第二P型本体区中与该第二高压N型阱区中；其中该第一N型埋层形成于并连接于该第一高压N型阱区与该第一高压P型阱区正下方的该半导体层与该基板中；其中该第一高压N型隔绝区于该通道方向上，邻接于该第一高压N型阱区相对于邻接该第一高压P型阱区的另一侧；其中该第二高压N型隔绝区于该通道方向上，邻接于该第一高压P型阱区相对于邻接该第一高压N型阱区的另一侧。
于另一观点中，本发明提供了一种NMOS半桥功率元件制造方法，其中该NMOS半桥功率元件包括一NMOS上桥元件以及一NMOS下桥元件，该NMOS半桥功率元件制造方法包含：形成一半导体层于一基板上；形成多个绝缘区于该半导体层上，以定义一NMOS上桥元件区与一NMOS下桥元件区，其中该NMOS上桥元件形成于该NMOS上桥元件区，且该NMOS下桥元件形成于该NMOS下桥元件区；形成一第一N型埋层于该NMOS上桥元件区中；以同一离子注入工艺步骤形成一第一高压N型隔绝区与一第二高压N型隔绝区于该NMOS上桥元件区的该半导体层中；以同一离子注入工艺步骤形成一第一高压N型阱区于该NMOS上桥元件区的该半导体层中，与一第二高压N型阱区于该NMOS下桥元件区的该半导体层中；以同一离子注入工艺步骤形成一第一高压P型阱区于该NMOS上桥元件区的该半导体层中，与一第二高压P型阱区于该NMOS下桥元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；形成一漂移氧化层于该半导体层上，该漂移氧化层覆盖该NMOS上桥元件区与该NMOS下桥元件区；以同一蚀刻工艺步骤蚀刻该漂移氧化层，而形成一第一漂移氧化区于该NMOS上桥元件区中，与一第二漂移氧化区于该NMOS下桥元件区中；于该第一漂移氧化区与该第二漂移氧化区形成之后，形成一栅极介电层于该半导体层上，该栅极介电层覆盖该NMOS上桥元件区与该NMOS下桥元件区；形成一多晶硅层于该栅极介电层上，该多晶硅层覆盖该NMOS上桥元件区与该NMOS下桥元件区；以同一蚀刻工艺步骤蚀刻该多晶硅层，而形成一第一栅极于该NMOS上桥元件区中，与一第二栅极于该NMOS下桥元件区中；以同一离子注入工艺步骤分别形成一第一P型本体区与一第二P型本体区于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中，其中部分该第一P型本体区位于该第一栅极正下方，且该第一P型本体区与该第一高压N型阱区于该通道方向上邻接，部分该第二P型本体区位于该第二栅极正下方，且该第二P型本体区与该第二高压N型阱区于该通道方向上邻接；以同一离子注入工艺步骤形成一第一N型源极与一第一N型漏极于该NMOS上桥元件区的该半导体层中，且该第一N型源极与该第一N型漏极分别位于该第一栅极的外部下方的该第一高压P型本体区中与该第一高压N型阱区中；以及以与该第一N型源极与该第一N型漏极同一离子注入工艺步骤形成一第二N型源极与一第二N型漏极于该NMOS下桥元件区的该半导体层中，且该第二N型源极与该第二N型漏极分别位于该第二栅极的外部下方的该P型本体区中与该第二高压N型阱区中其中该第一N型埋层形成于并连接于该第一高压N型阱区与该第一高压P型阱区正下方的该半导体层与该基板中；其中该第一高压N型隔绝区于该通道方向上，邻接于该第一高压N型阱区相对于邻接该第一高压P型阱区的另一侧；其中该第二高压N型隔绝区于该通道方向上，邻接于该第一高压P型阱区相对于邻接该第一高压N型阱区的另一侧。
于一实施例中，该NMOS半桥功率元件，还包含：一第一P型导电区，形成于该第一P型本体区中，其中该第一P型导电区为该第一P型本体区的电性接点；以及一第二P型导电区，以形成该第一P型导电区的同一离子注入工艺步骤形成于该第二P型本体区中，其中该第二P型导电区为该第二P型本体区的电性接点。
于一实施例中，该NMOS半桥功率元件，还包含：一第二N型埋层，形成于该NMOS下桥元件区中；以及一第三高压N型隔绝区与一第四高压N型隔绝区，以与该第一高压N型隔绝区与该第二高压N型隔绝区同一离子注入工艺步骤而形成于该NMOS下桥元件区的该半导体层中；其中该第二N型埋层形成于并连接于该第二高压N型阱区与该第二高压P型阱区正下方的该半导体层与该基板中；其中该第三高压N型隔绝区于该通道方向上，邻接于该第二高压N型阱区相对于邻接该第二高压P型阱区的另一侧；其中该第四高压N型隔绝区于该通道方向上，邻接于该第二高压P型阱区相对于邻接该第二高压N型阱区的另一侧。
于一实施例中，该NMOS半桥功率元件中，该第一N型源极、该第一P型导电区与该第二N型漏极电连接。
于一实施例中，该NMOS上桥元件的该第一栅极具有一栅极长度0.75μm，且该第一栅极覆盖于该第一漂移氧化区上的部分的长度为0.3μm。
于一实施例中，该NMOS下桥元件的该第二栅极具有一栅极长度0.6μm，且该第二栅极覆盖于该第二漂移氧化区上的部分的长度为0.2μm。
于一实施例中，该半导体层是一P型半导体外延层，且具有体积电阻率45Ohm-cm。
于一实施例中，该第一漂移氧化区与该第二漂移氧化区的厚度介于
Figure BDA0003640346420000051
与
Figure BDA0003640346420000052
之间。
于一实施例中，该第一栅极的介电层与该第二栅极的介电层的厚度介于
Figure BDA0003640346420000053
与
Figure BDA0003640346420000054
之间。
于一实施例中，该NMOS上桥元件区的栅极驱动电压为3.3V，且该第一N型漏极电连接于12V到16V。
于一实施例中，该NMOS半桥功率元件的最小特征尺寸为0.18微米。
本发明的优点为本发明可采用相同工艺步骤，同时分别形成NMOS半桥功率元件的NMOS上桥元件与NMOS下桥元件中的不同单元。
本发明的另一优点为形成隔绝区以于半导体层中电性隔绝NMOS上桥元件与NMOS下桥元件。
以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
图1为据本发明的一实施例，显示NMOS半桥功率元件的剖视示意图。
图2为据本发明的一实施例，显示NMOS半桥功率元件的剖视示意图。
图3A-图3N是根据本发明的一实施例，显示NMOS半桥功率元件制造方法的剖视示意图。
图中符号说明
10,20：NMOS半桥功率元件
10a,20a：NMOS上桥元件
10b,20b：NMOS下桥元件
11：基板
11’：半导体层
11a：上表面
11b：下表面
12：绝缘区
13a：第一N型埋层
14a：第一高压N型阱区
14b：第二高压N型阱区
14c：第一高压N型隔绝区
14d：第二高压N型隔绝区
15a：第一高压P型阱区
15b：第二高压P型阱区
16：漂移氧化层
16a：第一漂移氧化区
16b：第二漂移氧化区
17：多晶硅层
17a：第一栅极
17b：第二栅极
17’：栅极介电层
18a：第一N型源极
18b：第一N型漏极
18c：第二N型源极
18d：第二N型漏极
19a：第一P型本体区
19b：第二P型本体区
19c：第一P型导电区
19d：第二P型导电区
23a：第二N型埋层
24c：第三高压N型隔绝区
24d：第四高压N型隔绝区
HV-NMOS：NMOS上桥元件区
HV-PMOS：NMOS下桥元件区
LG：下桥栅极电压
SW：开关节点电压
UG：上桥栅极电压
Vin：输入电压
具体实施方式
有关本发明的前述及其他技术内容、特点与效果，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图1，其根据本发明的一实施例，显示NMOS半桥功率元件10的剖视示意图。如图1所示，NMOS半桥功率元件10包含：半导体层11’、多个绝缘区12、第一N型埋层13a、以同一离子注入工艺步骤形成的第一高压N型隔绝区14c与第二高压N型隔绝区14d、以同一离子注入工艺步骤形成的第一高压N型阱区14a与第二高压N型阱区14b、以同一离子注入工艺步骤形成的第一高压P型阱区15a与第二高压P型阱区15b、以同一蚀刻工艺步骤蚀刻一漂移氧化层而形成的第一漂移氧化区16a与第二漂移氧化区16b、以同一蚀刻工艺步骤蚀刻一多晶硅层，而形成的第一栅极17a与第二栅极17b、以同一离子注入工艺步骤形成的第一P型本体区19a与第二P型本体区19b、第一N型源极18a与第一N型漏极18b、以及第二N型源极18c与第二N型漏极18d。
半导体层11’形成于基板11上，半导体层11’于垂直方向(如图1中的实线箭头方向所示意，下同)上，具有相对的上表面11a与下表面11b。基板11例如但不限于为一P型或N型的半导体基板。半导体层11’例如以外延的步骤，形成于基板11上，或是以部分基板11，作为半导体层11’。形成半导体层11’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图1，多个绝缘区12形成于半导体层11’上，多个绝缘区12用以定义NMOS上桥元件区HS-NMOS与NMOS下桥元件区LS-NMOS，其中NMOS上桥元件10a形成于NMOS上桥元件区HS-NMOS，且NMOS下桥元件10b形成于该NMOS下桥元件区LS-NMOS。绝缘区12例如但不限于为如图1所示的浅沟槽隔绝(shallow trench isolation,STI)结构。
在本实施例中，NMOS上桥元件10a包括：第一N型埋层13a、第一高压N型隔绝区14c、第二高压N型隔绝区14d、第一高压N型阱区14a、第一高压P型阱区15a、第一漂移氧化区16a、第一栅极17a、第一N型源极18a、第一N型漏极18b、第一P型本体区19a以及第一P型导电区19c。NMOS下桥元件10b包括：第二高压N型阱区14b、第二高压P型阱区15b、第二漂移氧化区16b、第二栅极17b、第二N型源极18c、第二N型漏极18d、第二P型本体区19b以及第二P型导电区19d。
请继续参阅图1，第一N型埋层13a形成于NMOS上桥元件区HS-NMOS中。第一N型埋层13a形成于第一高压N型阱区14a与第一高压P型阱区15a正下方的半导体层11’与基板11中。第一高压N型隔绝区14c与第二高压N型隔绝区14d以同一离子注入工艺步骤而形成于该NMOS上桥元件区的该半导体层中。其中第一高压N型隔绝区14c于通道方向上，邻接于第一高压N型阱区14a相对于邻接第一高压P型阱区15a侧的另一侧。其中第二高压N型隔绝区14d于通道方向上，邻接于第一高压P型阱区15a相对于邻接第一高压N型阱区14a侧的另一侧。其中，第一N型埋层13a、第一高压N型隔绝区14c与第二高压N型隔绝区14d形成元件隔绝区，于半导体层11’上表面11a下完全包围NMOS上桥元件10a，以于上表面11a下电性隔绝NMOS上桥元件10a与其他形成于半导体层11’中的元件(例如NMOS下桥元件10b)。
请继续参阅图1，第一高压N型阱区14a与第二高压N型阱区14b，以同一离子注入工艺步骤分别形成于NMOS上桥元件区HS-NMOS的半导体层11’中与NMOS下桥元件区LS-NMOS的半导体层11’中。第一高压N型阱区14a与第二高压N型阱区14b都位于上表面11a下并连接于上表面11a。部分第一高压N型阱区14a位于栅极17a正下方并连接于栅极17a，以提供NMOS上桥元件10a在导通操作中的漂移电流通道；且部分第二高压N型阱区14b位于栅极17b正下方，以提供NMOS下桥元件10b在导通操作中的漂移电流通道。
请继续参阅图1，第一高压P型阱区15a与第二高压P型阱区15b，以同一离子注入工艺步骤分别形成于NMOS上桥元件区HS-NMOS的半导体层11’中与NMOS下桥元件区LS-NMOS的半导体层11’中，其中第一高压N型阱区14a与第一高压P型阱区15a于通道方向(如图1中的虚线箭头方向所示意，下同)上邻接，且第二高压N型阱区14b与第二高压P型阱区15b于通道方向上邻接。其中第一高压P型阱区15a与第二高压P型阱区15b都位于上表面11a下并连接于上表面11a。
第一漂移氧化区16a与第二漂移氧化16b以同一蚀刻工艺步骤蚀刻漂移氧化层，而分别形成第一漂移氧化区16a与第二漂移氧化区16b于NMOS上桥元件区HS-NMOS中与NMOS下桥元件区LS-NMOS中。第一漂移氧化区16a与第二漂移氧化16b形成于半导体层11’上，且分别位于NMOS上桥元件10a的漂移区与NMOS下桥元件10b的漂移区上。
第一栅极17a与第二栅极17b，以同一蚀刻工艺步骤蚀刻一多晶硅层，而分别形成第一栅极17a与第二栅极17b于NMOS上桥元件区HS-NMOS中与NMOS下桥元件区LS-NMOS中。
第一栅极17a与第二栅极17b形成于半导体层11’的上表面11a上，第一栅极17a与第二栅极17b分别包含导电层、间隔层以及介电层，其中介电层位于上表面11a上并连接于上表面11a，此为本领域技术人员所熟知，在此不予赘述。
请继续参阅图1，第一P型本体区19a与第二P型本体区19b以同一离子注入工艺步骤分别形成于NMOS上桥元件区HS-NMOS的半导体层11’中与NMOS下桥元件区LS-NMOS的半导体层11’中，其中第一P型本体区19a与第一高压N型阱区14a于通道方向上邻接，第二P型本体区19b与第二高压N型阱区14b于通道方向上邻接。
部分第一P型本体区19a位于第一栅极17a正下方并连接于第一栅极17a，以提供NMOS上桥元件10a在导通操作中的反转电流通道；且部分第二P型本体区19b位于第二栅极17b正下方并连接于第二栅极17b，以提供NMOS下桥元件10b在导通操作中的反转电流通道。
第一N型源极18a与第一N型漏极18b，以同一离子注入工艺步骤形成于NMOS上桥元件区HS-NMOS的半导体层11’中，且第一N型源极18a与第一N型漏极18b分别位于第一栅极17a在通道方向(如图1中的虚线箭头方向所示意，下同)的外部下方的第一P型本体区19a中与第一高压N型阱区14a中。
于垂直方向上，第一N型源极18a与第一N型漏极18b形成于上表面11a下并连接于上表面11a，且于通道方向上，NMOS上桥元件10a的漂移区位于第一N型漏极18b与第一P型本体区19a之间，并分隔第一N型漏极18b与第一P型本体区19a，且位于靠近上表面11a的第一高压N型阱区14a中，用以作为NMOS上桥元件10a在导通操作中的漂移电流通道。
第二N型源极18c与第二N型漏极18d，以同一离子注入工艺步骤形成于NMOS下桥元件区LS-NMOS的半导体层11’中，且第二N型源极18c与第二N型漏极18d分别位于第二栅极17b在通道方向(如图1中的虚线箭头方向所示意，下同)的外部下方的第二P型本体区19b中与第二高压N型阱区14b中。
于垂直方向上，第二N型源极18c与第二N型漏极18d形成于上表面11a下并连接于上表面11a，且于通道方向上，NMOS下桥元件10b的漂移区位于第二N型漏极18d与第二P型本体区19b之间，并分隔第二N型漏极18d与第二P型本体区19b，且位于靠近上表面11a的第二高压N型阱区14b中，用以作为NMOS下桥元件10b在导通操作中的漂移电流通道。
如图1所示，第一P型导电区19c形成于第一P型本体区19a中，其中第一P型导电区19c为第一P型本体区19a的电性接点。第二P型导电区19d以形成第一P型导电区19c的同一离子注入工艺步骤形成于第二P型本体区19b中，其中第二P型导电区19d为第二P型本体区19b的电性接点。
第一P型导电区19c与第二P型导电区19d，形成于上表面11a下并连接于上表面11a，且于通道方向上，第一P型导电区19c与第一N型源极18a邻接且电性连接；且第二P型导电区19d与第二N型源极18c邻接且电性连接。如图1所示，第一P型导电区19c、第一N型源极18a以及第二N型漏极18d电连接于开关节点电压SW；且第二P型导电区19d与第二N型源极18c电连接于接地电位；第一N型漏极18b电连接于输入电压Vin。以降压型功率级电路而言，开关节点电连接于电感的一端，该电感的另一端耦接于输出电压，此为本领域技术人员所熟知，在此不予赘述。
在一种实施例中，NMOS上桥元件10a的第一栅极17a具有栅极长度0.75μm，且第一栅极17a覆盖于第一漂移氧化区16a上的部分的长度为0.3μm。
在一种实施例中，NMOS下桥元件10b的第二栅极17b具有栅极长度0.6μm，且第二栅极17b覆盖于第二漂移氧化区16b上的部分的长度为0.2μm。
在一种实施例中，半导体层11’是P型半导体外延层，且具有体积电阻率45Ohm-cm。
在一种实施例中，第一漂移氧化区16a与第二漂移氧化16b为化学气相沉积(chemical vapor deposition,CVD)氧化区。
在一种实施例中，第一漂移氧化区16a与第二漂移氧化16b的厚度介于
Figure BDA0003640346420000121
与
Figure BDA0003640346420000122
之间。
在一种实施例中，第一栅极17a的介电层与第二栅极17b的介电层的厚度介于
Figure BDA0003640346420000123
与/>
Figure BDA0003640346420000124
之间。
在一种实施例中，NMOS上桥元件区HS-NMOS的NMOS上桥元件10a的栅极驱动电压为3.3V，且该第一N型漏极电连接于12V到16V。
在一种实施例中，NMOS半桥功率元件10的最小特征尺寸为0.18微米。
需说明的是，所谓反转电流通道是指NMOS上桥元件10a/NMOS下桥元件10b在导通操作中，因施加于第一栅极17a/第二栅极17b的电压，而使第一栅极17a/第二栅极17b的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，所谓漂移电流通道是指压N型元件10a/NMOS下桥元件10b在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面11a并非指一完全平坦的平面，而是指半导体层11’的一个表面。在本实施例中，例如绝缘区12与上表面11a接触的部分上表面11a，就具有下陷的部分。
需说明的是，第一栅极17a/第一栅极17b包括具有导电性的导电层、与上表面11a连接的介电层、以及具有电绝缘特性的间隔层，其中，导电层用以作为第一栅极17a/第二栅极17b的电性接点，形成于介电层上并连接于介电层。间隔层形成于导电层的两侧以作为第一栅极17a/第二栅极17b的两侧的电性绝缘层。此为本领域技术人员所熟知，在此不予赘述。
需说明的是，前述的“N型”与“P型”是指于NMOS半桥功率元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的第一高压N型阱区14a与第二高压N型阱区14b、第一高压P型阱区15a与第二高压P型阱区15b、第一N型源极18a与第一N型漏极18b以及第二N型源极19a与第二N型漏极19b等区域)内，使得半导体组成区域成为N或P型，其中，N型与P型为彼此电性相反的导电型。
此外需说明的是，所谓的NMOS半桥功率元件，是指于正常操作时，漂移区长度根据正常操作时所承受的操作电压而调整，因而可操作于较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
此外需说明的是，所谓的功率元件，是指用于传递功率的元件，当使用晶体管来构成时，通常使用高压元件，于正常操作时，施加于漏极的电压高于一特定的电压，例如5V。
图2根据本发明的另一实施例显示NMOS半桥功率元件20的剖视示意图。本实施例与图1的实施例的不同在于，本实施例的NMOS半桥功率元件20还包含：第二N型埋层23a、第三高压N型隔绝区24c以及第四高压N型隔绝区24d。
第二N型埋层23a以与第一N型埋层23a同一工艺步骤，形成于NMOS下桥元件区LS-NMOS中。其中第二N型埋层23b形成于第二高压N型阱区14b与第二高压P型阱区15b正下方的半导体层11’与基板11中。
以与第一高压N型隔绝区14c与第二高压N型隔绝区14d同一离子注入工艺步骤而形成第三高压N型隔绝区24c与第四高压N型隔绝区24d于NMOS下桥元件区LS-NMOS的半导体层11’中。
其中第三高压N型隔绝区24c于通道方向上，邻接于第二高压N型阱区14b相对于邻接第二高压P型阱区15b的另一侧。其中第四高压N型隔绝区24d于通道方向上，邻接于第二高压P型阱区15b相对于邻接第二高压N型阱区14b的另一侧。
其中，第二N型埋层23a、第三高压N型隔绝区24c与第四高压N型隔绝区24d形成元件隔绝区，于半导体层11’上表面11a下完全包围NMOS下桥元件10b，以于上表面11a下电性隔绝NMOS下桥元件10b与其他形成于半导体层11’中的元件(例如NMOS上桥元件10a)。
形成第一N型埋层13a与第二N型埋层23a的方式，例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入基板11中，而在半导体层11’形成过程中或之后，以热扩散的方式形成第一N型埋层13a与第二N型埋层23a。
请参考图3A-图3N，其是根据本发明的一实施例显示NMOS半桥功率元件20的制造方法的示意图。NMOS半桥功率元件20包括NMOS上桥元件20a以及NMOS下桥元件20b。如图3A所示，首先提供基板11，并例如但不限于以离子注入工艺步骤，将N型导电型杂质，以加速离子的形式，注入基板11中，而在后续半导体层11’形成过程中或之后(如图3B所示)，以热扩散的方式形成第一N型埋层13a与第二N型埋层23a。
接着，请参阅图3B，形成半导体层11’于基板11上。半导体层11’例如以外延的步骤，形成于基板11上，或是以基板11的部分，作为半导体层11’。如上所述，在形成半导体层11’的过程中或之后，以热扩散的方式形成第一N型埋层13a与第二N型埋层23a。半导体层11’于垂直方向(如图3B中的实线箭头方向所示意，下同)上，具有相对的上表面11a与下表面11b。形成半导体层11’的方式，为本领域技术人员所熟知，在此不予赘述。基板21例如但不限于为P型或N型的半导体基板。
接着，请参阅图3C，例如以同一工艺步骤形成绝缘区12。绝缘区12例如但不限于为如图3C所示的浅沟槽隔绝(shallow trench isolation,STI)结构。多个绝缘区12用以定义NMOS上桥元件区HS-NMOS与NMOS下桥元件区LS-NMOS，其中NMOS上桥元件20a形成于NMOS上桥元件区HS-NMOS，且NMOS下桥元件20b形成于该NMOS下桥元件区LS-NMOS。
接着，请参阅图3D，以同一离子注入工艺步骤形成第一高压N型隔绝区14c、第二高压N型隔绝区14d、第三高压N型隔绝区24c与第四高压N型隔绝区24d于NMOS上桥元件区HS-NMOS的半导体层11’中。其中第一高压N型隔绝区14c于通道方向上，邻接于第一高压N型阱区14a相对于邻接第一高压P型阱区15a侧的另一侧。其中第二高压N型隔绝区14d于通道方向上，邻接于第一高压P型阱区15a相对于邻接第一高压N型阱区14a侧的另一侧。其中，第一N型埋层13a、第一高压N型隔绝区14c与第二高压N型隔绝区14d形成元件隔绝区，于半导体层11’上表面11a下完全包围NMOS上桥元件10a，以于上表面11a下电性隔绝NMOS上桥元件10a与其他形成于半导体层11’中的元件(例如NMOS下桥元件10b)。其中，第二N型埋层23a、第三高压N型隔绝区24c与第四高压N型隔绝区24d形成元件隔绝区，于半导体层11’上表面11a下完全包围NMOS下桥元件10b，以于上表面11a下电性隔绝NMOS下桥元件10b与其他形成于半导体层11’中的元件(例如NMOS上桥元件10a)。
接着，请参阅图3E，以同一离子注入工艺步骤形成第一高压N型阱区14a与第二高压N型阱区14b。第一高压N型阱区14a与第二高压N型阱区14b分别形成于NMOS上桥元件区HS-NMOS的半导体层11’中与NMOS下桥元件区LS-NMOS的半导体层11’中。第一高压N型阱区14a与第二高压N型阱区14b都位于上表面11a下并连接于上表面11a。部分第一高压N型阱区14a位于栅极17a正下方并连接于栅极17a，以提供NMOS上桥元件10a在导通操作中的漂移电流通道；且部分第二高压N型阱区14b位于栅极17b正下方，以提供NMOS下桥元件10b在导通操作中的反转电流通道。
接着，请参阅图3F，以同一离子注入工艺步骤形成第一高压P型阱区15a与第二高压P型阱区15b。第一高压P型阱区15a与第二高压P型阱区15b，分别形成于NMOS上桥元件区HS-NMOS的半导体层11’中与NMOS下桥元件区LS-NMOS的半导体层11’中，其中第一高压N型阱区14a与第一高压P型阱区15a于通道方向(如图3F中的虚线箭头方向所示意，下同)上邻接，且第二高压N型阱区14b与第二高压P型阱区15b于通道方向上邻接。其中第一高压P型阱区15a与第二高压P型阱区15b都位于上表面11a下并连接于上表面11a。
接着，请参阅图3G，例如但不限于以沉积(deposition)工艺步骤形成漂移氧化层16于半导体层11’上，且漂移氧化层16完全覆盖NMOS上桥元件区HS-NMOS与NMOS下桥元件区LS-NMOS。
接着，请参阅图3H，以同一蚀刻工艺步骤蚀刻漂移氧化层16，而形成第一漂移氧化区16a于NMOS上桥元件区HS-NMOS中，与第二漂移氧化区16b于NMOS下桥元件区LS-NMOS中。第一漂移氧化区16a与第二漂移氧化16b形成于半导体层11’上，且分别位于NMOS上桥元件10a的漂移区与NMOS下桥元件10b的漂移区上。
接着，请参阅图3I，于第一漂移氧化区16a与第二漂移氧化区16b形成之后，形成栅极介电层17’于半导体层11’上，栅极介电层17’覆盖NMOS上桥元件区HS-NMOS与NMOS下桥元件区LS-NMOS。
接着，请参阅图3J，于栅极介电层17’形成之后，例如但不限于以沉积工艺步骤，形成多晶硅层17于栅极介电层17’上。其中，多晶硅层17覆盖NMOS上桥元件区HS-NMOS与NMOS下桥元件区LS-NMOS。
接着，请参阅图3K，于多晶硅层17形成之后，以同一蚀刻工艺步骤蚀刻多晶硅层17，而形成第一栅极17a于NMOS上桥元件区HS-NMOS中，与第二栅极17b于NMOS下桥元件区LS-NMOS中。
需说明的是，栅极介电层17’的厚度相对大幅度的低于多晶硅层17，用以在形成第一栅极17a与第二栅极17b后，作为第一栅极17a与第二栅极17b的介电层。此为本领域技术人员所熟知，在此不予赘述。
需说明的是，第一栅极17a与第二栅极17b于半导体层11’的上表面11a上，第一栅极17a与第二栅极17b分别包含导电层、间隔层以及介电层，其中介电层位于上表面11a上并连接于上表面11a，此为本领域技术人员所熟知，在此不予赘述。
接着，请参阅图3L，以同一离子注入工艺步骤分别形成第一P型本体区19a与第二P型本体区19b于NMOS上桥元件区HS-NMOS的半导体层11’中与NMOS下桥元件区LS-NMOS的半导体层11’中，其中第一P型本体区19a与第一高压N型阱区14a于通道方向上邻接，第二P型本体区19b与第二高压N型阱区14b于通道方向上邻接。
部分第一P型本体区19a位于第一栅极17a正下方并连接于第一栅极17a，以提供NMOS上桥元件10a在导通操作中的反转电流通道；且部分第二P型本体区19b位于第二栅极17b正下方并连接于第二栅极17b，以提供NMOS下桥元件10b在导通操作中的反转电流通道。
接着，请参阅图3M，以同一离子注入工艺步骤形成第一N型源极18a、第一N型漏极18b、第二N型源极18c与第二N型漏极18d。第一N型源极18a与第一N型漏极18b形成于NMOS上桥元件区HS-NMOS的半导体层11’中，且第一N型源极18a与第一N型漏极18b分别位于第一栅极17a在通道方向(如图3M中的虚线箭头方向所示意，下同)的外部下方的第一P型本体区19a中与第一高压N型阱区14a中。
于垂直方向上，第一N型源极18a与第一N型漏极18b形成于上表面11a下并连接于上表面11a中，且于通道方向上，NMOS上桥元件10a的漂移区位于第一N型漏极18b与第一P型本体区19a之间，并分隔第一N型漏极18b与第一P型本体区19a，且位于靠近上表面11a的第一高压N型阱区14a中，用以作为NMOS上桥元件10a在导通操作中的漂移电流通道。
第二N型源极18c与第二N型漏极18d分别位于第二栅极17b在通道方向(如图3M中的虚线箭头方向所示意，下同)的外部下方的第二P型本体区19b中与第二高压N型阱区14b中。
于垂直方向上，第二N型源极18c与第二N型漏极18d形成于上表面11a下并连接于上表面11a中，且于通道方向上，NMOS下桥元件10b的漂移区位于第二N型漏极18d与第二P型本体区19b之间，并分隔第二N型漏极19b与第二P型本体区19b，且位于靠近上表面11a的第二高压N型阱区14b中，用以作为NMOS下桥元件10b在导通操作中的漂移电流通道。
接着，请参阅图3N，以同一离子注入工艺步骤形成第一P型导电区19c与第二P型导电区19d。第一P型导电区19c形成于第一P型本体区19a中，其中第一P型导电区19c为第一P型本体区19a的电性接点。第二P型导电区19d形成于第二P型本体区19b中，其中第二P型导电区19d为第二P型本体区19b的电性接点。
第一P型导电区19c与第二P型导电区19d，形成于上表面11a下并连接于上表面11a，且于通道方向上，第一P型导电区19c与第一N型源极18a邻接且电性连接；且第二P型导电区19d与第二N型源极18c邻接且电性连接。如图1所示，第一P型导电区19c、第一N型源极18a以及第二N型漏极18d电连接于开关节点电压SW；且第二P型导电区19d与第二N型源极18c电连接于接地电位；第一N型漏极18b电连接于输入电压Vin。以降压型功率级电路而言，开关节点电连接于电感的一端，该电感的另一端耦接于输出电压，此为本领域技术人员所熟知，在此不予赘述。
在一种实施例中，NMOS上桥元件10a的第一栅极17a具有栅极长度0.75μm，且第一栅极17a覆盖于第一漂移氧化区16a上的部分的长度为0.3μm。
在一种实施例中，NMOS下桥元件10b的第二栅极17b具有栅极长度0.6μm，且第二栅极17b覆盖于第二漂移氧化区16b上的部分的长度为0.2μm。
在一种实施例中，半导体层11’是P型半导体外延层，且具有体积电阻率45Ohm-cm。
在一种实施例中，第一漂移氧化区16a与第二漂移氧化16b为化学气相沉积(chemical vapor deposition,CVD)氧化区。
在一种实施例中，第一漂移氧化区16a与第二漂移氧化16b的厚度介于
Figure BDA0003640346420000201
与
Figure BDA0003640346420000202
之间。
在一种实施例中，第一栅极17a的介电层与第二栅极17b的介电层的厚度介于
Figure BDA0003640346420000203
与/>
Figure BDA0003640346420000204
之间。
在一种实施例中，NMOS上桥元件区HS-NMOS的NMOS上桥元件10a的栅极驱动电压为3.3V，且该第一N型漏极电连接于12V到16V。
在一种实施例中，NMOS半桥功率元件10的最小特征尺寸为0.18微米。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如轻掺杂漏极区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。

Claims (22)

1.一种NMOS半桥功率元件，包含：
一半导体层，形成于一基板上；
多个绝缘区，形成于该半导体层上，用以定义一NMOS上桥元件区与一NMOS下桥元件区，其中一NMOS上桥元件形成于该NMOS上桥元件区，且一NMOS下桥元件形成于该NMOS下桥元件区；
一第一N型埋层，形成于该NMOS上桥元件区中；
一第一高压N型隔绝区与一第二高压N型隔绝区，以同一离子注入工艺步骤而形成于该NMOS上桥元件区的该半导体层中；
一第一高压N型阱区与一第二高压N型阱区，以同一离子注入工艺步骤分别形成于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中；
一第一高压P型阱区与一第二高压P型阱区，以同一离子注入工艺步骤分别形成于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；
一第一漂移氧化区与一第二漂移氧化区，以同一蚀刻工艺步骤蚀刻一漂移氧化层，而分别形成该第一漂移氧化区与该第二漂移氧化区于该NMOS上桥元件区中与该NMOS下桥元件区中；
一第一栅极与一第二栅极，以同一蚀刻工艺步骤蚀刻一多晶硅层，而分别形成该第一栅极与该第二栅极于该NMOS上桥元件区中与该NMOS下桥元件区中；
一第一P型本体区与一第二P型本体区，以同一离子注入工艺步骤分别形成于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中，其中部分该第一P型本体区位于该第一栅极正下方，且该第一P型本体区与该第一高压N型阱区于该通道方向上邻接，部分该第二P型本体区位于该第二栅极正下方，且该第二P型本体区与该第二高压N型阱区于该通道方向上邻接；
一第一N型源极与一第一N型漏极，以同一离子注入工艺步骤形成于该NMOS上桥元件区的该半导体层中，且该第一N型源极与该第一N型漏极分别位于该第一栅极的外部下方的该第一P型本体区中与该第一高压N型阱区中；以及
一第二N型源极与一第二N型漏极，以与该该第一N型源极与该第一N型漏极同一离子注入工艺步骤形成于该NMOS下桥元件区的该半导体层中，且该第二N型源极与该第二N型漏极分别位于该第二栅极的外部下方的该第二P型本体区中与该第二高压N型阱区中；
其中该第一N型埋层形成于该第一高压N型阱区与该第一高压P型阱区正下方的该半导体层与该基板中；
其中该第一高压N型隔绝区于该通道方向上，邻接于该第一高压N型阱区相对于邻接该第一高压P型阱区的另一侧；
其中该第二高压N型隔绝区于该通道方向上，邻接于该第一高压P型阱区相对于邻接该第一高压N型阱区的另一侧。
2.如权利要求1所述的NMOS半桥功率元件，其中，还包含：
一第一P型导电区，形成于该第一P型本体区中，其中该第一P型导电区为该第一P型本体区的电性接点；以及
一第二P型导电区，以形成该第一P型导电区的同一离子注入工艺步骤形成于该第二P型本体区中，其中该第二P型导电区为该第二P型本体区的电性接点。
3.如权利要求2所述的NMOS半桥功率元件，其中，还包含：
一第二N型埋层，形成于该NMOS下桥元件区中；以及
一第三高压N型隔绝区与一第四高压N型隔绝区，以与该第一高压N型隔绝区与该第二高压N型隔绝区同一离子注入工艺步骤而形成于该NMOS下桥元件区的该半导体层中；
其中该第二N型埋层形成于该第二高压N型阱区与该第二高压P型阱区正下方的该半导体层与该基板中；
其中该第三高压N型隔绝区于该通道方向上，邻接于该第二高压N型阱区相对于邻接该第二高压P型阱区的另一侧；
其中该第四高压N型隔绝区于该通道方向上，邻接于该第二高压P型阱区相对于邻接该第二高压N型阱区的另一侧。
4.如权利要求2或3所述的NMOS半桥功率元件，其中，该第一N型源极、该第一P型导电区与该第二N型漏极电连接。
5.如权利要求1所述的NMOS半桥功率元件，其中，该NMOS上桥元件的该第一栅极具有一栅极长度0.75μm，且该第一栅极覆盖于该第一漂移氧化区上的部分的长度为0.3μm。
6.如权利要求1所述的NMOS半桥功率元件，其中，该NMOS下桥元件的该第二栅极具有一栅极长度0.6μm，且该第二栅极覆盖于该第二漂移氧化区上的部分的长度为0.2μm。
7.如权利要求1所述的NMOS半桥功率元件，其中，该半导体层是一P型半导体外延层，且具有体积电阻率45Ohm-cm。
8.如权利要求1所述的NMOS半桥功率元件，其中，该第一漂移氧化区与该第二漂移氧化区的厚度介于
Figure FDA0003640346410000031
与/>
Figure FDA0003640346410000032
之间。
9.如权利要求1所述的NMOS半桥功率元件，其中，该第一栅极的介电层与该第二栅极的介电层的厚度介于
Figure FDA0003640346410000033
与/>
Figure FDA0003640346410000034
之间。
10.如权利要求1所述的NMOS半桥功率元件，其中，该NMOS上桥元件区的栅极驱动电压为3.3V，且该第一N型漏极电连接于12V到16V。
11.如权利要求1所述的NMOS半桥功率元件，其中，该NMOS半桥功率元件的最小特征尺寸为0.18微米。
12.一种NMOS半桥功率元件制造方法，其中，该NMOS半桥功率元件包括一NMOS上桥元件以及一NMOS下桥元件，该NMOS半桥功率元件制造方法包含：
形成一半导体层于一基板上；
形成多个绝缘区于该半导体层上，以定义一NMOS上桥元件区与一NMOS下桥元件区，其中该NMOS上桥元件形成于该NMOS上桥元件区，且该NMOS下桥元件形成于该NMOS下桥元件区；
形成一第一N型埋层于该NMOS上桥元件区中；
以同一离子注入工艺步骤形成一第一高压N型隔绝区与一第二高压N型隔绝区于该NMOS上桥元件区的该半导体层中；
以同一离子注入工艺步骤形成一第一高压N型阱区于该NMOS上桥元件区的该半导体层中，与一第二高压N型阱区于该NMOS下桥元件区的该半导体层中；
以同一离子注入工艺步骤形成一第一高压P型阱区于该NMOS上桥元件区的该半导体层中，与一第二高压P型阱区于该NMOS下桥元件区的该半导体层中，其中该第一高压N型阱区与该第一高压P型阱区于一通道方向上邻接，且该第二高压N型阱区与该第二高压P型阱区于该通道方向上邻接；
形成一漂移氧化层于该半导体层上，该漂移氧化层覆盖该NMOS上桥元件区与该NMOS下桥元件区；
以同一蚀刻工艺步骤蚀刻该漂移氧化层，而形成一第一漂移氧化区于该NMOS上桥元件区中，与一第二漂移氧化区于该NMOS下桥元件区中；
于该第一漂移氧化区与该第二漂移氧化区形成之后，形成一栅极介电层于该半导体层上，该栅极介电层覆盖该NMOS上桥元件区与该NMOS下桥元件区；
形成一多晶硅层于该栅极介电层上，该多晶硅层覆盖该NMOS上桥元件区与该NMOS下桥元件区；
以同一蚀刻工艺步骤蚀刻该多晶硅层，而形成一第一栅极于该NMOS上桥元件区中，与一第二栅极于该NMOS下桥元件区中；
以同一离子注入工艺步骤分别形成一第一P型本体区与一第二P型本体区于该NMOS上桥元件区的该半导体层中与该NMOS下桥元件区的该半导体层中，其中部分该第一P型本体区位于该第一栅极正下方，且该第一P型本体区与该第一高压N型阱区于该通道方向上邻接，部分该第二P型本体区位于该第二栅极正下方，且该第二P型本体区与该第二高压N型阱区于该通道方向上邻接；
以同一离子注入工艺步骤形成一第一N型源极与一第一N型漏极于该NMOS上桥元件区的该半导体层中，且该第一N型源极与该第一N型漏极分别位于该第一栅极的外部下方的该第一高压P型本体区中与该第一高压N型阱区中；以及
以与该第一N型源极与该第一N型漏极同一离子注入工艺步骤形成一第二N型源极与一第二N型漏极于该NMOS下桥元件区的该半导体层中，且该第二N型源极与该第二N型漏极分别位于该第二栅极的外部下方的该P型本体区中与该第二高压N型阱区中；
其中该第一N型埋层形成于该第一高压N型阱区与该第一高压P型阱区正下方的该半导体层与该基板中；
其中该第一高压N型隔绝区于该通道方向上，邻接于该第一高压N型阱区相对于邻接该第一高压P型阱区的另一侧；
其中该第二高压N型隔绝区于该通道方向上，邻接于该第一高压P型阱区相对于邻接该第一高压N型阱区的另一侧。
13.如权利要求12所述的NMOS半桥功率元件制造方法，其中，还包含：
形成一第一P型导电区于该第一P型本体区中，其中该第一P型导电区为该第一P型本体区的电性接点；以及
以形成该第一P型导电区的同一离子注入工艺步骤形成一第二P型导电区于该第二P型本体区中，其中该第二P型导电区为该第二P型本体区的电性接点。
14.如权利要求13所述的NMOS半桥功率元件制造方法，其中，还包含：
形成一第二N型埋层于该NMOS下桥元件区中；以及
以与该第一高压N型隔绝区与该第二高压N型隔绝区同一离子注入工艺步骤形成一第三高压N型隔绝区与一第四高压N型隔绝区于该NMOS下桥元件区的该半导体层中；
其中该第二N型埋层形成于该第二高压N型阱区与该第二高压P型阱区正下方的该半导体层与该基板中；
其中该第三高压N型隔绝区于该通道方向上，邻接于该第二高压N型阱区相对于邻接该第二高压P型阱区的另一侧；
其中该第四高压N型隔绝区于该通道方向上，邻接于该第二高压P型阱区相对于邻接该第二高压N型阱区的另一侧。
15.如权利要求13或14所述的NMOS半桥功率元件制造方法，其中，该第一N型源极、该第一P型导电区与该第二N型漏极电连接。
16.如权利要求12所述的NMOS半桥功率元件制造方法，其中，该NMOS上桥元件的该第一栅极具有一栅极长度0.75μm，且该第一栅极覆盖于该第一漂移氧化区上的部分的长度为0.3μm。
17.如权利要求12所述的NMOS半桥功率元件制造方法，其中，该NMOS下桥元件的该第二栅极具有一栅极长度0.6μm，且该第二栅极覆盖于该第二漂移氧化区上的部分的长度为0.2μm。
18.如权利要求12所述的NMOS半桥功率元件制造方法，其中，该半导体层是一P型半导体外延层，且具有体积电阻率45Ohm-cm。
19.如权利要求12所述的NMOS半桥功率元件制造方法，其中，该第一漂移氧化区与该第二漂移氧化区的厚度介于
Figure FDA0003640346410000061
与/>
Figure FDA0003640346410000062
之间。
20.如权利要求12所述的NMOS半桥功率元件制造方法，其中，该第一栅极的介电层与该第二栅极的介电层的厚度介于
Figure FDA0003640346410000071
与/>
Figure FDA0003640346410000072
之间。
21.如权利要求12所述的NMOS半桥功率元件制造方法，其中，该NMOS上桥元件区的栅极驱动电压为3.3V，且该第一N型漏极电连接于12V到16V。
22.如权利要求12所述的NMOS半桥功率元件制造方法，其中，该NMOS半桥功率元件的最小特征尺寸为0.18微米。
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