CN116206959A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，制造方法包括提供半导体基底；在半导体基底上形成图案化的第一掩膜层，第一掩膜层的内部开口间隔具有第一宽度；以第一掩膜层为掩膜对半导体基底进行第一离子注入以形成具有第一深度的第一离子注入区；对第一掩膜层进行处理以形成第二掩膜层，第二掩膜层的内部开口间隔具有第二宽度，第二宽度小于第一宽度；以第二掩膜层为掩膜对半导体基底进行第二离子注入以形成具有第二深度的第二离子注入区；去除第二掩膜层；进行热退火推阱处理，以形成位于半导体基底中的埋层。本发明提供在不增加掩膜层数的前提下，提升埋层和基底之间击穿电压，同时保证埋层之间穿通电压的方法。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
当前集成电路(IC)的制作中，通常在P型半导体基底中使用N型埋层(NBL)及其杂质离子注入来形成PN结隔离环保护相应的器件，如双扩散漏端金属氧化物半导体(DEMOS)、横向扩散金属氧化物半导体(LDMOS)等，以减少漏电，防止衬底的电位浮动对器件的电学性能形成干扰。这种隔离方式需要NBL和P-SUB之间以及不同器件的NBL隔离之间有足够高的耐压。特别是在高压功率IC中，需要很多高耐压的DEMOS或者LDMOS器件。
通常采用的方式包括利用掩模版定义N型埋层或通过注入剂量来调节击穿电压，但是可调节性较差。另外，通过调节埋层间隔来提高击穿电压，通常需要两块掩模版，成本较高。
因此，为了低成本提高击穿电压或穿通电压，需设计一种半导体器件及其制造方法和电子装置。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，包括以下步骤：提供半导体基底；在半导体基底上形成图案化的第一掩膜层，该第一掩膜层的内部开口间隔具有第一宽度；以第一掩膜层为掩膜对半导体基底进行第一离子注入以形成具有第一深度的第一离子注入区；对第一掩膜层进行处理以形成第二掩膜层，第二掩膜层的内部开口间隔具有第二宽度，第二宽度小于第一宽度；以第二掩膜层为掩膜对所述半导体基底进行第二离子注入以形成具有第二深度的第二离子注入区；去除第二掩膜层；进行热退火推阱处理，以形成位于半导体基底中的埋层。
可选地，第一宽度大于设计规则的间隔宽度，第二宽度等于设计规则的间隔宽度。
可选地，第一离子注入的第一离子的原子质量比第二离子注入的第二离子的原子质量小。
可选地，第一离子包括磷。
可选地，第二离子包括锑。
可选地，第一掩膜层包括光刻胶层。
可选地，处理包括对第一掩膜层进行修剪。
可选地，修剪包括等离子刻蚀。
可选地，第二深度小于第一深度。
可选地，热退火推阱处理后，第一离子注入区之间的间距小于或等于第二离子注入区之间的间距。
一种半导体器件，采用如上述的半导体器件的制造方法制造。
可选地，半导体器件包括双扩散漏端金属氧化物半导体(DEMOS)或横向扩散金属氧化物半导体(LDMOS)。
一种电子装置，包括上述的半导体器件。
本发明提供了一种半导体器件及其制造方法和电子装置，与传统器件相比，具有更高的击穿电压，在不增加掩膜层数的前提下，通过修剪掩膜，使得不同原子质量的掺杂剂可以扩散到设计规则的理想间隔内，扩大了扩散后的埋层之间的间隔，提升了埋层和基底之间击穿电压，同时保证埋层之间穿通电压，适用于各种对于耐压有要求的器件或者隔离的应用场景中。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一个实施例的半导体器件的制造方法的流程图；
图2A示出了根据本发明一个实施例的第一掺杂剂注入时埋层之间的间隔大于设计规则的半导体结构剖面示意图；
图2B示出了根据本发明一个实施例对图2A的光刻胶掩膜进行修剪使得光刻胶掩膜的宽度等于设计规则的间隔宽度的剖面示意图；
图2C示出了根据本发明一个实施例在图2B上进行第二掺杂剂注入的剖面示意图；
图2D示出了根据本发明一个实施例在图2C上去除光刻胶掩膜的剖面示意图；
图2E示出了根据本发明一个实施例在图2D上进行热退火推阱处理形成最终半导体结构的剖面示意图；
图3示出了根据本发明一个实施例的光刻胶掩膜修剪前的半导体结构的剖面示意图；
图4示出了根据本发明一个实施例的光刻胶掩膜修剪后的半导体结构的剖面示意图；
图5示出了根据本发明一个实施例的未使用本发明方法(左)和使用本发明方法(右)的NBL仿真结构图；
图6示出了根据本发明一个实施例的未使用本发明方法和使用本发明方法的磷扩散的轮廓图；
图7示出了根据本发明一个实施例的未使用本发明方法和使用本发明方法的击穿电压的对比图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了提高击穿电压，可以利用NBL来增加漂移区的耗尽来提高器件耐压。
由于采用不同掺杂剂，特别是其原子质量不同，导致其扩散的距离不同，这样造成了N型埋层或者其它结构之间的间隔与设计的间隔不同。通常由于扩散会使最终结果比设计规则的间隔小，导致N型埋层或者其它结构之间的穿通电压下降。
本申请提出了一种半导体器件的制造方法，如图1所示，包括以下步骤：
提供半导体基底；
在半导体基底上形成图案化的第一掩膜层，该第一掩膜层的内部开口间隔具有第一宽度；
以第一掩膜层为掩膜对半导体基底进行第一离子注入以形成具有第一深度的第一离子注入区；
对第一掩膜层进行处理以形成第二掩膜层，该第二掩膜层的内部开口间隔具有第二宽度，第二宽度小于第一宽度；
以第二掩膜层为掩膜对所述半导体基底进行第二离子注入以形成具有第二深度的第二离子注入区；
去除第二掩膜层；
进行热退火推阱处理，以形成位于半导体基底中的埋层。
其中，第一宽度大于设计规则的间隔宽度，第二宽度等于设计规则的间隔宽度。在不增加掩膜层数的前提下，通过修剪掩膜，来达到不同掺杂剂具有不同的注入宽度。
第一离子注入的第一离子的原子质量比第二离子注入的第二离子的原子质量小。原子质量小的离子通常扩散较快，因此使扩散快的离子的相邻结构间隔更大一些，以使得最终扩散后两种掺杂离子的间隔趋于一致。
热退火推阱处理后，第一离子注入区之间的间距小于或等于第二离子注入区之间的间距。本发明扩大了扩散后的埋层之间的间隔，提升了埋层和基底之间击穿电压，同时保证埋层之间穿通电压，适用于各种对于耐压有要求的器件或者隔离的应用场景中。
实施例一
本发明的埋层这里不做限制，可以是N型埋层，也可以是P型埋层。
以N型埋层的形成为例，其中N型埋层的注入掺杂剂，常用的有磷(P)、锑(Sb)、或者它们的组合。
使用P包围Sb的方法可以提高NBL和P-SUB之间的击穿电压，但是在推阱过程中，P的横向扩散远大于Sb，会造成NBL之间的间隔变小，导致NBL之间的穿通电压下降。
因此，需要一种提升NBL和P-SUB之间击穿电压，同时保证NBL之间穿通电压的工艺方法。
本发明提供一种半导体器件的制造方法，如图2A-2E所示，包括以下步骤：
S1、提供半导体基底100，这里的半导体基底可以是半导体衬底，也可以是半导体外延层，这里不做限定。
在一个示例中，半导体衬底100为P型Si衬底，掺杂浓度可以为1E14 cm-3～1E16cm-3。P型衬底是一种掺杂了三价元素(如铝(Al)、硼(B)、镓(Ga)等)的半导体材料，如碳化硅(SiC)、硅(Si)、锗(Ge)等。
P型衬底也是集成电路(IC)的基础层。IC是一种将许多微小的电子元件集成在一个单片或多片半导体材料上的电路，可以实现复杂的逻辑功能和信号处理。
P型衬底在器件和集成电路中的应用有很多优点，例如提高了载流子的迁移率、降低了功耗、增强了抗干扰能力等。
在一个实施例中，如图2A所示，P型衬底100为掺杂了硼的硅衬底。
S2、在半导体衬底100上形成第一掩膜层103，该第一掩膜层103可以是光刻胶掩膜或硬掩膜，光刻胶掩膜的宽度d1大于设计规则(DR)的间隔宽度，在一个示例中，d1可以为20μm。
设计规则(design rule，DR)是一种在半导体工艺中用来规范和检验设计图形的参数，它指定了不同层或同一层中的图形之间的最小距离，以保证制造过程的可靠性和精度。
设计规则也可以是几何约束距离，可以根据不同的层或信号类型进行设置，例如宽度规则、间距规则、隔离规则、串扰规则等。几何约束距离的大小取决于制造工艺的能力和要求，通常随着工艺节点的缩小而变小，以提高集成度和性能。几何约束距离可以通过专门的软件进行检查和验证，以避免设计错误或缺陷。
在一个实施例中，规定几何约束距离为实现根据本申请的N型埋层的形成方法形成的N型埋层之间的穿通电压的最小距离。
S3、如图2A所示，以第一掩膜层为掩膜对半导体衬底进行第一离子注入以形成具有第一深度的第一离子注入区102，注入的第一离子为第一掺杂剂，此处的第一掺杂剂为P，因为P的原子质量小于Sb，因此后续热处理时其扩散的距离较Sb更远。这里离子注入是示例性地，也可以采用其它方式进行掺杂。
在一个示例中，横向宽度L1可以为5μm。在一个示例中，注入的第一深度可以为1-2μm。在一个示例中，采用50-70KeV离子注入，P的浓度可以为3E12 cm-3～1E13 cm-3。
S4、如图2B所示，对第一掩膜层103进行处理以形成第二掩膜层103’，第二掩膜层的内部开口间隔具有第二宽度d2，第二宽度d2小于第一宽度d1。
在一个示例中，对第一掩膜层103例如光刻胶掩膜进行修剪(trimming)，使得修剪后的光刻胶掩膜的宽度等于设计规则的间隔宽度。
在一个示例中，处理可以是采用轻缓的消耗光刻胶的方式，如氧气等离子体刻蚀，此时修剪后的光刻胶掩膜在宽度和高度都有所减少，如图4所示。
在一个示例中，d2可以为14μm，即设计规则(DR)也是14μm。在另一个示例中，修剪后的光刻胶掩膜的宽度仍然大于设计规则(DR)的间隔宽度14μm，但是小于第一宽度d1的20μm，可以为15-19μm。因为离子后续热处理时均会扩散，这里留出扩散的余量。
S5、如图2C所示，以第二掩膜层为掩膜对所述半导体衬底进行第二离子注入以形成具有第二深度的第二离子注入区104。
在一个示例中，在修剪后的光刻胶掩膜上注入第二掺杂剂，此处的第二掺杂剂为Sb。
在一个示例中，Sb的横向宽度L2可以为11μm。也就是Sb的横向宽度L2(11μm)大于P的横向宽度L1(5μm)。这里是通过不同的光刻胶宽度实现的。
在一个示例中，注入的第二深度可以为1-2μm。在一个示例中，P的注入深度可以大于Sb的注入深度。但是应当清楚的是，P的注入深度也可以小于或等于Sb的注入深度，因为即使P注入的深度不如Sb，但是扩散后P的深度仍然会大于Sb。
在一个示例中，采用70-90KeV离子注入，Sb的浓度可以为8E14cm-3～3E15 cm-3。
S6、如图2D所示，去除第二掩膜层。
在一个示例中，注入完成后，去除残留的光刻胶。去除光刻胶的方法包括干法刻蚀法和湿法刻蚀法。
干法刻蚀法包括等离子体法，这种方法是将含有光刻胶的基片放入等离子体反应器中，利用等离子体中的带电粒子和活性基团与光刻胶发生化学反应或物理碰撞，从而使光刻胶分解脱附。该方法具有速度快、无残留、无损伤、环保等优点。
湿法刻蚀法包括化学溶剂法，这种方法是将硫酸和双氧水按一定比例混合，加热至一定温度后，将含有光刻胶的基片浸入其中，使光刻胶溶解或氧化。这种方法具有成本低、操作简单、效果好等优点。
去除光刻胶的方法还包括使用聚酰亚胺，这种方法是在含有光刻胶的基片上涂覆一层聚酰亚胺薄膜，然后在紫外线下曝光并加热固化，使聚酰亚胺与光刻胶形成共价键，然后用丙酮或其他溶剂将聚酰亚胺和光刻胶一起溶解去除。这种方法具有选择性好、不影响器件结构等优点。
在本申请中，对去除图案化光刻胶层的方法不做具体限定，本领域技术人员可以在选择时要根据具体情况进行优化。
S7、如图2E所示，进行热退火推阱处理，以形成位于半导体衬底中的埋层。
半导体技术中热退火工艺是一种利用高温对半导体材料或器件进行改善或修复的方法。
它主要包括以下几种类型：
快速退火(Rapid Thermal Annealing，RTA)：是一种在短时间内(通常为几秒到几十秒)将半导体基片加热到高温(通常为800℃到1200℃)然后迅速冷却的工艺。它主要用于金属合金化、离子注入后的晶格恢复、氧化层生长等目的。
扩散退火(Diffusion Annealing)：是一种在较长时间内(通常为几分钟到几小时)将半导体基片加热到较低温度(通常为600℃到900℃)然后缓慢冷却的工艺。它主要用于掺杂原子在基片内部的扩散、形成p-n结等目的。
激光退火(Laser Annealing)：是一种利用激光束对半导体基片进行局部加热和冷却的工艺。它主要用于控制掺杂原子的分布、形成超浅结等目的。
不同质量的原子在半导体中的扩散速率是不同的。一般来说，质量越小的原子扩散速率越快，质量越大的原子扩散速率越慢。例如，在硅中，硼(B)比磷(P)更容易扩散。
阱区是指掺杂原子在半导体中形成的高浓度区域。阱区的深度和宽度取决于掺杂原子的种类、浓度、温度和时间等因素。一般来说，扩散速率越快的原子形成的阱区越深而且越宽，扩散速率越慢的原子形成的阱区越浅而且越窄。
本发明采用快速退火，高温推进采用1100～1250℃，30～300分钟。在一个示例中，进行热退火推阱处理，形成N型埋层。Sb和P在横向和纵向都有所扩散，由于P的原子质量比Sb的原子质量小很多，故扩散更快，在横向刚好包住Sb形成102’。这样在纵向(往衬底方向)上，P的扩散使得NBL与P-SUB间形成缓变结，提高纵向PN的耐压。横向上，P刚好包住Sb，使得NBL之间保持了足够的间距用以维持充分的穿通电压。
图3示出了根据本发明一个实施例的光刻胶掩膜修剪前的半导体结构的剖面示意图。图4示出了根据本发明一个实施例的光刻胶掩膜修剪后的半导体结构的剖面示意图，可以看出修剪后的光刻胶掩膜在宽度和高度都有所减少。
图5示出了根据本发明一个实施例的未使用本发明方法(左)和使用本发明方法(右)的NBL仿真结构图，例如采用在相邻埋层分别施加低压和高压进行模拟，由于掺杂的深度没有改变，因此纵向扩散深度没有改变，横向扩散明显不同，尤其是使用本发明后相邻埋层的间隔显著增大。
图6示出了根据本发明一个实施例的未使用本发明方法和使用本发明方法的磷扩散的轮廓图，其中轮廓线1代表扩散前的P的位置，轮廓线2代表使用本发明方法的磷扩散，轮廓线3代表未使用本发明方法的磷扩散。由图6所示，未使用本发明方法的埋层磷扩散了D1，D1大约为4.2μm，而使用本发明方法的埋层磷扩散了D2，D2大约为1μm。
图7示出了根据本发明一个实施例的未使用本发明方法和使用本发明方法的击穿电压的对比图。结果显示，未使用本发明方法的器件的击穿电压约为24.8V，使用本发明方法的器件的击穿电压约为160.9V。
从仿真结果看，本发明提供的工艺方法可以使得NBL中P在横向的扩散减少了3.2μm左右，从而NBL之间的横向击穿电压提高了136V。通过进一步优化掩膜，可使得p和Sb横向扩散边界对齐，可以将本发明的横向击穿电压进一步提高。
实施例二
本发明还提供一种半导体器件，这里以DEMOS为例。
其包括在P型Si衬底上采用实施例一的方法形成的N型埋层，N型埋层之上为N型外延，在N型外延中具有P阱及漂移区，P阱及漂移区之间为DEMOS器件的沟道区，沟道区之上的硅表面为栅氧化层及多晶硅栅极，源漏注入形成器件的源区及漏区。
本发明所述的DEMOS器件，在不增加掩模版的情况下，通过修剪掩膜，使得不同原子质量的掺杂剂可以扩散到设计规则的理想间隔内，扩大了扩散后的埋层之间的间隔，提升了埋层和衬底之间击穿电压，同时保证埋层之间穿通电压。
实施例三
本发明还提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一的半导体器件的制造方法所得的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了半导体器件，因而具有更好的性能。
本发明在不增加光刻层数的前提下，提升NBL和P-SUB之间横向击穿电压，同时保证NBL之间纵向穿通电压。该方法可以应用于各种对于耐压有要求的器件或者隔离的应用场景中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供半导体基底；
在所述半导体基底上形成图案化的第一掩膜层，所述第一掩膜层的内部开口间隔具有第一宽度；
以所述第一掩膜层为掩膜对所述半导体基底进行第一离子注入以形成具有第一深度的第一离子注入区；
对所述第一掩膜层进行处理以形成第二掩膜层，所述第二掩膜层的内部开口间隔具有第二宽度，所述第二宽度小于所述第一宽度；
以所述第二掩膜层为掩膜对所述半导体基底进行第二离子注入以形成具有第二深度的第二离子注入区；
去除所述第二掩膜层；
进行热退火推阱处理，以形成位于所述半导体基底中的埋层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一宽度大于设计规则的间隔宽度，所述第二宽度等于所述设计规则的间隔宽度。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一离子注入的第一离子的原子质量比所述第二离子注入的第二离子的原子质量小。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一离子包括磷。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第二离子包括锑。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜层包括光刻胶层。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述处理包括对所述第一掩膜层进行修剪。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述修剪包括等离子刻蚀。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二深度小于所述第一深度。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述热退火推阱处理后，所述第一离子注入区之间的间距小于或等于所述第二离子注入区之间的间距。
11.一种半导体器件，其特征在于，采用如权利要求1-10之一所述的半导体器件的制造方法制造。
12.如权利要求11所述的半导体器件，其特征在于，所述半导体器件包括双扩散漏端金属氧化物半导体或横向扩散金属氧化物半导体。
13.一种电子装置，其特征在于，包括权利要求11或12所述的半导体器件。
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