CN116190504A - 用于led倒装芯片的外延结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，具体公开一种用于LED倒装芯片的外延结构及其制备方法，包括：提供一衬底；在衬底上外延生长外延层；所述外延层包括沿外延方向依次沉积的多量子阱层及P型层；所述多量子阱层包括周期性依次交替生长的BGaN阱前保护层、InGaN阱层、BGaN阱后保护层及N‑GaN垒层；所述P型层包括沿外延方向依次沉积的绝缘保护层及P‑GaN层，所述绝缘保护层为未故意掺杂P型杂质的BGaN/GaN超晶格结构。本发明的制备方法可有效提升外延结构晶体质量，降低位错密度，减少漏电及电子溢流，并提高小电流下的串联体电阻，提升LED倒装芯片小电流下的开启电压，解决现有技术中LED倒装芯片在小电流下(电流小于1uA)存在暗亮不均的问题。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种用于LED倒装芯片的外延结构及其制备方法。
背景技术
LED倒装芯片在出光效果、亮度、散热能力、物理尺寸极限、封装工艺生产效率等方面都较正装芯片有优势，其主要应用在汽车车灯、手机闪光灯灯。然而，现有的LED倒装芯片在小电流下(电流小于1uA)存在暗亮不均的问题，即在微小电流下，部分灯珠先亮起，部分灯珠仍未亮起，存在严重的亮度明暗差异，其主要原因是在微小电流下，LED芯片会有亮度产生，LED发光芯片开启的时候有软启动现象。
发明内容
本发明的目的在于针对已有的技术现状，提供一种用于LED倒装芯片的外延结构及其制备方法，本发明的制备方法可有效提升外延结构晶体质量，降低位错密度，减少漏电及电子溢流，并提高小电流下的串联体电阻，提升LED倒装芯片小电流下的开启电压，解决现有技术中LED倒装芯片在小电流下(电流小于1uA)存在暗亮不均的问题。
为达到上述目的，本发明采用如下技术方案：
作为本发明的目的之一，本发明提供一种用于LED倒装芯片的外延结构的制备方法，包括：
提供一衬底；
在衬底上外延生长外延层；
所述外延层包括沿外延方向依次沉积的多量子阱层及P型层；
所述多量子阱层包括周期性依次交替生长的BGaN阱前保护层、InGaN阱层、BGaN阱后保护层及N-GaN垒层；
所述P型层包括沿外延方向依次沉积的绝缘保护层及P-GaN层，所述绝缘保护层为未故意掺杂P型杂质的BGaN/GaN超晶格结构。
在一些实施例中，包括：
在沉积BGaN阱后保护层完毕后，对BGaN阱后保护层进行H2处理；
在沉积N-GaN垒层完毕后，对N-GaN垒层进行H2处理。
在一些实施例中，所述H2处理中，H2的通入时间为5～20s，通入流量为10～20l/min。
在一些实施例中，所述绝缘保护层与P-GaN层之间还设有GaN层。
在一些实施例中，所述BGaN/GaN超晶格结构包括周期性交替生长的BGaN子层及GaN子层，周期数为3～10，各个周期中的BGaN子层的厚度为1～2nm，GaN子层的厚度为3～5nm；所述P-GaN层的厚度为50～100nm；所述GaN层的厚度为50～100nm。
在一些实施例中，所述InGaN阱层的生长温度为750～800℃，所述N-GaN垒层的生长温度为840～900℃，所述BGaN阱前保护层及所述BGaN阱后保护层的生长温度为780～840℃。
在一些实施例中，所述多量子阱层的转速为500～700r/min，所述P型层的生长温度为900～1000℃，所述BGaN/GaN超晶格结构的转速为700～1000r/min，所述P-GaN层的转速为900～1200r/min。
在一些实施例中，所述InGaN阱层的生长气氛为N2。
在一些实施例中，所述BGaN阱前保护层及所述BGaN阱后保护层中，B组分含量为0.01～0.2，所述BGaN/GaN超晶格结构中，B组分含量为0.01～0.2。
作为本发明的另一目的，本发明还提供一种用于LED倒装芯片的外延结构，根据上述的制备方法制备而成。
本发明的有益效果在于：
本发明通过对多量子阱层及P型层进行改进，多量子阱层采用InGaN阱层及N-GaN垒层，在InGaN阱层前后分别插入BGaN阱前保护层及BGaN阱后保护层，在P型层中插入未故意掺杂P型杂质的BGaN/GaN超晶格结构作为绝缘保护层，有效提升外延结构晶体质量，降低位错密度，减少漏电及电子溢流，并提高小电流下的串联体电阻，有效提升LED倒装芯片小电流下(电流小于1uA)的开启电压，从而解决现有技术中LED倒装芯片在小电流下存在暗亮不均的问题。
附图说明
图1为本发明的用于LED倒装芯片的外延结构的结构示意图。
图2为本发明的实施例1的多量子阱层的制备方法的流程示意图。
图3为本发明的实施例1的P型层的制备方法的流程示意图。
图4为亮暗不均测试中各实验组的亮度显示情况。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明作进一步地详细描述：
参阅图1所示，本发明公开本发明提供一种用于LED倒装芯片的外延结构的制备方法，包括：
提供一衬底1；
在衬底1上外延生长外延层；
外延层包括沿外延方向依次沉积的多量子阱层4及P型层6；
多量子阱层4包括周期性依次交替生长的BGaN阱前保护层41、InGaN阱层42、BGaN阱后保护层43及N-GaN垒层44；
P型层6包括沿外延方向依次沉积的绝缘保护层61及P-GaN层63，绝缘保护层61为未故意掺杂P型杂质的BGaN/GaN超晶格结构。
本发明中，对于多量子阱层4，在InGaN阱层42前后分别插入BGaN阱前保护层41及BGaN阱后保护层43，一方面，对InGaN阱层42起保护作用，减少N-GaN垒层44生长过程中的反应室环境对InGaN阱层42的影响，避免In组分的表面再蒸发和解析分离，确保在适宜的环境中生长出高质量的N-GaN垒层44的同时，确保InGaN阱层42的晶体质量；另一方面，BGaN可以缓解InGaN与N-GaN之间应力不匹配及晶格失配，减少因应力及晶格失配所带来的缺陷问题，降低缺陷密度，阻挡缺陷的延伸，减少漏电；再者，IBGaN还可提高势垒，防止In组分分布不均匀造成的载流子局域化，避免复合不完全及电子溢流。对于P型层6，在P-GaN层63前插入未故意掺杂P型杂质的BGaN/GaN超晶格结构，由于BGaN/GaN超晶格结构未进行导电性掺杂，能够有效提高小电流下的串联体电阻，起绝缘保护作用。
理想的二极管伏安特性曲线是当提供正向偏压时，当VD(正向压降)很小时，电流几乎为0，当VD增大到一定阈值后，电流开始急速的以指数级增长。本发明通过对多量子阱层4及P型层6进行改进，有效提升外延结构晶体质量，降低位错密度，减少漏电及电子溢流，并提高小电流下的串联体电阻，有效提升LED倒装芯片小电流下(电流小于1uA)的开启电压，从而解决现有技术中LED倒装芯片在小电流下存在暗亮不均的问题。
其中，衬底1可为蓝宝石衬底1、碳化硅衬底1、硅衬底1、氮化铝衬底1、氮化镓衬底1或氧化镓中的任意一项。
多量子阱层4与P型层6之间还设有电子阻挡层5，外延层还包括沿外延方向依次沉积的缓冲层2、N型层3。
其中，包括：
在沉积BGaN阱后保护层43完毕后，对BGaN阱后保护层43进行H2处理；
在沉积N-GaN垒层44完毕后，对N-GaN垒层44进行H2处理。
通过H2处理，可减少材料层杂质，提升界面质量，进一步降低缺陷密度，减少漏电。
其中，H2处理中，H2的通入时间为5～20s，示例性的，通入时间为10s、13s、16s或20s，但不限于此，通入流量为10～20l/min，示例性的，通入流量为10l/min、13l/min、16l/min或20l/min，但不限于此。
其中，绝缘保护层61与P-GaN层63之间还设有GaN层62，GaN层62未故意掺杂P型杂质，进一步提升绝缘保护效果。
其中，BGaN/GaN超晶格结构包括周期性交替生长的BGaN子层及GaN子层，周期数为3～10，各个周期中的BGaN子层的厚度为1～2nm，GaN子层的厚度为3～5nm；示例性的，各个周期中的BGaN子层的厚度为1nm、1.3nm、1.6nm、1.9nm或2nm，但不限于此，GaN子层的厚度为3nm、4nm或5nm，但不限于此；P-GaN层63的厚度为50～100nm；示例性的，P-GaN层63的厚度为55nm、75nm、85nm或95nm，但不限于此，GaN层62的厚度为50～100nm，示例性的，GaN层62的厚度为55nm、65nm、85nm、90nm或100nm，但不限于此。
其中，多量子阱层4的周期数为5～15，BGaN阱前保护层41的厚度为0.1～1nm，InGaN阱层42的厚度为2～5nm，若InGaN阱层42厚度过大，容易增加位错缺陷，引发漏电问题，BGaN阱后保护层43的厚度为0.1～1nm，若BGaN阱前保护层41及BGaN阱后保护层43的厚度过小，保护效果不足，对应力及晶格失配的改善效果不足，N-GaN垒层44的厚度为5～10nm。
其中，P-GaN层63中的P型杂质掺杂浓度为1*1018/cm3～1*1020/cm3，P型杂质掺杂浓度过高容易造成晶体质量差。
其中，InGaN阱层42的生长温度为750～800℃，示例性的，InGaN阱层42的生长温度为750℃、770℃、790℃或800℃，但不限于此，本发明中，采用低温生长InGaN阱层42，在低温条件下，In组分的掺入更容易，温度过低，容易降低晶体质量，温度过高，In组分掺入困难，另外由于在InGaN阱层42前后插入BGaN阱前保护层41及BGaN阱后保护层43，GaN中掺B可以阻挡低温生长形成的缺陷及晶格不匹配应力引起的缺陷延伸，N-GaN垒层44的生长温度为840～900℃，示例性的，N-GaN垒层44的生长温度为840℃、860℃、880℃或900℃，但不限于此，本发明中，采用高温生长N-GaN垒层44，较高的温度可促进晶体侧向生长能力，易于生成高质量晶体，而由于在InGaN阱层42前后插入BGaN阱前保护层41及BGaN阱后保护层43，能够有效避免N-GaN垒层44较高的温度对InGaN阱层42的损坏，避免高温造成InGaN阱层42中In组分表面再蒸发和解析分离，BGaN阱前保护层41及BGaN阱后保护层43的生长温度为780～840℃，示例性的，BGaN阱前保护层41及BGaN阱后保护层43的生长温度为780℃、790℃、820℃或840℃，但不限于此，BGaN阱前保护层41及BGaN阱后保护层43的温度不宜过高，避免高温对InGaN阱层42的损坏。
其中，多量子阱层4的转速为500～700r/min，示例性的，量子阱层的转速为500r/min、550r/min、650r/min或700r/min，但不限于此，P型层6的生长温度为900～1000℃，BGaN/GaN超晶格结构的转速为700～1000r/min，示例性的，BGaN/GaN超晶格结构的转速为750r/min、850r/min、950r/min或1000r/min，但不限于此，GaN层62及P-GaN层63的转速为900～1200r/min，示例性的，P-GaN层63及GaN层62的转速为900r/min、1000r/min、1100r/min或1200r/min，但不限于此。
本发明中，P-GaN层63采用高于多量子阱层4的生长温度，易于提升P-GaN层63的质量晶体，减少漏电，提升BGaN/GaN超晶格结构的绝缘保护效果，并采用较高于多量子阱层4的转速，加速生长，避免长时间高温对InGaN阱层42的损坏。
其中，InGaN阱层42的生长气氛为N2，由于H2作为InN的生成副产物，H2分压会抑制InN的生产，生长气氛采用N2利于InGaN阱层42的生长。
其中，BGaN阱前保护层41及BGaN阱后保护层43中，B组分含量为0.01～0.2，示例性的，B组分含量为0.01、0.05、0.1、0.15、0.18或0.2，但不限于此，BGaN/GaN超晶格结构中，B组分含量为0.01～0.2，示例性的，B组分含量为0.01、0.05、0.1、0.15、0.18或0.2，但不限于此。
其中，N-GaN垒层44中N型杂质的掺杂浓度为1*1017/cm3～5*1017/cm3，示例性的，N型杂质的掺杂浓度为1*1017/cm3、2*1017/cm3、4*1017/cm3或5*1017/cm3，但不限于此。
本发明还提供一种用于LED倒装芯片的外延结构，根据上述的制备方法制备而成。
下面结合附图及实施例对本发明作进一步说明：
实施例1
本实施例公开一种用于LED倒装芯片的外延结构的制备方法，包括：
S10.提供一衬底；
S20.在衬底上外延生长外延层；
外延层包括沿外延方向依次沉积的缓冲层、N型层、多量子阱层、电子阻挡层及P型层；
多量子阱层包括周期性依次交替生长的BGaN阱前保护层、InGaN阱层、BGaN阱后保护层及N-GaN垒层；
P型层包括沿外延方向依次沉积的绝缘保护层及P-GaN层，绝缘保护层为未故意掺杂P型杂质的BGaN/GaN超晶格结构。
其中，步骤S20的具体步骤如下：
S100.在外延层上沉积缓冲层。
S200.在缓冲层上沉积N型层。
S300.参阅图2所示，在N型层上沉积多量子阱层，具体如下：
S310.沉积BGaN阱前保护层，生长气氛为N2，生长温度为800℃，转速为600r/min，生长压力为150Torr，厚度为0.5nm，B组分含量为0.15。
S320.在BGaN阱前保护层上沉积InGaN阱层，生长气氛为N2，生长温度为780℃，转速为600r/min，生长压力为150Torr，厚度为3nm，In组分含量为0.2。
S330.在InGaN阱层上沉积BGaN阱后保护层，生长气氛为N2，生长温度为800℃，转速为600r/min，生长压力为150Torr，厚度为0.5nm，B组分含量为0.15。
S331.在沉积BGaN阱后保护层完毕后，对BGaN阱后保护层进行H2处理，H2的通入时间为10s，通入流量为10l/min。
S340.在BGaN阱后保护层上沉积N-GaN垒层，生长气氛为N2，生长温度为870℃，转速为600r/min，生长压力为150Torr，厚度为7nm，N型杂质的掺杂浓度为3*1017/cm3。
S341.在沉积N-GaN垒层完毕后，对N-GaN垒层进行H2处理，H2的通入时间为10s，通入流量为10l/min。
其中，步骤S310～步骤S341周期性进行，周期数为5。
S400.在多量子阱层上沉积电子阻挡层。
S500.参阅图3所示，在电子阻挡层上沉积P型层，具体如下：
S510.沉积绝缘保护层，绝缘保护层为未故意掺杂P型杂质的BGaN/GaN超晶格结构，BGaN/GaN超晶格结构包括周期性交替生长的BGaN子层及GaN子层，周期数为6，各个周期中的BGaN子层的厚度为1.5nm，GaN子层的厚度为4nm，生长温度为950℃，转速为800r/min，生长压力为200Torr。
S520.在绝缘保护层上沉积GaN层，厚度为60nm，生长温度为950℃，转速为1100r/min。
S530.在GaN层上沉积P-GaN层，厚度为80nm，生长温度为950℃，转速为1100r/min，P型杂质的掺杂浓度为1*1019/cm3。
对比例1
本对比例与实施例1的不同之处在于，多量子阱层不包括BGaN阱前保护层及BGaN阱后保护层，步骤S300的步骤如下：
S320.沉积InGaN阱层，生长气氛为N2，生长温度为780℃，转速为600r/min，生长压力为150Torr，厚度为3nm，In组分含量为0.2。
S331.在沉积InGaN阱层完毕后，对InGaN阱层进行H2处理，H2的通入时间为10s，通入流量为10l/min。
S340.在InGaN阱层上沉积N-GaN垒层，生长气氛为N2，生长温度为870℃，转速为600r/min，生长压力为150Torr，厚度为7nm，N型杂质的掺杂浓度为3*1017/cm3。
S341.在沉积N-GaN垒层完毕后，对N-GaN垒层进行H2处理，H2的通入时间为10s，通入流量为10l/min。
其中，步骤S310～步骤S341周期性进行，周期数为5。
P型层不包括绝缘保护层，步骤S500的步骤如下：
S520.在电子阻挡层上沉积GaN层，厚度为60nm，生长温度为950℃，转速为1100r/min。
S530.在GaN层上沉积P-GaN层，厚度为80nm，生长温度为950℃，转速为1100r/min，P型杂质的掺杂浓度为1*1019/cm3。
对比例2
本对比例与实施例1的不同之处在于，多量子阱层不包括BGaN阱前保护层及BGaN阱后保护层，步骤S300的步骤如下：
S320.沉积InGaN阱层，生长气氛为N2，生长温度为780℃，转速为600r/min，生长压力为150Torr，厚度为3nm，In组分含量为0.2。
S331.在沉积InGaN阱层完毕后，对InGaN阱层进行H2处理，H2的通入时间为10s，通入流量为10l/min。
S340.在InGaN阱层上沉积N-GaN垒层，生长气氛为N2，生长温度为870℃，转速为600r/min，生长压力为150Torr，厚度为7nm，N型杂质的掺杂浓度为3*1017/cm3。
S341.在沉积N-GaN垒层完毕后，对N-GaN垒层进行H2处理，H2的通入时间为10s，通入流量为10l/min。
其中，步骤S310～步骤S341周期性进行，周期数为5。
对比例3
本对比例与实施例1的不同之处在于，P型层不包括绝缘保护层，步骤S500的步骤如下：
S520.在电子阻挡层上沉积GaN层，厚度为60nm，生长温度为950℃，转速为1100r/min。
S530.在GaN层上沉积P-GaN层，厚度为80nm，生长温度为950℃，转速为1100r/min，P型杂质的掺杂浓度为1*1019/cm3。
对比例4
本对比例与实施例1的不同之处在于，多量子阱层不包括BGaN阱前保护层及BGaN阱后保护层。
并且，在沉积BGaN阱后保护层完毕后，不对BGaN阱后保护层进行H2处理；在沉积N-GaN垒层完毕后，不对N-GaN垒层进行H2处理。
步骤S300的步骤如下：
S320.沉积InGaN阱层，生长气氛为N2，生长温度为780℃，转速为600r/min，生长压力为150Torr，厚度为3nm，In组分含量为0.2。
S340.在InGaN阱层上沉积N-GaN垒层，生长气氛为N2，生长温度为870℃，转速为600r/min，生长压力为150Torr，厚度为7nm，N型杂质的掺杂浓度为3*1017/cm3。
其中，步骤S310～步骤S341周期性进行，周期数为5。
实验一：亮暗不均情况测试
将实施例1以及对比例1～对比例4制得的外延结构应用于LED倒装芯片上，三晶串封装，提供驱动电压7.2V，查看亮度情况。
实验结果如图4所示，依据图4中各实验组的亮度情况优劣进行1~5的排序，其中1代表最优，发光最均匀，5代表最差，发光均匀度最差：
表 1亮暗不均测试结果
实验二：开启电压测试
将实施例1以及对比例1~对比例4制得的外延结构应用于LED倒装芯片上，提供驱动电流10uA，测试电压值。
| 实验组 | 亮度情况 |
| 实施例1 | 1 |
| 对比例1 | 5 |
| 对比例2 | 2 |
| 对比例3 | 3 |
| 对比例4 | 4 |
表1亮暗不均测试结果
实验二：开启电压测试
将实施例1以及对比例1～对比例4制得的外延结构应用于LED倒装芯片上，提供驱动电流10uA，测试电压值。
实验结果如表2所示：
| 实验组 | 开启电压 |
| 实施例1 | 2.12 |
| 对比例1 | 2.04 |
| 对比例2 | 2.09 |
| 对比例3 | 2.07 |
| 对比例4 | 2.06 |
表2开路电压测试结果
以上所述的实施例仅为说明本发明的技术思想及特点，其描述较为具体和详细，其目的在于使本领域的普通技术人员能够了解本发明的内容并据以实施，因此不能仅以此来限定本发明的专利范围，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，即凡依据本发明所揭示的精神所作的变化，仍应涵盖在本发明的专利范围内。
Claims (10)
1.一种用于LED倒装芯片的外延结构的制备方法，其特征在于，包括：
提供一衬底；
在衬底上外延生长外延层；
所述外延层包括沿外延方向依次沉积的多量子阱层及P型层；
所述多量子阱层包括周期性依次交替生长的BGaN阱前保护层、InGaN阱层、BGaN阱后保护层及N-GaN垒层；
所述P型层包括沿外延方向依次沉积的绝缘保护层及P-GaN层，所述绝缘保护层为未故意掺杂P型杂质的BGaN/GaN超晶格结构。
2.根据权利要求1所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，包括：
在沉积BGaN阱后保护层完毕后，对BGaN阱后保护层进行H2处理；
在沉积N-GaN垒层完毕后，对N-GaN垒层进行H2处理。
3.根据权利要求2所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，所述H2处理中，H2的通入时间为5～20s，通入流量为10～20l/min。
4.根据权利要求1所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，所述绝缘保护层与P-GaN层之间还设有GaN层。
5.根据权利要求4所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，所述BGaN/GaN超晶格结构包括周期性交替生长的BGaN子层及GaN子层，周期数为3～10，各个周期中的BGaN子层的厚度为1～2nm，GaN子层的厚度为3～5nm；所述P-GaN层的厚度为50～100nm；所述GaN层的厚度为50～100nm。
6.根据权利要求1所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，所述InGaN阱层的生长温度为750～800℃，所述N-GaN垒层的生长温度为840～900℃，所述BGaN阱前保护层及所述BGaN阱后保护层的生长温度为780～840℃。
7.根据权利要求6所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，所述多量子阱层的转速为500～700r/min，所述P型层的生长温度为900～1000℃，所述BGaN/GaN超晶格结构的转速为700～1000r/min，所述P-GaN层的转速为900～1200r/min。
8.根据权利要求1所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，所述InGaN阱层的生长气氛为N2。
9.根据权利要求1所述的用于LED倒装芯片的外延结构的制备方法，其特征在于，所述BGaN阱前保护层及所述BGaN阱后保护层中，B组分含量为0.01～0.2，所述BGaN/GaN超晶格结构中，B组分含量为0.01～0.2。
10.一种用于LED倒装芯片的外延结构，其特征在于，根据权利要求1至9任意一项所述的制备方法制备而成。
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| CN202211653173.4A CN116190504A (zh) | 2022-12-21 | 2022-12-21 | 用于led倒装芯片的外延结构及其制备方法 |
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| CN202211653173.4A CN116190504A (zh) | 2022-12-21 | 2022-12-21 | 用于led倒装芯片的外延结构及其制备方法 |
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Cited By (1)
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|---|---|---|---|---|
| CN116995166A (zh) * | 2023-09-26 | 2023-11-03 | 江西兆驰半导体有限公司 | 发光二极管外延片及其制备方法、led |
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- 2022-12-21 CN CN202211653173.4A patent/CN116190504A/zh active Pending
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| CN116995166B (zh) * | 2023-09-26 | 2023-12-15 | 江西兆驰半导体有限公司 | 发光二极管外延片及其制备方法、led |
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