CN116185132A - 一种fpga内部自激振荡产生时钟信号的方法及系统 - Google Patents

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Abstract

本发明公开了一种FPGA内部自激振荡产生时钟信号的方法及系统，涉及FPGA使用技术领域，该方法为硬件延迟单元接收电压信号并进行固定时间延迟，而后输出至取反单元，取反单元对接收到的信号进行高低电平的翻转，而后输出至硬件延迟单元及锁相环，硬件延迟单元对接收到的信号再次进行固定时间延迟，而后再次输出至取反单元，重复操作，取反单元不断输出信号，即时钟信号。该系统包括FPGA及FPGA外部连接的配设器件，FPGA内部包括硬件延迟单元、取反单元、锁相环及数字信号处理模块，FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生时钟信号。本发明可实现FPGA内部自激振荡产生时钟信号，使得FPGA不再需要外部时钟信号及不再受外部时钟信号走线的干扰。

Description

一种FPGA内部自激振荡产生时钟信号的方法及系统
技术领域
本发明涉及FPGA使用技术领域，具体涉及一种FPGA内部自激振荡产生时钟信号的方法及系统。
背景技术
现代电子设备一般都需要使用到时钟信号，时钟信号是时序逻辑的基础，用于决定逻辑单元中的状态何时更新处理。时钟信号常被用于同步电路当中，扮演计时器的角色，保证相关的电子组件得以同步运作。
时钟信号可用于同步CPU、DSP、FPGA、DDR等芯片的不同进程，通过时钟信号的上升沿或下降沿来改变周期输出，从而使得芯片内部实现严格按照时钟信号周期来处理的时序功能。
时钟信号的特征是定时下信号高低电平的转换变化。时钟信号包括低电平和高电平，最常见的时钟信号的高低电平的时间分布为50％的占空比，高电平和低电平的持续时间是相同的，即固定的常数频率方波形式。CPU、DSP、FPGA、DDR等芯片内部电路在使用时钟信号后，内部电路会在任一上升沿、下降沿进行处理或在上升沿、下降沿同时处理，得到双数据速率。
现今FPGA内部的设计大多采用时序逻辑，需使用时钟信号才能工作，通常情况下，FPGA所需的时钟信号是通过外部晶体振荡器产生供给的。虽然大多数情况下使用外部的晶体振荡器产生供给时钟信号是较好的选择，但晶体振荡器的使用也是存在问题的，如：现今常用的晶体振荡器为石英晶体振荡器，石英晶体振荡器对温度漂移敏感，且也易碎。对于一些外部环境特别恶劣的场景，也应避免晶体振荡器的使用，如：导引头制导电路、外太空使用的电子设备、温度骤变、大量辐射等外部环境特别恶劣的场景。另外，有些芯片、器件对时钟信号质量要求是比较高的，如DDR存储芯片，外部时钟信号走线过程复杂，经过外部走线的高频时钟信号进入FPGA前容易产生信号损失的误差，这样会导致进入FPGA后的时钟信号无法满足DDR存储芯片等外挂配套的使用要求。
发明内容
发明目的：本发明目的是提供一种FPGA内部自激振荡产生时钟信号的方法及系统，解决了当前FPGA所需外部时钟信号所带来的缺点和不便。本发明可实现FPGA内部自激振荡产生时钟信号，从而使得FPGA不再需要外部时钟信号，也使得FPGA使用时钟信号过程中不再受外部走线的干扰，节省了硬件器件，提高了FPGA使用时钟信号过程中的便捷性、可操作性。
技术方案：一种FPGA内部自激振荡产生时钟信号的方法，该方法包括以下步骤：
步骤1：FPGA上电后内部电路产生电压信号，FPGA内部的硬件延迟单元接收电压信号并进行固定时间延迟，而后输出至FPGA内部的取反单元；
步骤2：取反单元对接收到的信号进行高低电平的翻转，而后输出至硬件延迟单元及FPGA内部的锁相环；
步骤3：硬件延迟单元对接收到的信号会再次进行固定时间延迟，而后再次输出至取反单元；
步骤4：重复步骤2、3，取反单元不断输出信号；
其中，取反单元输出信号即为FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号。
进一步的，步骤2中，所述锁相环用于对接收到的时钟信号进行分频处理或倍频处理，而后输出。
进一步的，所述锁相环输出的时钟信号会输送至FPGA内部的数字信号处理模块，所述数字信号处理模块用于对接收到的数字信号进行表示。
进一步的，所述FPGA外部连接配设器件，所述锁相环输出的时钟信号会输送至所述配设器件。
进一步的，所述硬件延迟单元由N个时钟缓冲器组合而成，所述硬件延迟单元接收到的信号会经时钟缓冲器依次传输，通过改变时钟缓冲器的数量，可以改变所述取反单元输出的时钟信号的频率。
进一步的，单个时钟缓冲器的固定延迟时间为t，所述取反单元输出的时钟信号频率为F，则
Figure BDA0004112437910000021
进一步的，所述配设器件为DDR存储芯片。
一种FPGA内部自激振荡产生时钟信号的系统，该系统包括FPGA及FPGA外部连接的配设器件，FPGA内部包括硬件延迟单元、取反单元、锁相环及数字信号处理模块；
其中，所述硬件延迟单元用于对接收到的信号进行固定时间延迟；
所述取反单元用于对接收到的信号进行高低电平的翻转；
所述锁相环用于处理接收到的时钟信号；
所述数字信号处理模块用于对接收到的数字信号进行表示。
进一步的，所述FPGA上电后内部电路产生电压信号，所述硬件延迟单元接收电压信号并进行固定时间延迟，而后输出至取反单元，所述取反单元对接收到的信号进行高低电平的翻转，而后输出至硬件延迟单元及锁相环，所述硬件延迟单元对接收到的信号会再次进行固定时间延迟，而后再次输出至取反单元，重复操作，所述取反单元不断输出信号，所述取反单元输出信号即为FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号。
进一步的，所述硬件延迟单元由N个时钟缓冲器组合而成，所述硬件延迟单元接收到的信号会经时钟缓冲器依次传输，所述取反单元向所述锁相环输出时钟信号，所述锁相环对接收到的时钟信号进行分频处理或倍频处理，而后输出至数字信号处理模块及配设器件。
本发明的有益效果：
1、本发明FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号，使得FPGA不再需要使用外部时钟信号，有效避免外部时钟信号使用所带来的缺点和不便，如：晶体振荡器使用时存在的问题、外部时钟信号走线复杂所带来的问题等；
2、本发明FPGA不需要外部时钟信号也可以让内部锁相环工作，锁相环会对接收到的时钟信号进行分频或倍频处理，可以满足产生特殊频点的功能，时钟信号不受外部走线影响，可保证时钟信号的质量，有效避免时钟信号干扰而导致一些器件不能使用。
附图说明
图1为FPGA使用外部时钟信号的示意图；
图2为本发明FPGA内部自激振荡产生时钟信号的示意图；
图3为本发明FPGA内部使用N个时钟缓冲器自激振荡产生时钟信号的示意图。
具体实施方式
下面结合附图和实施例对本发明做进一步描述：
FPGA是可以重复再设计的可编程内部硬件电路的芯片，FPGA即现场可编程门阵列，是在硅片上预先设计实现的具有可编程特性的集成电路，它能够按照设计人员的需求配置为新的电路结构。FPGA可以完成各种数据处理，被广泛应用在原型验证、雷达通信、电力控制、航空航天、异构加速数据中心等领域。
现今FPGA内部的设计大多采用时序逻辑，需使用时钟信号才能工作。现今FPGA所需的时钟信号通常由外部提供，如图1所示：
常见FPGA使用外部时钟信号技术包括外部时钟信号源、FPGA及与FPGA外部连接的配设器件，FPGA内部有锁相环、数字信号处理模块；
外部时钟信号源用于产生时钟信号，并将产生的时钟信号输送给FPGA内部的锁相环，锁相环对接收到的时钟信号进行分频或倍频处理，而后锁相环将分频或倍频处理后的时钟信号输送至数字信号处理模块、配设器件。
外部时钟信号源可采用晶体振荡器，如：3225_XTAL-28.6363MHz型晶体振荡器，外部时钟信号源与FPGA之间可通过单端线或差分线进行连接，单端线用于传输频率较低的时钟信号，差分线用于传输频率较高的时钟信号。
锁相环主要功能是根据输入的时钟信号同步相参产生不同频率的时钟信号，即分频或倍频处理。
数字信号处理模块用于对接收到的数字信号进行表示，数字信号处理主要包括：离散傅立叶变换类(DTFT，DFT，FFT)，多速率数字信号处理(插值，抽取)，z变换，离散时间系统分析，数字滤波器(FIR，IIR)。
配设器件主要是用于配合FPGA完成设计，配设器件可采用DDR存储芯片，如：MT41K256M16TW-107型DDR存储芯片，配合FPGA对信号数据进行缓存。
外部时钟信号供给FPGA是存在缺点的，如：常用晶体振荡器供给时钟信号，常用的晶体振荡器为石英晶体振荡器，石英晶体振荡器对温度漂移敏感，且也易碎；晶体振荡器通常都避免在外部环境特别恶劣的场景下使用；外部时钟信号走线过程复杂，可能会对时钟信号质量造成影响，从而造成一些器件的不能使用。
本发明FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号，使得FPGA不再需要使用外部时钟信号，有效避免外部时钟信号使用所带来的缺点和不便，如图2、图3所示：
一种FPGA内部自激振荡产生时钟信号的方法，该方法包括以下步骤：
步骤1：FPGA上电后内部电路产生电压信号，电压信号为任意时刻电压信号，即该时刻高电平或低电平，FPGA内部的硬件延迟单元接收任意时刻电压信号并进行固定时间延迟，硬件延迟单元由N个时钟缓冲器组合而成，可依次表示为时钟缓冲器1、时钟缓冲器2……时钟缓冲器N，硬件延迟单元接收到的高电平或低电平会经时钟缓冲器依次传输，单个时钟缓冲器的延迟时间比较短，可组合累加多个时钟缓冲器得到较大时间的延迟，不同延迟周期时间对应不同的频率，单个时钟缓冲器的固定延迟时间为t，则从硬件延迟单元传输到取反单元，为Nt时长的高电平或低电平，取反单元输出的时钟信号频率为F，则
Figure BDA0004112437910000051
单个时钟缓冲器的固定时间t可取43ns，硬件延迟单元处理后的信号会输出至FPGA内部的取反单元；
步骤2：取反单元对接收到的信号进行高低电平的翻转，即完成类似晶体振荡器功能，而后输出至硬件延迟单元及FPGA内部的锁相环；
步骤3：硬件延迟单元对接收到的信号会再次进行固定时间延迟，即实现低电平或高电平Nt时长的延迟，而后再次输出至取反单元，取反单元会再次对接收到的信号进行高低电平的翻转，即完成类似晶体振荡器功能，而后输出；
步骤4：重复步骤2、3，取反单元不断输出信号，取反单元输出信号即为FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号。
通过改变时钟缓冲器的数量，可以改变取反单元输出的时钟信号的频率，时钟信号频率为F，
Figure BDA0004112437910000052
锁相环主要功能是根据输入的时钟信号同步相参产生不同频率的时钟信号，即分频或倍频处理，而后输出至FPGA内部的数字信号处理模块及FPGA外部连接的配设器件。数字信号处理模块用于对接收到的数字信号进行表示，数字信号处理主要包括：离散傅立叶变换类(DTFT，DFT，FFT)，多速率数字信号处理(插值，抽取)，z变换，离散时间系统分析，数字滤波器(FIR，IIR)。配设器件主要是用于配合PFGA完成设计，配设器件可采用DDR存储芯片，如：MT41K256M16TW-107型DDR存储芯片，配合FPGA对信号数据进行缓存。
一种FPGA内部自激振荡产生时钟信号的系统，该系统包括FPGA及FPGA外部连接的配设器件，配设器件主要是用于配合PFGA完成设计，配设器件可采用DDR存储芯片，如：MT41K256M16TW-107型DDR存储芯片，配合FPGA对信号数据进行缓存；
FPGA内部包括硬件延迟单元、取反单元、锁相环及数字信号处理模块；
其中，硬件延迟单元用于对接收到的信号进行固定时间延迟，硬件延迟单元由N个时钟缓冲器组合而成，可依次表示为时钟缓冲器1、时钟缓冲器2……时钟缓冲器N，硬件延迟单元接收到的信号会经时钟缓冲器依次传输，单个时钟缓冲器的延迟时间比较短，可组合累加多个时钟缓冲器得到较大时间的延迟，不同延迟周期时间对应不同的频率，单个时钟缓冲器的固定延迟时间为t，单个时钟缓冲器的固定时间t可取43ns；
取反单元用于对接收到的信号进行高低电平的翻转，而后输出时钟信号，取反单元输出的时钟信号频率为F，则
Figure BDA0004112437910000061
锁相环主要功能是根据输入的时钟信号同步相参产生不同频率的时钟信号，即分频或倍频处理；
数字信号处理模块用于对接收到的数字信号进行表示，数字信号处理主要包括：离散傅立叶变换类(DTFT，DFT，FFT)，多速率数字信号处理(插值，抽取)，z变换，离散时间系统分析，数字滤波器(FIR，IIR)。
FPGA上电后内部电路产生电压信号，电压信号为任意时刻电压信号，即该时刻高电平或低电平，硬件延迟单元接收任意时刻电压信号并进行固定时间延迟，而后输出至取反单元，从硬件延迟单元传输到取反单元为Nt时长的高电平或低电平，取反单元对接收到的信号进行高低电平的翻转，而后输出至硬件延迟单元及锁相环，硬件延迟单元对接收到的信号会再次进行固定时间延迟，即实现低电平或高电平Nt时长的延迟，而后再次输出至取反单元，取反单元会再次对接收到的信号进行高低电平的翻转，而后输出，重复操作，取反单元不断输出信号，取反单元输出信号即为FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号。
通过改变时钟缓冲器的数量，可以改变取反单元输出的时钟信号的频率，时钟信号频率为F，
Figure BDA0004112437910000062
取反单元向锁相环输出时钟信号，锁相环对接收到的时钟信号进行分频处理或倍频处理，而后输送至数字信号处理模块及配设器件。

Claims (10)

1.一种FPGA内部自激振荡产生时钟信号的方法，其特征在于，该方法包括以下步骤：
步骤1：FPGA上电后内部电路产生电压信号，FPGA内部的硬件延迟单元接收电压信号并进行固定时间延迟，而后输出至FPGA内部的取反单元；
步骤2：取反单元对接收到的信号进行高低电平的翻转，而后输出至硬件延迟单元及FPGA内部的锁相环；
步骤3：硬件延迟单元对接收到的信号会再次进行固定时间延迟，而后再次输出至取反单元；
步骤4：重复步骤2、3，取反单元不断输出信号；
其中，取反单元输出信号即为FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号。
2.根据权利要求1所述的一种FPGA内部自激振荡产生时钟信号的方法，其特征在于，步骤2中，所述锁相环用于对接收到的时钟信号进行分频处理或倍频处理，而后输出。
3.根据权利要求2所述的一种FPGA内部自激振荡产生时钟信号的方法，其特征在于，所述锁相环输出的时钟信号会输送至FPGA内部的数字信号处理模块，所述数字信号处理模块用于对接收到的数字信号进行表示。
4.根据权利要求2所述的一种FPGA内部自激振荡产生时钟信号的方法，其特征在于，所述FPGA外部连接配设器件，所述锁相环输出的时钟信号会输送至所述配设器件。
5.根据权利要求1所述的一种FPGA内部自激振荡产生时钟信号的方法，其特征在于，所述硬件延迟单元由N个时钟缓冲器组合而成，所述硬件延迟单元接收到的信号会经时钟缓冲器依次传输，通过改变时钟缓冲器的数量，可以改变所述取反单元输出的时钟信号的频率。
6.根据权利要求5所述的一种FPGA内部自激振荡产生时钟信号的方法，其特征在于，单个时钟缓冲器的固定延迟时间为t，所述取反单元输出的时钟信号频率为F，则
Figure FDA0004112437900000011
7.根据权利要求4所述的一种FPGA内部自激振荡产生时钟信号的方法，其特征在于，所述配设器件为DDR存储芯片。
8.一种FPGA内部自激振荡产生时钟信号的系统，其特征在于，该系统包括FPGA及FPGA外部连接的配设器件，FPGA内部包括硬件延迟单元、取反单元、锁相环及数字信号处理模块；
其中，所述硬件延迟单元用于对接收到的信号进行固定时间延迟；
所述取反单元用于对接收到的信号进行高低电平的翻转；
所述锁相环用于处理接收到的时钟信号；
所述数字信号处理模块用于对接收到的数字信号进行表示。
9.根据权利要求8所述的一种FPGA内部自激振荡产生时钟信号的系统，其特征在于，所述FPGA上电后内部电路产生电压信号，所述硬件延迟单元接收电压信号并进行固定时间延迟，而后输出至取反单元，所述取反单元对接收到的信号进行高低电平的翻转，而后输出至硬件延迟单元及锁相环，所述硬件延迟单元对接收到的信号会再次进行固定时间延迟，而后再次输出至取反单元，重复操作，所述取反单元不断输出信号，所述取反单元输出信号即为FPGA内部硬件延迟单元、取反单元构建闭合组合逻辑链自激振荡产生的时钟信号。
10.根据权利要求9所述的一种FPGA内部自激振荡产生时钟信号的系统，其特征在于，所述硬件延迟单元由N个时钟缓冲器组合而成，所述硬件延迟单元接收到的信号会经时钟缓冲器依次传输，所述取反单元向所述锁相环输出时钟信号，所述锁相环对接收到的时钟信号进行分频处理或倍频处理，而后输出至数字信号处理模块及配设器件。
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