CN105094268A - 减小系统待机状态下时钟电流的控制系统 - Google Patents
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Abstract
本发明涉及电子技术领域，具体涉及一种控制系统。减小系统待机状态下时钟电流的控制系统，包括，第一时钟信号产生电路，用于产生第一组时钟信号；第二时钟信号产生电路，用于产生第二组时钟信号，第一组时钟信号的时钟频率低于第二组时钟信号的时钟频率；选通信号产生电路，用于产生选通信号，第一时钟信号产生电路与第二时钟信号产生电路在选通信号的作用下于设定的系统进入待机模式时向设定的系统提供第一组时钟信号，并于设定的系统于工作模式时向设定的系统提供第二组时钟信号。本发明设置一第一时钟信号产生电路，在不增加系统复杂度的情况下满足系统待机或低功耗状态下的时钟信号的需求，有效降低了系统的时钟静态电流，减少了系统的能耗。
Description
技术领域
本发明涉及电子技术领域，具体涉及一种控制系统。
背景技术
时钟产生电路是电子系统中的重要组成单元，用于产生时间基准或时钟信号，以控制和协调整个系统的工作，在实际系统中，各个功能或单元模块在工作模式下往往需要多个相位的时钟信号，如图1所示，通过设置多相位时钟产生电路产生多个时钟信号提供给电子系统，以分别控制各个电路或单元模块，满足工作需求。
然而，为了功率或性能管理的需要，电子及通信系统还需要在非工作模式下运行，如移动设备，在待机模式下或低电量状况下，某些功能或单元模块应当处于关闭或低功耗模式，并不需要正常工作时的时钟信号进行驱动，而现有的系统静态电流偏大，增大了系统的功耗，不能适应系统功率或性能管理的需求。
发明内容
本发明的目的在于，提供一种减小系统待机状态下时钟电流的控制系统，解决以上技术问题。
本发明所解决的技术问题可以采用以下技术方案来实现：
减小系统待机状态下时钟电流的控制系统，其中，包括，
第一时钟信号产生电路，用于产生第一组时钟信号；
第二时钟信号产生电路，用于产生第二组时钟信号，所述第一组时钟信号的时钟频率低于所述第二组时钟信号的时钟频率；
选通信号产生电路，用于产生选通信号，所述第一时钟信号产生电路与所述第二时钟信号产生电路在所述选通信号的作用下于设定的系统进入待机模式时向设定的系统提供所述第一组时钟信号，并于设定的系统于工作模式时向设定的系统提供所述第二组时钟信号。
优选地，所述第一时钟信号产生电路向设定的系统提供所述第一组时钟信号时所述第二时钟信号产生电路停止工作。
优选地，所述第二时钟信号产生电路向设定的系统提供所述第二组时钟信号时所述第一时钟信号产生电路停止工作。
优选地，所述第一时钟信号产生电路为用于产生单相位时钟信号的单相位时钟信号产生电路。
优选地，所述第二时钟信号产生电路为用于产生多相位时钟信号的多相位时钟信号产生电路。
优选地，所述第一时钟信号产生电路包括N级串联耦接的第一类延迟单元，每个所述第一类延迟单元包括一输入节点、一反相器、一输出节点，其中N为大于或等于3的正整数。
优选地，一所述第一类延迟单元的输出节点连接下一个所述第一类延迟单元的输入节点，最后一个第一类延迟单元的输出节点反馈至第一个第一类延迟单元的输入节点。
优选地，所述第二时钟信号产生电路包括M级串联耦接的第二类延迟单元，其中M为大于或等于3的正整数。
优选地，所述第二类延迟单元包括一同相输入节点、一反相输入节点、一差分放大器、一同相输出节点、一反相输出节点。
优选地，M取奇数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点，最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。
优选地，M取偶数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点，
倒数第二个第二类延迟单元的同相输出节点连接最后一个第二类延迟单元的同相输入节点，倒数第二个第二类延迟单元的反相输出节点连接最后一个第二类延迟单元的反相输入节点，
最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。
优选地，所述设定的系统为电源转换器。
有益效果：由于采用以上技术方案，本发明设置一第一时钟信号产生电路，在不增加系统复杂度的情况下满足系统待机状态下或低功耗状态下的时钟信号需求，有效降低了系统的时钟静态电流，减少了系统的能耗。
附图说明
图1为现有技术的系统架构示意图；
图2为本发明的系统架构示意图；
图3为本发明的第一时钟信号产生电路的一种电路实现图；
图4为本发明的第二时钟信号产生电路的一种电路实现图；
图5为本发明的第二时钟信号产生电路的另一种电路实现图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参照图2，减小系统待机下时钟电流的控制系统，其中，
包括，
第一时钟信号产生电路1，用于产生第一组时钟信号；
第二时钟信号产生电路2，用于产生第二组时钟信号，第一组时钟信号的时钟频率低于第二组时钟信号的时钟频率；
选通信号产生电路，用于产生选通信号，第一时钟信号产生电路1与第二时钟信号产生电路2在选通信号的作用下可切换地向设定的系统3提供第一组时钟信号或第二组时钟信号；
选通信号产生电路在设定的系统3进入待机模式时产生第一组选通信号，在第一组选通信号控制下第一时钟信号产生电路1工作而第二时钟信号产生电路2停止工作，第一时钟信号产生电路1向设定的系统3提供第一组时钟信号；
选通信号产生电路在设定的系统3进入工作模式时产生第二组选通信号，在第二组选通信号控制下第一时钟信号产生电路1停止工作而第二时钟信号产生电路2工作。第二时钟信号产生电路2向设定的系统3提供第二组时钟信号。
作为本发明的一种优选的实施例，第一时钟信号产生电路1为用于产生单相位时钟信号的单相位时钟信号产生电路。
作为本发明的一种优选的实施例，第二时钟信号产生电路2为用于产生多相位时钟信号的多相位时钟信号产生电路。
一种具体的实施例，本发明设定的系统可以为多个电源转换器，当设定的系统进入工作模式时，在选通信号的作用下，第一时钟信号产生电路1停止工作而第二时钟信号产生电路2工作，电源转换器接受第二时钟信号产生电路2提供的高频时钟信号产生输出电压给负载，实现正常工作；当设定的系统进入休眠模式或待机模式时，在选通信号的作用下，第一时钟信号产生电路1工作而第二时钟信号产生电路2停止工作，电源转换器接受第一时钟信号产生电路1提供的低频时钟信号运行在低功耗模式下，本发明在不增加系统复杂度的情况下有效降低了系统的时钟静态电流，减少了系统的功耗。
本发明的设定的系统还可以是一数字无线通信终端，或一多媒体终端，通过设置一第一时钟信号产生电路1与第二时钟信号产生电路2，在选通信号作用下满足系统待机状态下或低功耗状态下的时钟信号需求。
作为本发明的一种优选的实施例，第一时钟信号产生电路1包括N级串联耦接的第一类延迟单元11；每个第一类延迟单元11可以包括一输入节点、一反相器、一输出节点，其中N为大于或等于3的正整数。
作为本发明的一种优选的实施例，一第一类延迟单元11的输出节点连接下一个第一类延迟单元11的输入节点，最后一个第一类延迟单元11的输出节点反馈至第一个第一类延迟单元11的输入节点。
第一时钟信号产生电路1是一种自激振荡器，在接通电源电压VDD后，选通信号选通后便能自行产生一定频率的时钟信号，提供给设定的系统3。
参照图3，假定某一时刻T0，第一个第一类延迟单元G1输入端由于某种原因产生微小的正跳变，则经过第一个第一类延迟单元G1的传输延迟时间tpd之后，第一个第一类延迟单元G1的输出端（即第二个第一类延迟单元G2的输入端）产生一幅度更大的负跳变，依次经过第二个第一类延迟单元G2的和第三个第一类延迟单元G3之后，得到一个更大的负跳变，并反馈至第一个第一类延迟单元G1的输入端，如此周而复始，产生自激振荡，
振荡周期=单个第一类延迟单元的延迟时间×第一类延迟单元的个数×2。
作为本发明的一种优选的实施例，还可以在其中两个第一类延迟单元之间加上阻容或感容组成的延迟网络来改变振荡周期。
作为本发明的一种优选的实施例，第二时钟信号产生电路2包括M级串联耦接的第二类延迟单元21，其中M为大于或等于3的正整数。
作为本发明的一种优选的实施例，参照图4、图5，每个第二类延迟单元21包括一同相输入节点、一反相输入节点、一差分放大器、一同相输出节点、一反相输出节点。第二类延迟单元21依次包括A1，A2，。。。AM-1，AM。
参照图4，其中，M取奇数时，一第二类延迟单元21的同相输出节点连接下一个第二类延迟单元21的反相输入节点，一第二类延迟单元21的反相输出节点连接下一个第二类延迟单元21的同相输入节点，最后一个第二类延迟单元21的同相输出节点反馈至第一个第二类延迟单元21的反相输入节点，最后一个第二类延迟单元21的反相输出节点反馈至第一个第二类延迟单元21的同相输入节点。
参照图5，其中，M取偶数时，一第二类延迟单元21的同相输出节点连接下一个第二类延迟单元21的反相输入节点，一第二类延迟单元21的反相输出节点连接下一个第二类延迟单元21的同相输入节点，
倒数第二个第二类延迟单元21的同相输出节点连接最后一个第二类延迟单元21的同相输入节点，倒数第二个第二类延迟单元21的反相输出节点连接最后一个第二类延迟单元21的反相输入节点，
最后一个第二类延迟单元21的同相输出节点反馈至第一个第二类延迟单元21的反相输入节点，最后一个第二类延迟单元21的反相输出节点反馈至第一个第二类延迟单元21的同相输入节点。图5的连接电路可以解决振荡电路处于锁定状态不能起振的风险。
本发明的第一时钟信号产生电路1和第二时钟信号产生电路2不限于以上的任意一种实现方式，只要可以实现本发明的发明目的，可以采用其他时钟信号产生电路代替。如采用RC振荡电路或石英晶体振荡电路实现。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (12)
1.减小系统待机状态下时钟电流的控制系统，其特征在于，
包括，
第一时钟信号产生电路，用于产生第一组时钟信号；
第二时钟信号产生电路，用于产生第二组时钟信号，所述第一组时钟信号的时钟频率低于所述第二组时钟信号的时钟频率；
选通信号产生电路，用于产生选通信号，所述第一时钟信号产生电路与所述第二时钟信号产生电路在所述选通信号的作用下于设定的系统进入待机模式时向设定的系统提供所述第一组时钟信号，并于设定的系统于工作模式时向设定的系统提供所述第二组时钟信号。
2.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第一时钟信号产生电路向设定的系统提供所述第一组时钟信号时所述第二时钟信号产生电路停止工作。
3.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第二时钟信号产生电路向设定的系统提供所述第二组时钟信号时所述第一时钟信号产生电路停止工作。
4.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第一时钟信号产生电路为用于产生单相位时钟信号的单相位时钟信号产生电路。
5.根据权利要求1所述的减小系统待机下时钟电流的控制系统，其特征在于，所述第二时钟信号产生电路为用于产生多相位时钟信号的多相位时钟信号产生电路。
6.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第一时钟信号产生电路包括N级串联耦接的第一类延迟单元，每个所述第一类延迟单元包括一输入节点、一反相器、一输出节点，其中N为大于或等于3的正整数。
7.根据权利要求6所述的减小系统待机状态下时钟电流的控制系统，其特征在于，一所述第一类延迟单元的输出节点连接下一个所述第一类延迟单元的输入节点，最后一个第一类延迟单元的输出节点反馈至第一个第一类延迟单元的输入节点。
8.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第二时钟信号产生电路包括M级串联耦接的第二类延迟单元，其中M为大于或等于3的正整数。
9.根据权利要求8所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第二类延迟单元包括一同相输入节点、一反相输入节点、一差分放大器、一同相输出节点、一反相输出节点。
10.根据权利要求9所述的减小系统待机状态下时钟电流的控制系统，其特征在于，M取奇数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点，最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。
11.根据权利要求9所述的减小系统待机状态下时钟电流的控制系统，其特征在于，M取偶数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点，
倒数第二个第二类延迟单元的同相输出节点连接最后一个第二类延迟单元的同相输入节点，倒数第二个第二类延迟单元的反相输出节点连接最后一个第二类延迟单元的反相输入节点，
最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。
12.根据权利要求1所述的减小系统待机下时钟电流的控制系统，其特征在于，所述设定的系统为电源转换器。
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