CN102129286A

CN102129286A - 实时时钟电路及包含实时时钟电路的芯片和数码设备

Info

Publication number: CN102129286A
Application number: CN 201010027275
Authority: CN
Inventors: 梁海滨; 齐亚军
Original assignee: Actions Semiconductor Co Ltd
Current assignee: Actions Technology Co Ltd
Priority date: 2010-01-15
Filing date: 2010-01-15
Publication date: 2011-07-20
Anticipated expiration: 2030-01-15
Also published as: CN102129286B

Abstract

本发明涉及集成电路领域，公开了一种实时时钟电路及包含实时时钟电路的芯片和数码设备。本发明中，处理器和第一寄存器工作在第一频率时钟；第二寄存器的工作时钟为第二频率时钟；第一控制单元在与第一频率时钟匹配的第一频率写使能的控制下，将处理器输出的实时时钟单元所需数据保存到第一寄存器；转换单元将第一频率写使能转换为与第二频率时钟匹配的第二频率写使能；第二控制单元在第二频率写使能的控制下，将第一寄存器所保存的数据保存到第二寄存器；第二寄存器，将保存的数据输出给实时时钟单元。使得实时时钟可以工作在比处理器低得多的电压下，从而降低了系统待机时的功耗。

Description

实时时钟电路及包含实时时钟电路的芯片和数码设备

技术领域

本发明涉及实时时钟电路，特别涉及跨电压域和时钟域的实时时钟电路。

背景技术

随着集成电路(Integrated Circuit，简称“IC”)技术日益发展，待机功耗在设计中越来越重要。尤其是随着多电压设计的发展，工作在不同电压域的模块，不工作时可以由电压控制单元把电压关断，从而达到降低功耗的目的。

下面以待机时关闭中央处理器(Central Processing Unit，简称“CPU”)的电压VDD，保持实时时钟(Real-Time Clock，简称“RTC”)的电压RTCVDD，RTC保持工作为例进行描述。

如图1所示，101为工作在VDD电压下的模块组，其中包括中央处理器103和电压转换单元112。102为工作在RTCVDD电压下的模块组，其中包括实时时钟模块104、隔绝单元109、隔绝单元110、隔绝单元111、寄存器113、和模拟电路模块115。

中央处理器(CPU)103，105、106、107分别为CPU总线数据输出(dout)、写使能(write)、时钟信号(clk)。

隔绝控制信号(isolation_signal)114，由模拟电路模块115发出。隔绝控制信号的逻辑为：VDD掉电，隔绝控制信号114等于0；VDD电压正常工作，隔绝控制信号114等于1。

隔绝单元(isolation cell)109、110和111，其作用在于，当VDD掉电(隔绝控制信号114变成0)时，CPU总线数据输出的数据输出(dout)105、写使能(write)106和时钟信号(clk)107浮空(floating)，通过隔绝控制信号114把隔绝单元109、110和111的输出拉低到0，以避免寄存器113由于输入信号浮空而出错。这些隔绝单元109、110和111在图1中包括电平转换功能，可以理解为在单纯的隔绝单元后加上一个电压转换单元

电压转换单元(level shift cell)112，其作用为把寄存器113的输出电平转换到VDD电压域电平，作为CPU总线数据输入(din)。

连到CPU总线上的寄存器113，该寄存器工作在CPU总线时钟下，电压域为RTCVDD。

图1中电路的工作原理描述如下：

在正常工作(VDD不掉电)CPU写操作时，写使能106为1，通过隔绝单元110把寄存器113的输入选择为隔绝单元109的输出，更新寄存器113的值。在待机(VDD掉电)时，隔绝单元109、110、111把CPU总线信号拉低到0，寄存器113保持原有值。这样寄存器113就能让RTC正确地工作。

现有技术中，通常的CPU工作时序是：CPU给外部设备写数据，仅给出一个时钟宽度的写使能106和一个时钟宽度(clk)的有效数据，即要求外部寄存器能够满足CPU工作时序。举例说明如下：

图1中，CPU时钟107受工作电压VDD的限制，传递到RTCVDD的CPU时钟117受工作电压RTCVDD的限制。例如：VDD为1.8V，CPU时钟107为300Mhz。为了让CPU时钟117能满足图11的CPU时序，RTCVDD需要提供相应的能支持300Mhz频率的电压，例如1.8V。如果RTCVDD电压远低于VDD(例如RTCVDD 0.9V；VDD 1.8V)，则传递到RTCVDD的CPU时钟117无法按300Mhz翻转，则寄存器113的时钟不满足CPU工作时序，无法完成写操作。

即：现有方案可以把VDD关断，保留RTCVDD，以达到节省功耗的目的。但是，如果CPU总线需要工作在较高的时钟频率，RTCVDD不可以比VDD的电压低太多，否则工作在RTCVDD下的总线上的寄存器满足不了时序的要求。

因此，RTCVDD还是需要为一个较高的电压，从而导致节省功耗的效果不够好。

发明内容

本发明的目的在于提供一种实时时钟电路及包含实时时钟电路的芯片和数码设备，能够降低系统待机时的功耗。

为解决上述技术问题，本发明的实施方式提供了一种实时时钟电路，包括：处理器、第一控制单元、第一寄存器、转换单元、第二控制单元、第二寄存器和实时时钟单元；

处理器和第一寄存器工作在第一频率时钟；

第二寄存器的工作时钟为第二频率时钟；

第一控制单元，在与第一频率时钟匹配的第一频率写使能的控制下，将处理器输出的实时时钟单元所需数据保存到第一寄存器；

转换单元，用于将第一频率写使能转换为与第二频率时钟匹配的第二频率写使能；

第二控制单元，在第二频率写使能的控制下，将第一寄存器所保存的数据保存到第二寄存器；

第二寄存器，将保存的数据输出给实时时钟单元。

本发明实施方式与现有技术相比，主要区别及其效果在于：

在处理器电压域和RTC电压域分别设置一个寄存器，转换单元把第一频率写使能转换成与第二频率时钟匹配的第二频率写使能，使处理器的输出数据能够通过第二寄存器提供给实时时钟单元，使得RTC可以工作在比处理器低得多的电压下，从而降低了系统待机时的功耗。

附图说明

图1是现有技术的实时时钟电路；

图2是本发明第二实施方式中实时时钟电路的电路结构示意图；

图3是本发明第二实施方式中上电复位单元的一种电路结构示意图；

图4是本发明第二实施方式中握手电路单元的一种电路结构示意图；

图5是本发明第三实施方式中实时时钟电路的电路结构示意图；

图6是本发明第四实施方式中实时时钟电路的电路结构示意图；

图7是本发明第五实施方式中实时时钟电路的电路结构示意图；

图8是本发明第六实施方式中实时时钟电路的电路结构示意图；

图9是本发明第七实施方式中实时时钟电路的电路结构示意图；

图10是本发明第一实施方式中实时时钟电路的原理框图；

图11是现有技术时序图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明第一实施方式涉及一种实时时钟电路，其原理框图如图10所示。

该实时时钟电路包括：处理器、第一控制单元、第一寄存器、转换单元、第二控制单元、第二寄存器和实时时钟单元。

处理器和第一寄存器工作在第一频率时钟；第二寄存器的工作时钟为第二频率时钟。

处理器可以是中央处理器(Central Processing Unit，简称“CPU”)、数字信号处理器(Digital Signal Processor，简称“DSP”)等。

第一控制单元，用于在与第一频率时钟匹配的第一频率写使能的控制下，将处理器输出的实时时钟单元所需数据保存到第一寄存器。第一控制单元可以用选择器(MUX)实现。

转换单元，用于将第一频率写使能转换为与第二频率时钟匹配的第二频率写使能。优选地，转换单元可以是握手电路或时钟分频电路，这两种电路都是成熟的电路，此处不进行详细说明了。

第二控制单元，用于在第二频率写使能的控制下，将第一寄存器所保存的数据保存到第二寄存器。第二控制单元可以用选择器(MUX)实现。

第二寄存器，将保存的数据输出给实时时钟单元，起到控制该实时时钟单元的作用。

处理器、第一控制单元、第一寄存器和转换单元工作在第一电压，第二控制单元、第二寄存器和实时时钟单元工作在第二电压。优选地，第一电压高于第二电压。当然，第一电压小于或等于第二电压时，该实时时钟电路也可以工作的。

处理器、第一控制单元、第一寄存器和转换单元工作在第一频率；第二控制单元、第二寄存器和实时时钟单元工作在第二频率。优选地，第一频率高于第二频率。当然，第一频率小于或等于第二频率时，该实时时钟电路也是可以工作的。如果转换单元是握手电路，则有可能该握手电路中一部分电路工作在第一频率，另一部分电路工作在第二频率。

本发明第二实施方式涉及一种实时时钟电路，第二实施方式是第一实施方式的一种具体电路实现，在第一实施方式的基础上还增加了一个上电复位单元，用于在处理器恢复供电时，将第二寄存器中保存的信号恢复到第一寄存器。

第二实施方式中实时时钟电路的结构如图2所示。CPU总线需要工作在较高的时钟频率，而RTC的时钟(rtcclk)需要工作的频率(即第二频率)远低于CPU总线时钟频率(即第一频率)。只要在RTCVDD电压域中起控制作用的寄存器不工作于CPU总线时钟频率，这样RTCVDD仅提供一个较低的电压就可以让RTC工作。

在图2中，201为工作在VDD电压(即第一电压)下的模块，其中包括处理器203，上电复位单元204，握手电路单元205，第一寄存器206，输入选择器207、208，电压转换单元212、213和214。202为工作在RTCVDD电压(即第二电压)下的模块，其中包括第二寄存器218，RTC模块219，220，隔绝单元221、222和输入选择器223。

处理器(CPU)203，209、210和211分别为CPU总线数据输出(dout)、写使能(write)、时钟信号(clk)。

VDD上电复位单元204，负责把RTCVDD电压域的第二寄存器的值在VDD开始正常工作时装载回第一寄存器206。

时钟域握手电路单元205，负责把CPU的写使能(write)转换成与rtcclk匹配的写使能。

连到CPU总线上的寄存器206，即第一寄存器，该寄存器工作在CPU总线时钟下，电压域为VDD。

输入选择器(MUX)207和208，当条件满足“写使能信号210等于1，上电复位信号217等于0”时把数据输出信号(dout)209的数据写到第一寄存器206；当条件满足“写使能信号(write)210等于0，上电复位信号217等于0”时，让第一寄存器206保持原有值；当条件满足“上电复位信号217等于1”时，把第二寄存器218的值装载回第一寄存器206。

电压转换单元(level shift cell)212、213和214，其作用为把RTCVDD电压域的输出电平转换到VDD电压域电平。

第二寄存器218，该寄存器工作在rtcclk时钟下，电压域为RTCVDD。

输入选择器(MUX)223，当条件满足“同步写使能信号(write_syn)216等于1”时，把第一寄存器206的值写到第二寄存器218；当条件满足“同步写使能信号(write_syn)216等于0”时，第二寄存器218保持原有值。

模拟电路220，其输出隔绝控制信号的逻辑为：VDD掉电时，隔绝控制信号等于0；VDD电压正常工作时，隔绝控制信号等于1。

隔绝单元(isolation cell)221和222，其作用在于当VDD掉电，VDD电压输出的信号215和216处于浮空(floating)，通过隔绝控制信号224把隔绝单元221和222的输出拉低到0，以避免第二寄存器218由于输入信号浮空而出错。

RTC模块219，受第二寄存器218控制。

图2中电路的工作原理描述如下：

在正常工作(VDD不掉电)CPU写操作时，CPU把数据写到第一寄存器206，第一寄存器206的输出连到隔绝单元221的输入；同时写使能信号210经由握手电路单元205转换，通过隔绝单元222把选择器223的输出选择为隔绝单元221的输出，把第一寄存器206的值写到第二寄存器218中。

在正常工作(VDD不掉电)CPU读操作时，CPU把第一寄存器206的值作为CPU的数据输入(din)。

在待机(VDD掉电)时，由于VDD掉电，CPU不存在读写操作，隔绝控制信号224等于0，把隔绝单元221和222的输出拉低到0，第二寄存器218保持原有值。这样第二寄存器218就能让RTC正确地工作。

在上电(VDD上电)时，图3为图2中的上电复位单元204的一种电路图，隔绝控制信号224经过电压转换单元213电平转换后作为寄存器2041、2042、2043的复位信号，CPU时钟信号(coreclk)211作为寄存器2041、2042、2043的时钟信号。当隔绝控制信号等于1时，经过2个CPU时钟信号(coreclk)，寄存器2042的输出信号2044和寄存器2043的输出信号2045通过与门产生一个CPU时钟信号(coreclk)宽度的上电复位信号217输出。如前述输入选择器(MUX)207、208中所述，当条件满足“上电复位信号217等于1”时，把第二寄存器218的值装载回第一寄存器206。可以理解，图3只是上电复位单元的一种实现方式，上电复位单元还可以有其它许多种具体形式，只要能实现在处理器恢复供电时将第二寄存器中的保存的信号恢复到第一寄存器的功能即可。

本实施方式中，转换单元由握手电路实现。图4为图2中握手电路单元205的一种电路图，重置信号预先把握手电路单元中所有寄存器的值置为0，写使能(write)把寄存器2051的值保存为1，通过3个实时时钟(rtcclk)时钟域的寄存器，握手产生一个实时时钟(rtcclk)宽度的脉冲信号写同步信号(write_syn)2052，同时写同步信号2052通过3个CPU时钟(coreclk)时钟域的寄存器，握手产生一个CPU时钟(coreclk)宽度的脉冲信号2053，脉冲信号2053用来在下一个CPU时钟(coreclk)到来时把寄存器2051的值清零。可以理解，图4只是握手电路单元的一种实现方式，握手电路单元还可以有其它许多形式，只要能实现相同的功能即可。

本发明第三实施方式涉及一种实时时钟电路，第三实施方式在第二实施方式的基础上进行了变化，主要区别在于，第三实施方式中使用时钟分频电路作为转换单元，而第二实施方式使用握手电路作为转换单元。

第二寄存器的时钟不一定要从RTCVDD域输出RTC的工作时钟，可以从CPU总线时钟分频得到。如图5所示，将图2中的握手单元205换成时钟分频电路单元505，时钟分频电路单元505输出分频后的时钟(clk_diV)514和分频后的与时钟周期等宽的写使能(write_diV)516。第一寄存器506的值515，分频同步后的写使能516，分频后的时钟517分别经过隔绝单元521，522，525连到第二寄存器518。其工作原理与图2方案类似，根据上述原理，有多种并且十分容易设计时钟分频电路单元505的电路，具体的时钟分频电路是成熟技术，这里不进行详细说明了。

本发明第四实施方式涉及一种实时时钟电路，第四实施方式在第二实施方式的基础上进行了变化，主要区别在于，第四实施方式中第二寄存器的输出端通过一个电平转换单元连接到处理器的一个数据输入端(也就是说CPU的数据输入端使用的是第二寄存器的输出)，而第二实施方式中处理器的一个数据输入端与第一寄存器的输出端连接(也就是说CPU的数据输入端使用的是第一寄存器的输出)。

具体地说，如图6所示，第二寄存器618的输出经电平转换单元626转换后传送到CPU的数据输入端din。

本发明第五实施方式涉及一种实时时钟电路，第五实施方式在第三实施方式的基础上进行了变化，主要区别在于，第五实施方式中第二寄存器的输出端通过一个电平转换单元连接到处理器的一个输入端，而第三实施方式中处理器的一个输入端与第一寄存器的输出端连接。

具体地说，如图7所示，第二寄存器718的输出经电平转换单元726转换后传送到CPU的数据输入din。

本发明第六实施方式涉及一种实时时钟电路，第六实施方式在第四实施方式的基础上省去了上电复位单元。具体如图8所示，在图6的基础上，删除上电复位单元及与其输入输出相连的相关输入选择单元608、电压转换单元612和613。本实施方式中CPU为异步读写时序，所以可以省略上电复位单元。

本发明第七实施方式涉及一种实时时钟电路，第七实施方式在第五实施方式的基础上省去了上电复位单元。具体如图9所示，在图7的基础上，删除上电复位单元及与其输入输出相连的相关输入选择单元708、电压转换单元712和713。本实施方式中CPU为异步读写时序，所以可以省略上电复位单元。

在上述各实施方式中，RTC的工作时钟频率远低于CPU总线时钟频率，RTCVDD的电压可以远低于VDD电压。在RTCVDD的电压下，RTC控制寄存器操作不受CPU工作频率的约束。因此，RTCVDD的电压可以远低于VDD电压，从而达到进一步降低系统功耗的效果。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims

1.一种实时时钟电路，其特征在于，该实时时钟电路包括：处理器、第一控制单元、第一寄存器、转换单元、第二控制单元、第二寄存器和实时时钟单元；

所述处理器和第一寄存器工作在第一频率时钟；

所述第二寄存器的工作时钟为第二频率时钟；

所述第一控制单元，在与所述第一频率时钟匹配的第一频率写使能的控制下，将所述处理器输出的实时时钟单元所需数据保存到所述第一寄存器；

所述转换单元，用于将所述第一频率写使能转换为与所述第二频率时钟匹配的第二频率写使能；

所述第二控制单元，在所述第二频率写使能的控制下，将所述第一寄存器所保存的数据保存到所述第二寄存器；

所述第二寄存器，将保存的数据输出给所述实时时钟单元。

2.根据权利要求1所述的实时时钟电路，其特征在于，

所述实时时钟单元的工作时钟是实时时钟单元时钟；

所述处理器、第一控制单元、第一寄存器和转换单元工作在第一电压，所述第二控制单元、第二寄存器和实时时钟单元工作在第二电压。

3.根据权利要求2所述的实时时钟电路，其特征在于，所述处理器从所述第二寄存器的输出端输入数据。

4.根据权利要求3所述的实时时钟电路，其特征在于，所述实时时钟电路还包括：模拟电路单元、隔绝单元；

所述模拟电路单元输出隔绝控制信号至所述隔绝单元；

所述第一寄存器输出的数据经隔绝单元、第二控制单元输出至所述第二寄存器；

所述转换单元输出与第二频率时钟匹配的第二频率写使能经隔绝单元输出给第二控制单元。

5.根据权利要求2或4所述的实时时钟电路，其特征在于，所述转换单元是握手电路单元；

所述握手电路单元的输入包括第一频率时钟、第二频率时钟、第一频率写使能，所述握手电路单元输出与第二频率时钟匹配的第二频率写使能给所述第二控制单元。

6.根据权利要求5所述的实时时钟电路，其特征在于，所述第二频率时钟是所述实时时钟单元时钟。

7.根据权利要求2或4所述的实时时钟电路，其特征在于，所述转换单元是时钟分频电路单元；

所述时钟分频电路单元的输入包括第一频率时钟、第一频率写使能，所述时钟分频电路单元输出第二频率时钟传输给所述第二寄存器；

所述时钟分频电路单元输出与第二频率时钟匹配的第二频率写使能经隔绝单元传输给第二控制单元。

8.根据权利要求2所述的实时时钟电路，其特征在于，所述处理器从所述第一寄存器的输出端输入数据。

9.根据权利要求8所述的实时时钟电路，其特征在于，所述实时时钟电路还包括：模拟电路单元、隔绝单元；

所述模拟电路单元输出隔绝控制信号至所述隔绝单元；

所述转换单元输出的与第二频率时钟匹配的第二频率写使能经隔绝单元输出给第二控制单元。

10.根据权利要求9所述的实时时钟电路，其特征在于，所述实时时钟电路还包括：上电复位单元、第三控制单元；

所述上电复位单元的输入包括第一频率时钟和隔绝控制信号，所述上电复位单元输出上电复位信号给所述第三控制单元；

所述处理器输出的所述实时时钟单元所需数据经第一控制单元、第三控制单元保存到所述第一寄存器；

所述第二寄存器的输出端连接到所述第三控制单元的一个输入端。

11.根据权利要求8至10任一所述的实时时钟电路，其特征在于，所述转换单元是握手电路单元；

12.根据权利要求11所述的实时时钟电路，其特征在于，所述第二频率时钟是所述实时时钟单元时钟。

13.根据权利要求8至10任一所述的实时时钟电路，其特征在于，所述转换单元是是时钟分频电路单元；

所述时钟分频电路单元的输入包括第一频率时钟、第一频率写使能，所述时钟分频电路单元输出第二频率时钟给所述第二寄存器；

所述时钟分频电路单元输出与第二频率时钟匹配的第二频率写使能给所述第二控制单元。

14.根据权利要求2所述的实时时钟电路，其特征在于，所述第一电压高于所述第二电压。

15.根据权利要求2所述的实时时钟电路，其特征在于，所述第一频率时钟的频率高于所述第二频率时钟的频率。

16.一种包含权利要求1或2所述的实时时钟电路的芯片。

17.一种包含权利要求1或2所述的实时时钟电路的数码设备。