CN103605309A - 一种四通道大容量波形存储系统及其构建方法 - Google Patents

Abstract

一种四通道大容量波形存储系统，它包括：FPGA核心芯片、FPGA核心芯片最小外围电路、ADC采样芯片、Flash阵列、网口电路和电源芯片；电源芯片中的9A、9B、9C、9D将5V电源电压分别转换为3.3V、1.8V、1.0V、2.5V电压供给其它模块使用，正常上电后FPGA核心芯片控制4路ADC采样芯片从外部输入接口采集波形数据，并将数据传输至Flash阵列；存储结束后，FPGA核心芯片控制网口电路并将Flash阵列中的数据通过网口传输至上位机；所有控制指令均由上位机通过网络接口传输至FPGA核心芯片。一种四通道大容量波形存储系统的构建方法包括七个步骤。本发明可完整实现多路波形数据同时采集的功能，实现简单；逻辑功能均由VHDL硬件描述语言编写，易于修改；体积较小，便于应用于多种系统。

Description

一种四通道大容量波形存储系统及其构建方法

技术领域

本发明涉及一种四通道大容量波形存储系统及其构建方法，它是基于Xilinx公司FPGA的硬件实现和软件调试，属于数字信号处理技术领域。

背景技术

Flash是存储芯片的一种，通过特定的程序可以修改里面的数据。Flash存储器又称闪存，它结合了Rom和Ram的长处，不仅具备电子可擦除可编程(EEPROM)的性能，还可以快速读取数据(NVRAM的优势)，使数据不会因为断电而丢失。

目前Flash主要有两种NORFlash和NANDFlash。NANDFlash没有采用内存的随机读取技术，它的读取是以一次读取一块的形式来进行的，通常是一次读取512个字节，采用这种技术不能直接运行NANDFlash上的代码，因此NANDFlash的开发板除了使用NANDFlash以外，还加上了一块小的NORFlash来运行启动的代码。

Flash阵列存储技术作为高速大容量存储领域的最新发展方向，是随着半导体存储器件在固态存储系统设计的成熟应用中发展起来的。相对于传统磁盘设备，它具有极好抗震性、可靠性和耐高温高压等特点，因此具有很强的环境适应能力。近些年来，随着航空航天及军事领域对存储设备要求的提高，基于NAND Flash搭建的Flash阵列系统已成为各类重要项目中的主要数据存储方式之一。

科研项目中，很多情况下需要对信号的波形进行存储复现来分析问题，一般情况下示波器能实现要求。但是当碰到不适合人手动操作的情况时，（如狭小空间、温度过高等），使用示波器就不太适合了。这时候需要一个可以自动存储大容量数据的器件，并且断电可以保存数据，在适当的时候可以把数据导出并把波形复现，从而分析解决相应问题。另外，分析波形很多时候需要同时与参考信号对比，类似于示波器中的多路显示，因此要求器件还要具备多路同步采集功能。

针对上面提到的情况以及现实中的需求，本发明人设计了一种四通道大容量波形存储系统硬件及其资源优化方案，可以实现对多通道数据同时采集并断电保存等功能。该系统以FPGA为核心处理器件，外围电路出了FPGA工作所需的最小系统电路外，有4路采集信号用的AD和1路网口芯片及其电路，所有的控制逻辑还有数据处理都在FPGA中编程实现，这种设计可以大大减少电路的复杂度，从而使系统得以小型化。此外，系统中缓存多路AD数据需要使用较多的Ram资源，本发明中应用到的资源优化方案有助于保证数据无误码及减少波形毛刺，有很好的借鉴意义。

发明内容

1、目的：本发明的目的在于提供一种四通道大容量波形存储系统及其构建方法，它通过硬件编程语言来实现四通道大容量存储系统的硬件，同时应用Xilinx公司的开发套件ISE12.4进行软件流程设计，并应用其PlanAhead软件进行资源优化。

2、技术方案：本发明的目的通过以下技术方案来实现。

（1）本发明一种四通道大容量波形存储系统，包括：FPGA核心芯片、FPGA核心芯片最小外围电路、ADC(Analog Digital Coverter模数转换)采样芯片、Flash阵列、网口电路、电源芯片。它们之间的位置连接关系及信号走向是：电源芯片中的9A、9B、9C、9D将5V电源电压分别转换为3.3V、1.8V、1.0V、2.5V电压供给其它模块使用，其中FPGA核心芯片需要用到1.0V核电压和3.3V、1.8V、2.5V的管脚电压，程序加载Flash需要用3.3V电压与1.8V电压，Flash阵列需要3.3V、1.8V、2.5V电压，ADC采样芯片需要3.3V电压，网卡芯片需要1.0V、2.5V电压；正常上电后FPGA核心芯片控制4路ADC采样芯片从外部输入接口采集波形数据，并将数据传输至Flash阵列；存储结束后，FPGA核心芯片控制网口电路并将Flash阵列中的数据通过网口传输至上位机；所有控制指令均由上位机通过网络接口传输至FPGA核心芯片。它们之间的位置连接关系及信号走向如图13所示。

该FPGA核心芯片是：Virtex-5 XC5VLX330T，它为本发明的核心处理器，其功能是为整个系统实现数字逻辑功能。Xilinx公司的Virtex-5 XC5VLX330T芯片主要逻辑资源情况如下：207360个逻辑单元（Slice Flip Flops）；324个存储单元（Block Rams）；960个IO管脚；12个时钟管理单元（DCMs），可以满足较复杂数字逻辑电路设计要求。本发明中，Virtex-5XC5VLX330T芯片为核心处理器，实现包括控制ADC芯片、Flash阵列、网口芯片等正常工作的功能。FPGA核心芯片由电源芯片提供1.0V核心电压和2.5V、3.3V、1.8V管脚电压。

该FPGA核心芯片最小外围电路是：由FPGA核心芯片、时钟源和程序加载Flash组成，时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于FPGA核心芯片实在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载Flash中，每次上电后，程序加载Flash中的程序自动加载到FPGA核心芯片中以使其正常工作。由于FPGA核心芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载Flash阵列中。FPGA核心芯片最小外围电路可以保证FPGA核心芯片正常工作并实现基本的数字逻辑功能。

该ADC采样芯片是：ADS5463，负责对外部信号进行低通采样，即把模拟信号转换为数字信号，ADC采样芯片将采样得到的数字信号直接传送给FPGA核心芯片，再由FPGA核心芯片经过乒乓、拼位等处理传输至Flash阵列。本发明中应用了4片ADC采样芯片ADS5463，实现4路AD同时采集。每一片ADC采样芯片由电源芯片提供3.3V电压。

该Flash阵列是：单元为MT29F32G08AECBB芯片，一片的容量为4Gbytes，由8片MT29F32G08AECBB组成一个阵列，本发明中一共有4个Flash阵列，即32片MT29F32G08AECBB芯片，共4*32Gbytes=128Gbytes存储空间，其功能为存储从FPGA核心芯片传送过来的波形数据，并掉电保存。其中每一组Flash阵列对应一路AD，即每一路AD最大存储容量为32Gbytes，当存储空间满时根据需求覆盖或停止存储。Flash阵列每片芯片由电源芯片提供1.8V电压和2.5V电压。

该网口电路是：以88E1111网卡芯片为核心组成，88E1111是Marvell公司的一款千兆网芯片，可以实现网络数据包的转换。本发明中88E1111由FPGA通过GMII接口控制，由电源芯片提供1.0V电压和2.5V电压。其功能为实现FPGA核心芯片与上层PC端通过千兆网口连接，可以达到上传波形数据和下发命令等目的。

该电源芯片是LM1085和LM1117，它们提供整个系统工作所需的电压。外界给系统输入﹢5V的电压，通过电源芯片将﹢5V的电压转换成系统所需要的﹢3.3V、﹢1.8V、﹢1.5V，来分别提供给FPGA核心芯片(﹢3.3V、﹢1.5V)、程序加载Flash(﹢3.3V、﹢1.8V)、时钟提供源(﹢3.3V)、ADC采样芯片(﹢3.3V)、Flash阵列(﹢3.3V、﹢1.8V)、网口芯片(1.8V)。

本发明一种四通道大容量波形存储系统，工况概述如下：

正常上电，设备自动进行查找最新位置操作；查找最新位置过程自动跳过坏块地址；查找最新位置结束后，进入Idle状态，等待命令；输入端波形数据触发系统采集数据命令，开始连续采集波形；断电结束数据采集；重新上电，与PC端网络驱动通过千兆网六类线连接；通过PC端控制软件发送命令，系统接收到读取数据命令，开始读取数据；将数据从系统Flash阵列通过网络连接传输至PC端，并在PC端控制软件与界面显示波形图像；PC端发送结束命令，读取数据过程结束；断电结束。该系统包含四通道，每个通道都可按上述步骤正常工作，相互独立。在设计过程中，应用了PlanAhead进行了资源优化，确保了波形无失真。系统结构如图1所示。

（2）本发明一种四通道大容量波形存储系统的构建方法：该方法包括下述几个步骤：

步骤一：FPGA核心芯片对Flash阵列进行读取操作，记录Flash阵列坏块地址；

平均每一片Flash芯片会有1-2个坏块。Flash阵列坏块的特点是无法对这一地址进行读取或写入操作，无论用写入逻辑写进去什么数据，用读取逻辑都只能读到全“0”。坏块的存在会影响正常数据的读写，因此要提前将坏块的数目和地址找出来并记录。记录Flash阵列坏块原理图如图2所示。

查找坏块的方法是：上电后，用擦写逻辑将Flash阵列所有块地址都擦写一遍，擦除后的Flash数据应全为“1”，再用读取逻辑按地址顺序逐个读取。假如没有坏块，则全部读取到的数据均为“1”；将读取到不为全“1”的地址记录下来保存到Flash阵列的其他地方，作为坏块地址。坏块地址作为一个集合，此后进行读写操作时均跳过该集合中的所有地址。

步骤二：FPGA核心芯片对Flash阵列进行读取/写入操作，查找/记录最新位置；

查找最新位置的作用是上电时检测上次掉电写到哪一个地址，然后数据输入时即从下一个地址开始写入数据。查找最新位置的方法是按块地址搜索。

每次上电后正常工作，进入写Flash阵列数据状态时，对Flash阵列块地址进行操作，写入数据是以块地址作为最小单位的，所使用的Flash阵列芯片为MT29F32G08AECBB，每个芯片的大小为4G字节，一共有4×2048=8192个块地址，每个块地址对应512k字节容量。在写入数据时，将每一块块头的前16位容量，不写入波形数据，而写入编号信息，称为“头信息”。如第一次上电后记录波形时，头信息记为十六进制“FFFE”；第二次上电时，头信息记为十六进制的“FFFD”，如此类推。

下一次上电时，首先按块地址递增的顺序读取头信息，若后一个地址的头信息比前一个地址的头信息小，如“FFFD”小于“FFFE”，即数据并非最新，继续读取头信息；若后一个地址的头信息比前一个地址的头信息大，如“FFFF”大于“FFFD”，则第一次出现“FFFF”的那个地址就是最新位置。原因是擦除后没写过数据的地址的数据均为“1”。利用这种方法，可以找出最新位置，并从最新位置开始写下一次数据。查找最新位置原理图如图3所示。

FPGA核心芯片控制Flash阵列实现查找最新位置的流程大致如下所示。

a.上电启动系统硬件；

b.读取块地址头信息并判断；

c.判断后一地址的块头信息是否比前一地址的块头信息小；

d.若后一地址的块地址头信息比前一地址的块地址头信息小，则地址加“1”后继续读取下一地址的头信息；

e.若后一地址的块地址头信息比前一地址的块地址头信息大，则此地址为最新位置，从改位置开始进行写入操作。

上电工作前，Flash阵列中要提前存有坏块地址，往后的读写操作包括查找最新位置等当操作地址与坏块地址相等时要跳过，否则系统不能正常工作。上电工作，先查找最新位置，确定本次上电从哪一个地址开始记录数据。查找最新位置结束后，系统处于Idle状态，Idle状态时等待两种命令，分别对应于记录数据状态和读取数据状态。

步骤三：FPGA核心芯片控制4路AD，每一路ADC采样芯片以100M时钟对外部信号进行低通采样；

采集到的数据按16位高位在前低位在后的格式存储至Flash阵列。存储过程考虑到了数据的连续性应用了乒乓原理，即第1路AD后级连接的是RamA和RamB，一开始AD的数放进RamA，当RamA放满了以后切换到RamB，这时候FPGA核心芯片从RamA读取刚采集到的数并存储至Flash阵列，当RamB满了以后又切换为RamA，如此类推，保证了采集数据的连续性。第2、3、4路AD跟第1路AD一样也采取乒乓原理。Flash阵列保存的波形数据，即使掉电也能保存。FPGA核心芯片中编写读取波形逻辑，读取的波形数据可以通过网口传输至PC机进行下一步处理。系统采集数据流程如图4所示。

步骤四：FPGA核心芯片通过GMII接口控制88E1111网卡芯片，系统通过网口与PC机相连；

步骤五：FPGA核心芯片控制波形数据通过网口传输至PC端并使用软件复现波形；

PC端界面主要有两方面的功能，一是用于与FPGA硬件进行通信，发送命令以及从中获取状态信息和数据信息，二是用于将获取的数据用于波形复现，并实现检索波形功能。复现的波形如图5所示。

大容量存储器设备与PC端通过千兆网络接口连接，利用PC端控制软件将测试数据导出，并存储于测控计算机上，便于数据分析。PC端控制端口与界面可将波形数据复现，并可进行相关操作对波形数据进行分析。

步骤六：对FPGA核心芯片内部资源进行优化，包括区域约束与时序约束；

区域约束的主要思想是将寄存器等资源规划到某一个区域中。如图10所示。

如图9所示，当没有使用区域约束时，即为自动布局的时候，由于资源分布离散，导致从Ram读出来的数据有误，从波形上来看就是波形失真。这种问题导致的波形失真甚至不容易被发现。图11是未经过区域约束的波形，波形失真有毛刺；图12是经过区域约束的波形，波形平滑，接近AD采集的波形。两个工程的VHDL文件相同，只有UCF文件添加了约束语句。图11、图12对比可以看出区域约束的效果。

步骤七：当进行时序修改时，为保证不影响其它模块的功能，需要将各模块进行固定布局操作。

利用planAhead进行固定布局操作。假设在调试过程中系统的网口模块已经调试完善，而Flash模块和AD模块仍需要修改。考虑到这两个模块修改后整体的布局布线影响到网口模块，需要对网口模块的布局固定，确保其每次综合布局布线结果都一样。

使用PlanAhead进行固定布局的具体操作，关键是对网口模块归类为一个pblock，然后再PlanAhead中对该pblock点击右键，选择Fix Instances，这样网口模块的布局信息就会以代码形式保存于.ucf中，下次再进行综合时则会优先考虑到该布局信息，优先将对应资源分配给网口模块。这样可保证每次修改其它模块时也不会影响网口模块的布局；

3、优点及功效：本发明一种四通道大容量波形存储系统及其构建方法，其优点是：

1）可完整实现多路波形数据同时采集的功能，实现简单；

2）Flash的特点决定了其系统可断电保存数据，对特定场合有特殊意义；

3）所有逻辑功能均由VHDL硬件描述语言编写，易于修改，且可移植性强；

4）体积较小，便于应用于多种系统。

附图说明

图1是本发明系统结构图。

图2是记录坏块地址原理图。

图3是查找最新位置原理图。

图4是一路波形采集流程图。

图5是采集正弦波复现波形图。

图6是按块地址进行写入操作时序图。

图7是按页地址进行读取操作时序图。

图8是按块地址进行擦除操作时序图。

图9是进行区域约束前布局图。

图10是进行区域约束后布局图。

图11是进行资源优化前采集波形复现图。

图12是进行资源优化前采集波形复现图。

图13是各模块位置连接关系及信号走向图。

图中符号说明如下：

1、FPGA核心芯片 2A、2B、2C、2D、ADC采样芯片 3、网口芯片

4、FPGA核心芯片中程序加载Flash 5、Flash芯片阵列

6、供电接口 7A、7B、7C、7D、输入接口 8、网络接口

9A、9B、9C、9D、电压转换芯片

具体实施方案

（一）见图1，本发明一种四通道大容量波形存储系统，它包括：FPGA核心芯片、FPGA核心芯片最小外围电路、ADC(Analog Digital Coverter模数转换)采样芯片、Flash阵列、网口电路、电源芯片。见图13，它们之间的位置连接关系及信号走向是：电源芯片9A、9B、9C、9D将5V电源电压分别转换为3.3V、1.8V、1.0V、2.5V电压供给其它模块使用，其中FPGA核心芯片需要用到1.0V核电压和3.3V、1.8V、2.5V的管脚电压，程序加载Flash需要用3.3V电压与1.8V电压，Flash阵列需要3.3V、1.8V、2.5V电压，ADC采样芯片需要3.3V电压，网卡芯片需要1.0V、2.5V电压；正常上电后FPGA核心芯片控制4路ADC采样芯片从外部输入接口采集波形数据，并将数据传输至Flash阵列；存储结束后，FPGA核心芯片控制网口电路并将Flash阵列中的数据通过网口传输至上位机；所有控制指令均由上位机通过网络接口传输至FPGA核心芯片。

该FPGA核心芯片为本发明的核心处理器，负责处理所有数据的转换。FPGA核心芯片在接收到ADC采样芯片传送来的数据后，利用FPGA核心芯片内部的Ram资源进行乒乓处理，然后通过结合擦除、写入时序操作将数据存储至Flash阵列中。应用乒乓操作时为了保证数据的连续性。同时FPGA核心芯片还需要控制网卡芯片，实现数据包收发。数据包分为波形数据和指令两种。波形数据即存储在Flash阵列中的数据转化为数据包发送至PC断；指令主要是控制FPGA核心芯片进行状态切换的操作，如：停止从ADC采样芯片获取数据命令；启动从Flash阵列读取数据指令；复位指令等。

该FPGA核心芯片最小系统外围电路，包括时钟源和程序加载Flash，它们负责辅助FPGA核心芯片完成处理功能。时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于FPGA核心芯片是在断电之后程序自动被清除的，所以必须将程序固化到一个程序加载Flash中，每次上电后，程序加载Flash中的程序到FPGA核心芯片中以使其正常工作。由于FPGA核心芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载Flash中。时钟源提供FPGA核心芯片工作的系统时钟，晶体振荡器产生所需要的频率直接传送给FPGA核心芯片。该晶振振荡器是一个单独的元器件，它是作为FPGA核心芯片的时钟源。

该ADC采样芯片负责对外部信号进行采样，即把模拟信号转换为数字信号，ADC采样芯片将采样得到的数字信号直接传送给FPGA核心芯片。本发明一共使用了4片ADC采样芯片，可对4路外部信号同时进行采样操作。

该Flash阵列负责存储波形。本发明一共使用了32片NAND Flash芯片，分为4组Flash阵列，分别对应4路ADC通道。

对Flash的基本操作分为写入数据、读取数据、擦除数据。

（1）写入数据操作

用FPGA核心芯片控制Flash阵列逻辑进行写入数据操作的最小地址单位为块地址，按块地址进行写入操作，首先在CE使能为低有效且CLE使能为高有效时，写入“A0”命令；然后在CE使能为低有效且ALE使能为高有效时，写入当前块地址，一共5个时钟；然后再CE使能为低有效且CLE使能为高有效时，写入“10”命令；最后在CE使能为低有效时连续写入数据。按块地址进行写入操作的时序图如图6所示。

按块地址进行写入操作步骤大致如下所示。

a.正常上电后，工作在写入数据状态；

b.写入命令字“A0”，此时要求CE为“0”，CLE为“1”，ALE为“0”；

c.写入5×8位块地址，此时要求CE为“0”，CLE为“0”，ALE为“1”；

d.写入命令字“10”，此时要求CE为“0”，CLE为“1”，ALE为“0”；

e.写入连续数据，此时要求CE为“0”，CLE为“0”，ALE为“0”；

f.当此块容量写满，块地址加1，重复b、c、d、e操作。

（2）读取数据操作

用FPGA核心芯片控制Flash阵列逻辑进行读取数据操作的最小地址单位为页地址，按页地址进行读取操作时，首先在CE使能为低有效且CLE使能为高有效时，写入“00”命令；然后在CE使能为低有效且ALE使能为高有效时，写入当前页地址，一共5个时钟；然后再CE使能为低有效且CLE使能为高有效时，写入“30”命令；最后判断信号R/B电平由低变高，则该页数据连续从I/O读取。按页地址进行读取操作的时序图如图7所示。

按页地址进行读取操作步骤大致如下所示。

a.正常上电后，工作在读取数据状态；

b.写入命令字“00”，此时要求CE为“0”，CLE为“1”，ALE为“0”；

c.写入5×8位页地址，此时要求CE为“0”，CLE为“0”，ALE为“1”；

d.写入命令字“30”，此时要求CE为“0”，CLE为“1”，ALE为“0”；

e.判断R/B信号；

f.R/B信号由低变高，改页数据从I/O端口读出；

g.当此页数据读取完毕，页地址加1，重复b、c、d、e、f操作。

（3）擦除数据操作

除了读写操作外，当需要清空Flash阵列中原有数据并准备写入新数据时，可以进行擦除操作，擦除操作完成后，Flash阵列的所有地址读出来的数据均为“1”。用FPGA核心芯片控制Flash阵列逻辑进行擦除数据操作的最小地址单位为块地址，按块地址进行擦除操作，首先在CE使能为低有效且CLE使能为高有效时，写入“60”命令；然后在CE使能为低有效且ALE使能为高有效时，写入当前块地址，一共5个时钟；然后再CE使能为低有效且CLE使能为高有效时，写入“D0”命令；最后判断R/B信号由低变高，则擦除改块操作结束，可让块地址加1，擦出下一块地址数据。按块地址进行擦除操作的时序图如图8所示。

按块地址进行擦除操作步骤大致如下所示。

a.正常上电后，工作在擦除数据状态（擦除命令从PC端控制软件发送）；

b.写入命令字“60”，此时要求CE为“0”，CLE为“1”，ALE为“0”；

c.写入5×8位块地址，此时要求CE为“0”，CLE为“0”，ALE为“1”；

d.写入命令字“D0”，此时要求CE为“0”，CLE为“1”，ALE为“0”；

e.判断R/B信号；

f.R/B信号由低变高，则该块数据擦除成功；

g.块地址加1，擦除下一块地址数据。

（4）擦读写操作所对应时间

用FPGA核心芯片直接控制Flash阵列芯片时，控制时序中给予命令后需要一定的响应时间，如进行写入操作时序图中的t(PROG)与进行擦除操作时序图中的t(BERS)，主要响应时间的典型值与最大值如表1所示。

表1 主要响应时间典型值与最大值

符号	说明	典型值	最大值	单位
					t(BERS)	按块擦除数据操作时间	1.5	2	毫秒
t(PROG)	按页写数据操作时间	220	600	微秒

举例说明，表中所示t(PROG)典型值为220μs；最大值为600μs。因为写操作逻辑最小单位为块，因此每写一块地址数据后需要的等待时间均为220μs（典型值）；最长等待时间为600μs（最大值）。图中所示t(BERS)典型值为3μs；最大值为600μs。因为擦除数据操作逻辑最小单位为块，因此每擦除一块地址数据后需要的等待时间均为220μs（典型值）；最长等待时间为600μs（最大值）。

该网口电路负责转化网络协议，使得FPGA核心芯片中的数据可以通过网络数据包进行读取操作。网口电路中的网卡芯片88E1111上层通过GMII接口直接与FPGA核心芯片相连；底层与网络物理层RJ45水晶头相连。通过VHDL硬件描述语言对FPGA核心芯片进行编程，实现了FPGA核心芯片控制网卡芯片实现千兆网的收发功能。

该电源芯片提供整个系统工作所需的电压。外界给系统输入﹢5V的电压，通过电源芯片将﹢5V的电压转换成系统所需要的﹢3.3V、﹢1.8V、﹢1.5V，来分别提供给FPGA核心芯片(﹢3.3V、﹢1.5V)、程序加载Flash(﹢3.3V、﹢1.8V)、时钟提供源(﹢3.3V)、ADC采样芯片(﹢3.3V)、Flash阵列(﹢3.3V、﹢1.8V)、网口芯片(1.8V)。

本发明一种四通道大容量波形存储系统，如图1所示，工况概述如下：首先FPGA核心芯片对Flash阵列进行读取操作，记录Flash阵列坏块地址；然后FPGA核心芯片对Flash阵列进行读取/写入操作，查找/记录最新位置；再控制4路AD，每一路ADC采样芯片以100M时钟对外部信号进行低通采样；再FPGA核心芯片通过GMII接口控制88E1111网卡芯片，系统通过网口与PC机相连，将波形数据传输至PC机用界面显示；最后用planAhead对FPGA内部资源进行区域约束和固定布局优化，保证波形无失真。

（二）本发明一种四通道大容量波形存储系统的构建方法：该方法包括下述几个步骤：

步骤一：FPGA核心芯片对Flash阵列进行读取操作，记录Flash阵列坏块地址；记录Flash阵列坏块原理图如图2所示。

步骤二：FPGA核心芯片对Flash阵列进行读取/写入操作，查找/记录最新位置；

采集到的数据按16位高位在前低位在后的格式存储至Flash阵列。存储过程考虑到了数据的连续性应用了乒乓原理，即第1路AD后级连接的是RamA和RamB，一开始AD的数放进RamA，当RamA放满了以后切换到RamB，这时候FPGA核心芯片从RamA读取刚采集到的数并存储至Flash，当RamB满了以后又切换为RamA，如此类推，保证了采集数据的连续性。第2、3、4路AD跟第1路AD一样也采取乒乓原理；查找最新位置原理图如图3所示。

步骤三：FPGA核心芯片控制4路AD，每一路ADC采样芯片以100M时钟对外部信号进行低通采样；系统采集数据流程如图4所示。

步骤四：FPGA核心芯片通过GMII接口控制88E1111网卡芯片，系统通过网口与PC机相连；

步骤五：FPGA核心芯片控制波形数据通过网口传输至PC端并使用软件复现波形；

步骤六：对FPGA核心芯片内部资源进行优化，包括区域约束与时序约束；

区域约束的主要思想是将寄存器等资源规划到某一个区域中。如图10所示。

如图9所示，当没有使用区域约束时，即为自动布局的时候，由于资源分布离散，导致从Ram读出来的数据有误，从波形上来看就是波形失真。这种问题导致的波形失真甚至不容易被发现。图11是未经过区域约束的波形，波形失真有毛刺；图12是经过区域约束的波形，波形平滑，接近AD采集的波形。两个工程的VHDL文件相同，只有UCF文件添加了约束语句。图11、图12对比可以看出区域约束的效果。

步骤七：当进行时序修改时，为保证不影响其它模块的功能，需要将各模块进行固定布局操作。

利用planAhead进行固定布局操作。假设在调试过程中系统的网口模块已经调试完善，而Flash模块和AD模块仍需要修改。考虑到这两个模块修改后整体的布局布线影响到网口模块，需要对网口模块的布局固定，确保其每次综合布局布线结果都一样。

使用PlanAhead进行固定布局的具体操作，关键是对网口模块归类为一个pblock，然后再PlanAhead中对该pblock点击右键，选择Fix Instances，这样网口模块的布局信息就会以代码形式保存于.ucf中，下次再进行综合时则会优先考虑到该布局信息，优先将对应资源分配给网口模块。这样可保证每次修改其它模块时也不会影响网口模块的布局；

四通道大容量波形存储系统的硬件电路的主要器件为：

FPGA核心芯片的选择：

选用Xilinx公司的Virtex-5 XC5VLX330T。

Virtex-5系列是Xilinx公司面向从低密集到高密集设计推出的平台级FPGA核心芯片，该系列FPGA核心芯片基于IP核和专用模块设计，能够为数字信号处理领域的应用提供完整的解决方案。Virtex-5系列可提供FPGA市场中最新最强大的功能。Virtex-5系列采用第二代高级芯片组合模块(ASMBLTM)列式架构，包含5个截然不同的平台（子系列），是FPGA核心芯片系列中选择最为丰富的系列。每个平台都拥有独特特性，以满足诸多高级逻辑设计的需求。除最先进的高性能逻辑结构外，Vritex-5 FPGA还内置大量IP硬核系统级模块，其中包括功能强大的36Kb模块Ram/FIFO、第二代25x18 DSP Slice、带内置数控阻抗的SelectIO TM技术、ChipSync TM源同步接口模块、系统监控功能、带集成数字时钟管理器(DCM)和锁相环(PLL)时钟生成器的增强型时钟管理模块，以及高级的配置选项。平台的其它独立特性包括用于增强串行连接功能的功耗优化型高速串行收发器模块、符合PCI Express

规范的集成端点模块、三态以太网媒体访问控制器(MAC)以及高性能PowerPC440微处理器嵌入式模块。这些特性可以让高级逻辑设计人员在基于FPGA的系统中构建最高性能和最强大的功能。Virtex-5FPGA采用65nm铜工艺技术。Virtex-5FPGA为满足高性能逻辑设计、高性能DSP设计和高性能嵌入式系统设计需求，提供了最佳解决方案。整个系统在FPGA核心芯片中占用的资源如表2.

表2 系统资源使用情况

资源类型	使用数量	资源总数	使用百分比
				Number of Slice Flip Flops（总逻辑单元）	5271	207360	2%
Number of Block Rams（存储单元）	234	324	72%
				Number of Bonded IOBs（IO管脚）	743	960	77%
Number of DCMs（时钟管理）	3	12	25%

XC5VLX330T是Virtex-5家族的一员。具有如下主要特点：

1）240×108个可配置逻辑单元（207360个slice）；

2）12个DCM（Digital Clock Manager）模块；

3）11664K bits Ram；

4）1710K bits Shift Register；

5）960个通用I/O管脚。

此外，Xilinx公司还提供了功能强大的开发平台(ISE)，开发者可以通过该平台完成全部设计。

程序加载Flash芯片的选择：

选用Xilinx公司的XCF128P。

XCF128P容量为128Mbit，其存储容量可以支持多种Xilinx公司的FPGA核心芯片进行上电程序加载。

ADC采样芯片的选择：

选择TI公司的ADS5463。

ADS5463的主要特性如下：

1）采用5V模拟电源和3.3V数字电源供电；

2）最大采样率高达500MSPS；

3）信噪比高达65.3dB；

4）采用14mm×14mm封装，功耗仅为2.25W；

5）输入峰峰值为2.2V；

6）具有极好的线性特性：DNL=±0.95LSB。

Flash阵列芯片的选择：

Flash阵列芯片采用Micron公司的MT29F32G08AECBB型号。

MT29F32G08AECBB的主要特性如下：

1）存储容量达32Gbit；

2）支持同步或异步方式进行读写；

3）每个芯片拥有两个独立的LUN，相互不共用控制管脚与数据管脚；

4）支持双plane操作；

5）有48脚的TSOP、52脚的LGA、100脚的BGA封装。

网卡芯片的选择：

网卡芯片选用Marvell公司的88E1111型号。

88E1111的主要特性如下：

1）支持GMII，RGMII，MII等接口；

2）具备4个GMII时钟模式；

3）支持自适应功能；

4）可选择1:1YL18-3002S的变压器；

5）117脚TFBGA，96脚BCC，128脚PQFP封装。

本系统采用的前兆网芯片为88E1111芯片。88E1111管脚与XC5VLX330T管脚直接相连，同时88E1111管脚连接物理层RJ45水晶头接口。FPGA通过直接控制88E1111逻辑实现发送数据包和接收数据包的功能。FPGA通过配置88E1111使其工作在GMII模式，不使用25M的TX固定时钟，而使用125M的GTX随路时钟。8路发送接口TXD1～TXD8与8路接收接口RXD1～RXD8均与FPGA芯片相连。理想传输速率达到1000Mbps，因此称为千兆工作模式。

电源芯片的选择：

系统电源采用LM1085和LM1117用作主要电源芯片，它们都是NSC公司的电源芯片。

LM1085具有低压差电压的特点，当输出电流为5A时，压差电压仅为0.5V，瞬态响应快，0.015%线路电压调整，0.1%负载调整，有内部电流限制及发热限制，100%通过发热极限老化测试。

LM1117是一个低压差电压调节器系列。其压差在1.2V输出，负载电流为800mA时为1.2V。LM1117有可调电压的版本，本发明四通道大容量波形存储系统的硬件电路通过2个外部电阻分压实现了1.5V和1.8V的电源输出。LM1117提供电流限制和热保护，电路内包含1个齐纳调节的带隙参考电压以确保输出电压的精度在1%以内。其输出电流可达800mA，线性调整率最大为0.2%，负载调整率最大为0.4%。

硬件系统实现结果

应用VHDL硬件描述语言进行编程，将编写好的模块下载至Xilinx Virtex-5XC5VLX330T中。实验过程中，使用信号源输出正弦波波形，接入其中1路采集通道，且同时给系统触发信号，通过ChipScope（Xilinx ISE软件自带的逻辑分析仪）、示波器及PC机进行观察。

系统可以在AD采样速率100MHz的动态范围下采集波形存储并通过网口传输等逻辑操作，在PC机上完整复现，误码率在10^-6以下。复现波形如图5所示。

整个系统在FPGA核心芯片中占用的资源如下（包含多通道采集缓存、控制Flash阵列进行擦读写等逻辑模块、网口模块）：

由表2可以看到，本系统对逻辑单元的占用资源并不多，而存储单元与IO管脚占用就达2/3以上了，这是由于FPGA核心芯片需要控制大量Flash阵列芯片的原因。而由于Ram资源使用较多，在实际调试中容易出现读写Ram数据误码导致波形失真的情况，这时候应用上文提到的资源优化方案可以解决。图5中的波形复现是资源优化后的结果，从图中可以看出波形平滑无失真。

本发明四通道大容量波形存储系统，用VHDL语言在RTL级实现了控制Flash擦、读、写等数字逻辑；并且在实际的实验过程中测试通过，实现了对真实波形的采集并复现，可见，四通道大容量波形存储系统具有很高的应用价值，在实际应用中具有很大的通用性和灵活性，有很好的应用前景。

Claims (2)

1.一种四通道大容量波形存储系统，其特征在于：它包括：FPGA核心芯片、FPGA核心芯片最小外围电路、ADC采样芯片、Flash阵列、网口电路和电源芯片；电源芯片中的9A、9B、9C、9D将5V电源电压分别转换为3.3V、1.8V、1.0V、2.5V电压供给其它模块使用，其中FPGA核心芯片需要用到1.0V核电压和3.3V、1.8V、2.5V的管脚电压，程序加载Flash需要用3.3V电压与1.8V电压，Flash阵列需要3.3V、1.8V、2.5V电压，ADC采样芯片需要3.3V电压，网卡芯片需要1.0V、2.5V电压；正常上电后FPGA核心芯片控制4路ADC采样芯片从外部输入接口采集波形数据，并将数据传输至Flash阵列；存储结束后，FPGA核心芯片控制网口电路并将Flash阵列中的数据通过网口传输至上位机；所有控制指令均由上位机通过网络接口传输至FPGA核心芯片；

该FPGA核心芯片是：Virtex-5XC5VLX330T，它为核心处理器，其功能是为整个系统实现数字逻辑功能；其逻辑资源情况如下：207360个逻辑单元；324个存储单元；960个IO管脚；12个时钟管理单元，满足较复杂数字逻辑电路设计要求；实现包括控制ADC芯片、Flash阵列、网口芯片正常工作的功能，该FPGA核心芯片由电源芯片提供1.0V核心电压和2.5V、3.3V、1.8V管脚电压；

该FPGA核心芯片最小外围电路是：由FPGA核心芯片、时钟源和程序加载Flash组成，时钟源为FPGA核心芯片提供正常工作所需的时钟信号；由于FPGA核心芯片是在断电之后程序自动被清除的，所以必须将程序代码固化到一个程序加载Flash中，每次上电后，程序加载Flash中的程序自动加载到FPGA核心芯片中以使其正常工作；由于FPGA核心芯片每次上电都要重新加载一次程序，所以要将程序代码固化到程序加载Flash阵列中；该FPGA核心芯片最小外围电路保证FPGA核心芯片正常工作并实现基本的数字逻辑功能；

该ADC采样芯片是：ADS5463，负责对外部信号进行低通采样，即把模拟信号转换为数字信号，ADC采样芯片将采样得到的数字信号直接传送给FPGA核心芯片，再由FPGA核心芯片经过乒乓、拼位处理传输至Flash阵列；4片ADC采样芯片ADS5463，实现4路AD同时采集，每一片ADC采样芯片由电源芯片提供3.3V电压；

该Flash阵列是：单元为MT29F32G08AECBB芯片，一片的容量为4Gbytes，由8片MT29F32G08AECBB组成一个阵列，一共有4个Flash阵列，即32片MT29F32G08AECBB芯片，共4*32Gbytes=128Gbytes存储空间，其功能为存储从FPGA核心芯片传送过来的波形数据，并掉电保存；其中每一组Flash阵列对应一路AD，即每一路AD最大存储容量为32Gbytes，当存储空间满时根据需求覆盖或停止存储，Flash阵列每片芯片由电源芯片提供1.8V电压和2.5V电压；

该网口电路是：以88E1111网卡芯片为核心组成，它实现网络数据包的转换；88E1111由FPGA核心芯片通过GMII接口控制，由电源芯片提供1.0V电压和2.5V电压，其功能为实现FPGA核心芯片与上层PC端通过千兆网口连接，达到上传波形数据和下发命令目的；

该电源芯片是LM1085和LM1117，它们提供整个系统工作所需的电压；外界给系统输入﹢5V的电压，通过电源芯片将﹢5V的电压转换成系统所需要的﹢3.3V、﹢1.8V、﹢1.5V，来分别提供给FPGA核心芯片、程序加载Flash、时钟提供源、ADC采样芯片、Flash阵列和网口芯片。

2.一种四通道大容量波形存储系统的构建方法：该方法包括下述几个步骤：

步骤一：FPGA核心芯片对Flash阵列进行读取操作，记录Flash阵列坏块地址；

平均每一片Flash阵列芯片会有1-2个坏块，Flash阵列坏块的特点是无法对这一地址进行读取或写入操作，无论用写入逻辑写进去什么数据，用读取逻辑都只能读到全“0”；坏块的存在会影响正常数据的读写，因此要提前将坏块的数目和地址找出来并记录；查找坏块的方法是：上电后，用擦写逻辑将Flash阵列所有块地址都擦写一遍，擦除后的Flash阵列数据应全为“1”，再用读取逻辑按地址顺序逐个读取；假如没有坏块，则全部读取到的数据均为“1”；将读取到不为全“1”的地址记录下来保存到Flash阵列的其他地方，作为坏块地址；坏块地址作为一个集合，此后进行读写操作时均跳过该集合中的所有地址；

步骤二：FPGA核心芯片对Flash阵列进行读取/写入操作，查找/记录最新位置；

查找最新位置的作用是上电时检测上次掉电写到哪一个地址，然后数据输入时即从下一个地址开始写入数据，查找最新位置的方法是按块地址搜索；

每次上电后正常工作，进入写Flash阵列数据状态时，对Flash阵列块地址进行操作，写入数据是以块地址作为最小单位的，所使用的Flash阵列芯片MT29F32G08AECBB，每个芯片的大小为4G字节，一共有4×2048=8192个块地址，每个块地址对应512k字节容量；在写入数据时，将每一块块头的前16位容量，不写入波形数据，而写入编号信息，称为“头信息”；如第一次上电后记录波形时，头信息记为十六进制“FFFE”；第二次上电时，头信息记为十六进制的“FFFD”，如此类推；

下一次上电时，首先按块地址递增的顺序读取头信息，若后一个地址的头信息比前一个地址的头信息小，如“FFFD”小于“FFFE”，即数据并非最新，继续读取头信息；若后一个地址的头信息比前一个地址的头信息大，如“FFFF”大于“FFFD”，则第一次出现“FFFF”的那个地址就是最新位置，原因是擦除后没写过数据的地址的数据均为“1”；利用这种方法，找出最新位置，并从最新位置开始写下一次数据；

FPGA核心芯片控制Flash阵列实现查找最新位置的流程如下所示：

a.上电启动系统硬件；

b.读取块地址头信息并判断；

c.判断后一地址的块头信息是否比前一地址的块头信息小；

d.若后一地址的块地址头信息比前一地址的块地址头信息小，则地址加“1”后继续读取下一地址的头信息；

e.若后一地址的块地址头信息比前一地址的块地址头信息大，则此地址为最新位置，从改位置开始进行写入操作；

上电工作前，Flash阵列中要提前存有坏块地址，往后的读写操作包括查找最新位置等当操作地址与坏块地址相等时要跳过，否则系统不能正常工作；上电工作，先查找最新位置，确定本次上电从哪一个地址开始记录数据，查找最新位置结束后，系统处于Idle状态，Idle状态时等待两种命令，分别对应于记录数据状态和读取数据状态；

步骤三：FPGA核心芯片控制4路AD，每一路ADC采样芯片以100M时钟对外部信号进行低通采样；

采集到的数据按16位高位在前低位在后的格式存储至Flash阵列，存储过程考虑到了数据的连续性应用了乒乓原理，即第1路AD后级连接的是RamA和RamB，一开始AD的数放进RamA，当RamA放满了以后切换到RamB，这时候FPGA核心芯片从RamA读取刚采集到的数并存储至Flash阵列，当RamB满了以后又切换为RamA，如此类推，保证了采集数据的连续性；第2、3、4路AD跟第1路AD一样也采取乒乓原理，Flash阵列保存的波形数据，即使掉电也能保存，FPGA核心芯片中编写读取波形逻辑，读取的波形数据通过网口传输至PC机进行下一步处理；

步骤四：FPGA核心芯片通过GMII接口控制88E1111网卡芯片，系统通过网口与PC机相连；

步骤五：FPGA核心芯片控制波形数据通过网口传输至PC端并使用软件复现波形；

PC端界面主要有两方面的功能，一是用于与FPGA硬件进行通信，发送命令以及从中获取状态信息和数据信息，二是用于将获取的数据用于波形复现，并实现检索波形功能；大容量存储器设备与PC端通过千兆网络接口连接，利用PC端控制软件将测试数据导出，并存储于测控计算机上，便于数据分析；PC端控制端口与界面将波形数据复现，并进行相关操作对波形数据进行分析；

步骤六：对FPGA核心芯片内部资源进行优化，包括区域约束与时序约束；

区域约束的主要思想是将寄存器等资源规划到某一个区域中；当没有使用区域约束时，即为自动布局的时候，由于资源分布离散，导致从Ram读出来的数据有误，从波形上来看就是波形失真；这种问题导致的波形失真甚至不容易被发现，两个工程的VHDL文件相同，只有UCF文件添加了约束语句；

步骤七：当进行时序修改时，为保证不影响其它模块的功能，需要将各模块进行固定布局操作；

利用planAhead进行固定布局操作，假设在调试过程中系统的网口模块已经调试完善，而Flash模块和AD模块仍需要修改，考虑到这两个模块修改后整体的布局布线影响到网口模块，需要对网口模块的布局固定，确保其每次综合布局布线结果都一样；

使用PlanAhead进行固定布局的具体操作，关键是对网口模块归类为一个pblock，然后再PlanAhead中对该pblock点击右键，选择Fix Instances，这样网口模块的布局信息就会以代码形式保存于.ucf中，下次再进行综合时则会优先考虑到该布局信息，优先将对应资源分配给网口模块，这样保证每次修改其它模块时也不会影响网口模块的布局。

Images