CN116110954A - 一种具有双栅结构的铁电场效应晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了一种具有双栅结构的铁电场效应晶体管及其制备方法，所述铁电场效应晶体管包括：自下而上分布的衬底、底栅极、第一铁电介质层、氧化物半导体层、第二铁电介质层和顶栅极；源极和漏极分别设置于氧化物半导体层的上表面的两侧；通过调整第一铁电介质层和第二铁电介质层的极化状态来调整半导体表面状态，从而调节晶体管源极和漏极间的导通状态，以区别逻辑0状态和逻辑1状态；逻辑1状态为：当底栅极和顶栅极同时施加大于铁电介质层矫顽场的正向电压时，使铁电场效应晶体管处于呈现低阈值电压状态，即逻辑1状态；逻辑0状态为：当底栅极和顶栅极同时施加小于负矫顽场的反向电压时，使铁电场效应晶体管处于呈现高阈值电压状态，即逻辑0状态。

Description

一种具有双栅结构的铁电场效应晶体管及其制备方法
技术领域
本发明涉及芯片存储器存储技术领域，尤其涉及一种具有双栅结构的铁电场效应晶体管及其制备方法。
背景技术
FeFET是一种具有铁电栅极绝缘体的单晶体管存储器，在施加正栅极电压或负栅极电压(Vg)下，可以改变铁电极化方向，进而调控FeFET的阈值电压(Vth)，从而实现FeFET作为存储器件的功能，具有结构简单、难挥发、功耗低、可非破坏性读出、能抗辐射以及与CMOS工艺易兼容、可实现集成电路工艺等优点，有望应用于未来嵌入式非易失性存储器(eVNM)。然而一些关键问题，比如存储的耐久性有限和易疲劳失效等，是限制FeFET迈向市场的最大的挑战。
中国专利CN114530503A公开了一种铁电晶体管，包括衬底和沟道，沟道设置在衬体上方且位于衬体的中部，沟道两侧分别设置有源极区和漏极区；源极区上设置有源电极，漏极区上设置有漏电极，沟道上方从下到上依次设置有绝缘层、下栅电极、铁电栅介质层和上栅电极。该铁电晶体管实际采用了MFMIS结构(Metal-Ferroelectric-Metal-Insulator-Semiconductor)，并非是真正意义上的双栅结构，沟道采用的是衬底，下栅电极、铁电栅介质层和上栅电极可以看做是个电容，下栅电极和上栅电极只是电容的上下电极，均位于沟道上方，该铁电晶体管的上栅电极和下栅电极并不能同时对沟道产生影响，无法调控沟道位置和载流子传输通道。
因此，迫切需要发展高稳定性的且具有提升反覆操作耐受力的新型FeFET器件结构。
发明内容
针对现有技术不足，本发明提出了一种具有双栅结构的铁电场效应晶体管及其制备方法。
为实现上述发明目的，本发明的技术方案为：
本发明实施例的第一方面提供了一种具有双栅结构的铁电场效应晶体管，所述铁电场效应晶体管包括：自下而上分布的衬底、底栅极、第一铁电介质层、氧化物半导体层、第二铁电介质层和顶栅极；源极和漏极分别设置于氧化物半导体层的上表面的两侧；
通过调整第一铁电介质层和第二铁电介质层的极化状态来调整半导体表面状态，从而调节晶体管源极和漏极间的导通状态，从而区别逻辑0状态和逻辑1状态；
所述逻辑1状态为：当底栅极和顶栅极同时施加大于矫顽场的正向电压时，铁电薄膜产生正极化，使铁电场效应晶体管处于呈现低阈值电压状态，即逻辑1状态；
所述逻辑0状态为：当底栅极和顶栅极同时施加小于负矫顽场的反向电压时，铁电薄膜产生负极化，使铁电场效应晶体管处于呈现高阈值电压状态，即逻辑0状态。
进一步地，所述衬底的材质包括Si、Ge、SiC、GaN、Glass、蓝宝石及金刚石材料中的任意一种。
进一步地，所述底栅极和顶栅极的材质包括W、Ti、Cu、Al、Pt、Mo、Ni、Ir、Ru、W2N、TiN、TaN、IrO2、RuO2、WC、TiC、MoTi、WSi2和Si3Ta5中的任意一种。
进一步地，所述第一铁电介质层和第二铁电介质层的材质包括HfO2、HfZrOx、HfAlOx、SBT、BaTiO3、Cd2Nb2O7、BiFeO3和ZnSnO3中的任意一种。
进一步地，所述氧化物半导体层的材质包括IGZO、IGTO、IZO、IGZTO和ITO中的任意一种或者两种叠层结构。
进一步地，所述源极和漏极的材质包括W、Ti、Cu、Al、Pt、Mo、Ni、W2N、TiN、TaN、TiC、MoTi、WSi2和ITO中的任意一种或者两种叠层结构。
本发明实施例的第二方面提供了一种具有双栅结构的铁电场效应晶体管的制备方法，所述制备方法具体包括以下步骤：
步骤S1，在衬底上制作底栅极；
步骤S2，利用原子层沉积工艺在底栅极的上方沉积形成第一铁电介质层；
步骤S3，利用磁控溅射工艺在第一铁电介质层上生长氧化物半导体层；
步骤S4，再次利用原子层沉积工艺在氧化物半导体层的上方沉积形成第二铁电介质层；
步骤S5，利用磁控溅射工艺，在第二铁电介质层上生长顶栅极；
步骤S6，对器件进行快速退火，以诱导铁电相形成；
步骤S7，利用磁控溅射工艺或者电子束热蒸发工艺在氧化物半导体层的上表面的两侧生长的源极和漏极。
本发明实施例的第三方面提供了一种存储芯片，包括芯片主体和上述的具有双栅结构的铁电场效应晶体管，其中，所述场效应晶体管设置于所述芯片主体上。
本发明实施例的第四方面提供了一种存储电路，包括电路板主体和存储芯片，其中，所述存储芯片设置于所述电路板主体上。
本发明实施例的第五方面提供了一种存储设备，包括外壳和存储电路，其中，所述存储设置于所述外壳上。
与现有技术相比，本发明的有益效果为：
(1)本发明提供的具有双栅的铁电场效应晶体管结构通过底栅极2和顶栅极6的写入电压可以有效调控两层铁电层的极化方向，从而有效增大逻辑0状态和逻辑1状态下电场效应晶体管FeFET的阈值电压Vth差异，实现开关状态下增大的存储窗口，提升存储能力。
(2)本发明提供的具有双栅的铁电场效应晶体管结构而双栅结构由于垂直电场可以调控沟道位置和载流子传输通道往中间靠拢，有助于减少界面处的陷阱捕获和载流子散射效应，提高载流子迁移率，降低亚阈值摆幅和提高耐久性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的具有双栅结构的铁电场效应晶体管的结构示意图；
图2为本发明实施例提供的具有双栅结构的铁电场效应晶体管在写入和擦除时上下两层铁电层的极化状态；
图3为本发明实施例提供的具有双栅结构的铁电场效应晶体管的制备方法的流程示意图；
图4为本发明实施例提供的单栅结构铁电场效应晶体管与双栅结构铁电场效应晶体管的对比能带图。
图中，1-衬底；2-底栅极；3-第一铁电介质层；4-氧化物半导体层；5-第二铁电介质层；6-顶栅极；7-源极；8-漏极。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本发明可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本发明范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面结合附图，对本发明进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
传统的FeFET在反覆操作下会在半导体层和铁电层界面处产生界面缺陷并造成电荷捕获，以及外界H2O、O2等在界面处扩散等因素，造成FeFET器件恶化。鉴于此，本发明提出了一种具有双栅结构(Dual-Gate)的铁电场效应晶体管，如图1所示，所述铁电场效应晶体管包括：自下而上分布的衬底1、底栅极2、第一铁电介质层3、氧化物半导体层4、第二铁电介质层5和顶栅极6；源极7和漏极8分别设置于氧化物半导体层4的上表面的两侧。
通过调整第一铁电介质层3和第二铁电介质层5的极化状态来调整半导体表面状态，从而调节晶体管源极7和漏极8间的导通状态，从而区别逻辑0状态和逻辑1状态；
所述逻辑1状态为：当底栅极2和顶栅极6同时施加大于矫顽场的正向电压时，铁电薄膜产生正极化，使铁电场效应晶体管处于呈现低阈值电压状态，即逻辑1状态；
所述逻辑0状态为：当底栅极2和顶栅极6同时施加小于负矫顽场的反向电压时，铁电薄膜产生负极化，使铁电场效应晶体管处于呈现高阈值电压状态，即逻辑0状态。
采用这种Dual Gate FeFET可以通过施加上下栅极电压可以调控沟道位置和载流子传输通道，有助于减少界面处的陷阱捕获和载流子散射效应，提高载流子迁移率，降低亚阈值摆幅和提高耐久性。此外，由于Dual Gate结构同样具有两层铁电层结构，可同时对两层铁电层之间沟道层上下表面载流子的积累和耗尽状态进行调控，相比于单栅结构，双栅结构在写入时的Vth会更负，擦除时的Vth更正，可以实现更大的存储窗口。
本发明提供的具有双栅结构的铁电场效应晶体管FeFET采用了MFSFM结构(Metal-Ferroelectric-Semiconductor-Ferroelectric-Metal)，双栅FeFET具有顶栅极和底栅极，沟道采用的是氧化物半导体，且布置在上下两个栅极之间，同时具有两层铁电层。
具体地，本发明提供的具有双栅结构的铁电场效应晶体管FeFET的工作原理为：具有双栅结构的铁电场效应晶体管FeFET基本存储机制为用铁电薄膜取代MOSFET中的栅介质层，利用铁电薄膜的极化状态调节半导体表面状态，从而调节晶体管源、漏极间的导通状态，区别逻辑态0和1，以达到存储信息的目的。
当底栅极2和顶栅极6同时施加大于矫顽场Ec的正向电压时，铁电薄膜产生正极化，第一铁电介质层3产生向上的极化，而第二铁电介质层5产生向下的极化，电场指向半导体表面，吸引负的补偿电荷到半导体表面。对于n型的氧化物半导体如IGZO，表面呈积累态，此时铁电场效应晶体管FeFET处于呈现低阈值电压(threshold voltage,Vth)状态，或称逻辑「1」状态，如图2中的(a)所示。
反之，当底栅极2和顶栅极6同时施加小于负矫顽场(-Ec)的反向电压时，铁电薄膜产生负极化，沟道层表面呈耗尽态，第一铁电介质层3产生向下的极化，而第二铁电介质层5产生向上的极化，则使铁电场效应晶体管FeFET呈现高阈值电压状态，或称逻辑「0」状态，如图2中的(b)所示。
逻辑「1」或「0」所对应的Vt差异(ΔVth)称为记忆视窗(memory window,MW)。由于双栅的偏压调控的ΔVth大于单个栅极的ΔVth，意味着双栅结构具有更大的记忆视窗，越容易区分逻辑「1」或「0」的差异。双栅结构施加的垂直电场可以调控沟道位置和载流子传输通道往中间靠拢，可以减少界面处的陷阱捕获和载流子散射效应，提高载流子迁移率，降低亚阈值摆幅和提高耐久性。通过底栅极2和顶栅极6的写入电压可以有效调控两层铁电层的极化方向，从而有效增大不同状态下FeFET的Vth差异，实现开关状态下增大的存储窗口，提升存储能力。
在本发明实施例中，所述衬底1、底栅极2、第一铁电介质层3、氧化物半导体层4、第二铁电介质层5、顶栅极6、源极7和漏极8的材质可根据需要设置。
其中，衬底1的材质可包括Si、Ge、SiC、GaN、Glass、蓝宝石及金刚石材料中的任意一种；当然，衬底1的材质也可为其他类型的半导体材料。
底栅极2和顶栅极6可为包括W、Ti、Cu、Al、Pt、Mo、Ni、Ir、Ru、W2N、TiN、TaN、IrO2、RuO2、WC、TiC、MoTi、WSi2和Si3Ta5中的任意一种；当然，底栅极2和顶栅极6的材质也可为其他类型材质。
第一铁电介质层3和第二铁电介质层5的材质可包括HfO2、HfZrOx、HfAlOx、SBT、BaTiO3、Cd2Nb2O7、BiFeO3和ZnSnO3中的任意一种；第一铁电介质层3和第二铁电介质层5的材质可以相同，也可以不同；当然，第一铁电介质层3和第二铁电介质层5的材质也可为其他类型材质。
氧化物半导体层4的材质可包括IGZO、IGTO、IZO、IGZTO和ITO中的任意一种或者两种叠层结构；当然，氧化物半导体层4的材质也可为其他类型材质。
源极7和漏极8的材质可包括W、Ti、Cu、Al、Pt、Mo、Ni、W2N、TiN、TaN、TiC、MoTi、WSi2和ITO中的任意一种或者两种叠层结构；当然，源极7和漏极8的材质也可为其他类型材质。
本发明实施例还提出了一种具有双栅结构(Dual-Gate)的铁电场效应晶体管的制备方法，用于制备上述的具有双栅结构(Dual-Gate)的铁电场效应晶体管，如图2所示，在发明实施例中，沟道层采用的是氧化物半导体材料，铁电层为HfO2或者HfZrOx材料，所述制备方法包括如下步骤：
步骤S1，在衬底1上制作厚度为20～100nm的底栅极2；
步骤S2，利用原子层沉积(ALD)工艺在底栅极2的上方沉积形成第一铁电介质层3，；
步骤S3，利用磁控溅射工艺在第一铁电介质层3上生长厚度为5～50nm的氧化物半导体层4；
步骤S4，再次利用原子层沉积(ALD)工艺在氧化物半导体层4的上方沉积形成成3～50nm厚的第二铁电介质层5；
步骤S5，利用磁控溅射工艺，在第二铁电介质层5上生长厚度为20-100nm的顶栅极6；
步骤S6，在氮气或CDA或O2或真空或高压环境中对步骤S5得到的器件进行快速退火，温度一般为300～600℃，诱导铁电相形成；
步骤S7，利用磁控溅射工艺或者电子束热蒸发工艺在氧化物半导体层4的上表面的两侧生长厚度为20-100nm的源极7和漏极8。
图4示出了的单栅结构铁电场效应晶体管与双栅结构铁电场效应晶体管的对比能带图。如图4中的(a)所示，单栅结构FeFET的载流子传输主要是发在界面处，由于界面处有较多的缺陷，易造成载流子捕获效应和界面散射效应；如图4中的(b)所示，而双栅结构由于垂直电场可以调控沟道位置和载流子传输通道往中间靠拢，有助于减少界面处的陷阱捕获和载流子散射效应，提高载流子迁移率，降低亚阈值摆幅和提高耐久性。
综上所述，本发明公开了一种具有双栅的铁电场效应晶体管结构及制备方法，该结构具有上下两个栅极结构和上下两层铁电层。通过上下两个栅极垂直电场来调控沟道位置和载流子传输通道，由于沟道往中间靠拢，可以减少界面处的陷阱捕获，提高载流子迁移率，降低亚阈值摆幅和提高耐久性。此外，由于双栅结构同样具有两层铁电层结构，可同时对两层铁电层之间的沟道层上下表面载流子的积累和耗尽状态进行调控，相比于单栅结构，双栅结构的FeFET在写入时的Vth会更负，擦除时的Vth更正，可以实现更大的存储窗口。
值得一提的是，本发明实施例还提供一种存储芯片，该存储芯片可包括芯片主体和上述实施例中的具有双栅结构的铁电场效应晶体管，其中，所述具有双栅结构的铁电场效应晶体管设置于芯片主体上。
本发明实施例还提供一种存储电路，该存储电路可包括电路板主体和上述实施例中的存储芯片，其中，所述存储芯片设置于所述电路板主体上。
本发明实施例还提供一种存储设备，该存算一体设备可包括外壳和上述实施例中的存储电路，其中，所述存储电路设置于所述外壳上。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。

Claims (10)

1.一种具有双栅结构的铁电场效应晶体管，其特征在于，所述铁电场效应晶体管包括：自下而上分布的衬底(1)、底栅极(2)、第一铁电介质层(3)、氧化物半导体层(4)、第二铁电介质层(5)和顶栅极(6)；源极(7)和漏极(8)分别设置于氧化物半导体层(4)的上表面的两侧；
通过调整第一铁电介质层(3)和第二铁电介质层(5)的极化状态来调整半导体表面状态，从而调节晶体管源极(7)和漏极(8)间的导通状态，从而区别逻辑0状态和逻辑1状态；
所述逻辑1状态为：当底栅极(2)和顶栅极(6)同时施加大于矫顽场的正向电压时，铁电薄膜产生正极化，使铁电场效应晶体管处于呈现低阈值电压状态，即逻辑1状态；
所述逻辑0状态为：当底栅极(2)和顶栅极(6)同时施加小于负矫顽场的反向电压时，铁电薄膜产生负极化，使铁电场效应晶体管处于呈现高阈值电压状态，即逻辑0状态。
2.根据权利要求1所述的具有双栅结构的铁电场效应晶体管，其特征在于，所述衬底(1)的材质包括Si、Ge、SiC、GaN、Glass、蓝宝石及金刚石材料中的任意一种。
3.根据权利要求1所述的具有双栅结构的铁电场效应晶体管，其特征在于，所述底栅极(2)和顶栅极(6)的材质包括W、Ti、Cu、Al、Pt、Mo、Ni、Ir、Ru、W2N、TiN、TaN、IrO2、RuO2、WC、TiC、MoTi、WSi2和Si3Ta5中的任意一种。
4.根据权利要求1所述的具有双栅结构的铁电场效应晶体管，其特征在于，所述第一铁电介质层(3)和第二铁电介质层(5)的材质包括HfO2、HfZrOx、HfAlOx、SBT、BaTiO3、Cd2Nb2O7、BiFeO3和ZnSnO3中的任意一种。
5.根据权利要求1所述的具有双栅结构的铁电场效应晶体管，其特征在于，所述氧化物半导体层(4)的材质包括IGZO、IGTO、IZO、IGZTO和ITO中的任意一种或者两种叠层结构。
6.根据权利要求1所述的具有双栅结构的铁电场效应晶体管，其特征在于，所述源极(7)和漏极(8)的材质包括W、Ti、Cu、Al、Pt、Mo、Ni、W2N、TiN、TaN、TiC、MoTi、WSi2和ITO中的任意一种或者两种叠层结构。
7.一种具有双栅结构的铁电场效应晶体管的制备方法，其特征在于，所述制备方法具体包括以下步骤：
步骤S1，在衬底(1)上制作底栅极(2)；
步骤S2，利用原子层沉积工艺在底栅极(2)的上方沉积形成第一铁电介质层(3)；
步骤S3，利用磁控溅射工艺在第一铁电介质层(3)上生长氧化物半导体层(4)；
步骤S4，再次利用原子层沉积工艺在氧化物半导体层(4)的上方沉积形成第二铁电介质层(5)；
步骤S5，利用磁控溅射工艺，在第二铁电介质层(5)上生长顶栅极(6)；
步骤S6，对器件进行退火，以诱导铁电相形成；
步骤S7，利用磁控溅射工艺或者电子束热蒸发工艺在氧化物半导体层(4)的上表面的两侧生长的源极(7)和漏极(8)。
8.一种存储芯片，其特征在于，包括芯片主体和如权利要求1至6任一项所述的具有双栅结构的铁电场效应晶体管，其中，所述场效应晶体管设置于所述芯片主体上。
9.一种存储电路，其特征在于，包括电路板主体和如权利要求8所述的存储芯片，其中，所述存储芯片设置于所述电路板主体上。
10.一种存储设备，其特征在于，包括外壳和权利要求9所述的存储电路，其中，所述存储设置于所述外壳上。
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