CN116110942A - 一种具有p型掺杂结构的半导体异质结场效应管 - Google Patents
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Abstract
本发明属于微电子领域，具体为一种具有P型掺杂结构的半导体异质结场效应管。本发明在衬底上引入一层P型掺杂层结构，通过设置P型掺杂层结构的材料以及种类，从而对栅极边缘和漏极边缘的电场峰值以及沟道的平均电场进行调制，使其分布更加均匀；同时由于较厚氮化镓缓冲层的屏蔽作用又避免了饱和输出电流的退化和导通电阻的增加，从而提高了器件的击穿电压和优值。最终本发明在保证器件性能的前提下，有效解决了现有GaN HFET器件耐压不足的问题。
Description
技术领域
本发明属于微电子领域，具体为一种具有P型掺杂结构的半导体异质结场效应管。
背景技术
氮化镓材料(GaN)具有禁带宽度大、临界击穿场强高、电子迁移率高、导电性好、抗辐射及化学性质稳定等优点，同时由于其自身存在较强的自发极化效应，可以与铝镓氮(AlGaN)等材料在界面处形成高浓度和高迁移率的二维电子气导电沟道，这也使得氮化镓基异质结场效应晶体管(GaN HFET)在微波大功率器件上具有很大的应用前景。
图1为常规增强型GaN HFET结构示意图。该结构从下至上依次包括：衬底(101)、氮化镓缓冲层(103)、氮化镓沟道层(104)、铝镓氮势垒层(105)，铝镓氮势垒层(105)上方设有源极(106)、漏极(110)、P型氮化镓层(108)和栅极(109)，其中源极(106)与漏极(110)均与铝镓氮势垒层(105)形成欧姆接触，栅极(109)与P型氮化镓层(108)形成欧姆接触，器件上表面源极(106)与栅极(109)之间、以及栅极(109)与漏极(110)之间都覆盖有一层钝化层(107)。
对于常规GaN HFET器件，在承受耐压时栅极与漏极之间的沟道二维电子气无法完全耗尽导致耗尽区宽度较窄，沟道电场主要集中于栅极边缘或漏极边缘，从而使得器件的击穿电压较低，同时，由于缓冲层材料为GaN材料，沟道内的二维电子气无法得到限制，在缓冲层里会形成漏电路径，形成较大的泄漏电流，这也会导致器件提前击穿。
为了提高击穿电压，诸多措施被陆续提出，常见的有场板技术、背势垒、缓冲层掺杂、高/低K介质、衬底转移技术等方法。2004年，Saito等人(Saito W,Takada Y,etal.Design and demonstration of high breakdown voltage GaN high electronmobility transistor(HEMT)using field plate structure for power electronicsapplications[J].Japanese Journal of Applied Physics,2004,43(4):2239-2242.)利用源场板技术制作出了击穿电压为600V的AlGaN/GaN HEMT器件，其导通电阻为3.3mΩ·cm2。使用场板虽然可以降低栅极边缘电场，提高击穿电压，但同样会带来额外的寄生电容，使器件的频率特性和开关特性退化。
除了场板技术以外，其他提高击穿电压的技术也相继得到了大量研究。2010年，Lu等人在文献(Bin Lu.High Breakdown(>1500V)AlGaN/GaN HEMTs by Substrate-TransferTechnology[J].IEEE ELECTRON DEVICE LETTERS,2010,31(9):951-953.)中提出了一种衬底转移技术，先将GaN HEMT中的Si衬底去除，然后将其转移到绝缘载体晶圆上，所实现的GaN HEMT结构得到了1500V以上的击穿电压以及5.3mΩ·cm2的Ron·sp。
2016年，Luo Jun等人在文献(Luo J,Zhao S L,Lin Z Y,et al.Enhancement ofBreakdown Voltage in AlGaN/GaN High Electron Mobility Transistors UsingDouble Buried p-Type Layers[J].Chinese Physics Letters,2016.)中使用了在N掺杂缓冲层中插入双掩埋P型层的结构，使用P型埋层部分耗尽沟道2DEG二维电子气，耐压提升较多。但这种方法同样会部分耗尽2DEG，导致器件导通电阻上升。栅下方的二维电子气部分耗尽也会影响器件阈值电压。对缓冲层进行N型掺杂也会导致器件漏电增大。
图2为带有单一P型均匀掺杂半导体层的GaN HFET结构图，在氮化镓缓冲层下方设置一层单一P型均匀掺杂半导体层，可以通过提高缓冲层能带抑制缓冲层漏电和改善缓冲层及沟道层的电场分布，从而显著提高器件的击穿电压，降低漏电同时又不会增加器件导通电阻，其击穿电压为905V，远高于图1所示的常规器件的基穿电压405V。然而，使用单一P型均匀掺杂半导体层虽然可以降低栅极漏端电场峰值，改善缓冲层及沟道层的电场分布，但也在漏极边缘引入了一个较高的电场峰值，使得击穿点从栅极漏端转移到了漏极边缘，同样会造成器件提前击穿。同时其平均击穿电场强度依然远低于GaN材料的临界击穿电场强度3MV/cm。
综上所述，针对目前电力电子器件应用领域，需要找到一种高耐压、高阈值电压、低导通电阻的GaN基HFET实现方式。
发明内容
针对上述存在问题或不足，为解决现有GaN HFET器件耐压不足的问题，本发明提供了一种具有P型掺杂结构的半导体异质结场效应管。
一种具有P型掺杂结构的半导体异质结场效应管，从下至上依次包括：衬底101、P型掺杂层102、氮化镓缓冲层103、氮化镓沟道层104和铝镓氮势垒层105，铝镓氮势垒层105上方还设有源极106、漏极110、P型氮化镓层108、栅极109，其中源极106与漏极110均与铝镓氮势垒层105形成欧姆接触，栅极109与P型氮化镓层108形成欧姆接触，器件上表面源极106与栅极109之间、以及栅极109与漏极110之间都覆盖有一层钝化层107。
所述P型掺杂层102的材料为AlxInyGazN材料，其中x+y+z＝1，0≤x≤1，0≤y≤1，0≤z≤1；厚度小于氮化镓缓冲层103的厚度。通过P型掺杂层102对栅极漏端和漏极边缘的电场峰值以及沟道的平均电场进行调制，使其分布更加均匀；同时由于氮化镓缓冲层103的厚度大于P型掺杂层102厚度的屏蔽作用又避免了饱和输出电流的退化和导通电阻的增加，从而提高了器件的击穿电压和优值。
进一步的，所述P型掺杂层102为单一的P型非均匀掺杂区域111，或非均匀掺杂区域111与P型均匀掺杂区域112的组合结构，或掺杂浓度不同的第一P型均匀掺杂区域114和第二P型均匀掺杂区域115。
进一步的，所述非均匀掺杂区域111与P型均匀掺杂区域112两者多轮交替设置构成P型掺杂层102。
进一步的，所述第一P型均匀掺杂区域114和第二P型均匀掺杂区域115两者多轮交替设置构成P型掺杂层102。
进一步的，所述P型掺杂层102包括P型非均匀掺杂区域111、P型均匀掺杂区域112和本征半导体区域113，其中本征半导体区域113位于P型非均匀掺杂区域111与P型均匀掺杂区域112之间，不作任何掺杂。
进一步的，所述P型非均匀掺杂区域111、本征半导体区域113和P型均匀掺杂区域112三者依次交替排布n轮，n≥2。
根据电场连续性原则，上述P型掺杂层102当选用大于一种材料构成P型掺杂层，且多轮交替排布时，器件在承受耐压时多种材料掺杂区域间的界面处电场会发生突变，接触界面处会产生一个电场尖峰，该电场尖峰可以对沟道电场进行有效地调制，交替设置的多种材料掺杂区域可以形成多个电场尖峰，使得耐压效果更好。
进一步的，P型非均匀掺杂区域111的掺杂浓度范围为1×1016cm-3～1×1020cm-3；P型均匀掺杂区域的掺杂浓度范围为1×1016cm-3～1×1020cm-3。
进一步的，P型掺杂层102的非均匀掺杂方式为高斯掺杂或余误差分布掺杂。
本发明针对GaN HFET器件耐压不足的问题，在衬底上引入一层P型掺杂层结构，对衬底上的半导体层进行P型掺杂，其中P型掺杂可以吸引栅极边缘的部分电场线，改善电场集中现象，使得耗尽区向漏极边缘扩展，在降低栅极漏端边缘的电场峰值的同时会在漏极边缘引入一个新的电场峰值，从而使得氮化镓沟道内的平均电场整体提高并且分布地更加均匀，但如果P型掺杂浓度过高会在漏极边缘引入一个很高的电场峰值，同样会导致器件提前击穿，所以衬底上P型掺杂层102即可以保证栅极漏端边缘的电场峰值得到降低，又不会在漏极边缘引入一个较高的电场峰值，使沟道电场整体分布变得更加均匀进而提高器件的击穿电压。同时较厚的GaN缓冲层可以屏蔽P型掺杂层102对沟道的影响，保证了器件的正向导通特性。P型掺杂层102可以提高缓冲层的能带，阻碍氮化镓沟道内的二维电子气泄漏到缓冲层中，减小了泄漏电流。
综上所述，本发明通过P型掺杂层结构的材料以及种类进行设定，从而对栅极漏端和漏极边缘的电场峰值以及沟道的平均电场进行调制，使其分布更加均匀；同时由于较厚氮化镓缓冲层的屏蔽作用又避免了饱和输出电流的退化和导通电阻的增加，从而提高了器件的击穿电压和优值。在保证器件性能的前提下，有效解决了现有GaN HFET器件耐压不足的问题。
附图说明
图1是普通氮化镓基异质结场效应晶体管GaN HFET结构示意图。
图2是带有单一P型均匀掺杂半导体层的GaN HFET结构示意图。
图3是实施例1提供的具有P型掺杂结构的半导体异质结场效应管一种结构示意图。
图4是实施例2提供的具有P型掺杂结构的半导体异质结场效应管一种结构示意图。
图5是实施例3提供的具有P型掺杂结构的半导体异质结场效应管一种结构示意图。
图6是实施例4提供的具有P型掺杂结构的半导体异质结场效应管一种结构示意图。
图7是实施例5提供的具有P型掺杂结构的半导体异质结场效应管一种结构示意图。
图8是实施例6提供的具有P型掺杂结构的半导体异质结场效应管一种结构示意图。
图9是实施例7提供的具有P型掺杂结构的半导体异质结场效应管一种结构示意图。
图10是实施例1与普通GaN HFET和带有单一P型均匀掺杂半导体层的GaN HFET的击穿特性对比图。
图11是实施例1与普通GaN HFET和带有单一P型均匀掺杂半导体层的GaN HFET击穿时沟道电场分布对比图。
具体实施方式
下面结合实施例和附图对本发明作进一步地详细说明。
实施例1
如图3所示，一种具有P型掺杂结构的半导体异质结场效应管，从下至上依次包括：衬底101、氮化镓缓冲层103、氮化镓沟道层104和铝镓氮势垒层105；铝镓氮势垒层105上方设有源极106、漏极110、P型氮化镓层108和栅极109，其中源极106与漏极110均与铝镓氮势垒层105形成欧姆接触，栅极109与P型氮化镓层108形成欧姆接触，器件上表面源极106与栅极109之间、以及栅极109与漏极110之间都覆盖有一层氮化硅钝化层107；在所述氮化镓缓冲层103与衬底101之间还设有一层由P型非均匀掺杂层111。
优选的，P型非均匀掺杂层111的掺杂方式为高斯掺杂。
优选的，P型非均匀掺杂层111的掺杂初始位置在源极106界面处。
优选的，P型非均匀掺杂层111的初始掺杂浓度为1×1016cm-3～1×1020cm-3。
优选的，所述掺杂层为AlxInyGazN材料。
实施例1以及对比的常规GaN HFET和单一P-GaN掺杂层GaN HFET的仿真参数设置如表1所示。
表1器件仿真结构参数
表2器件仿真结果对比
从表2中可以看出，三种器件结构的阈值电压和比导通电阻都相同，说明实施例1中器件结构并未引起器件正向导通特性的退化。同时实施例1器件结构的击穿电压达到了1518V，图10为三种结构的击穿曲线对比，体现了本发明在提高耐压上的优势。图11为三种结构击穿时的沟道电场分布情况，可以看出，实施例1可以有效地调制沟道电场分布，使其分布的更加均匀。
实施例2
如图4所示，本实施例和实施例1的区别在于：所述P型掺杂层102包括P型非均匀掺杂区域111与P型均匀掺杂区域112。
实施例3
如图5所示，本实施例和实施例1的区别在于：所述P型掺杂层102包括P型非均匀掺杂区域111与P型均匀掺杂区域112，非均匀掺杂区域111与P型均匀掺杂区域112两者交替设置。
实施例4
如图6所示，本实施例和实施例1的区别在于：所述P型掺杂层102包括P型非均匀掺杂区域111、P型均匀掺杂区域112及本征半导体区域113，其中本征半导体区域113位于P型非均匀掺杂区域111与P型均匀掺杂区域112之间，不作任何掺杂。
实施例5
如图7所示，本实施例和实施例1的区别在于：所述P型掺杂层102包括第一P型均匀掺杂区域114和第二P型均匀掺杂区域115，第一P型均匀掺杂区域114和第二P型均匀掺杂区域115的掺杂浓度不同。
实施例6
如图8所示，本实施例和实施例1的区别在于：所述P型掺杂层102包括第一P型均匀掺杂区域114和第二P型均匀掺杂区域115，第一P型均匀掺杂区域114和第二P型均匀掺杂区域115两者交替设置。
实施例7
如图9所示，本实施例和实施例1的区别在于：所述P型掺杂层102包括P型非均匀掺杂区域111、P型均匀掺杂区域112及本征半导体区域113。P型非均匀掺杂区域111、P型均匀掺杂区域112及本征半导体区域113三者交替设置。
通过以上实施例可见，本发明在传统氮化镓HEMT结构的基础上，在衬底与氮化镓缓冲层之间添加一层P型掺杂层，该掺杂层能有效地降低栅极漏端与漏极边缘的电场峰值，同时使沟道电场分布更加均匀，达到提高击穿电压的目的。一方面，在器件处于关断状态并且漏极电压不断增加的情况下，P型掺杂层能吸引栅极漏端和漏极边缘的部分电场线，从而降低其电场峰值，同时往漏极方向扩展耗尽区，达到高耐压的效果。另一方面，由于较厚的氮化镓缓冲层的屏蔽作用，在正向导通时，P型掺杂层不会影响器件的饱和导通电流和导通电阻。同时，本发明结构及工艺相对简单，实用性较高。最终本发明在保证器件性能的前提下，有效解决了现有GaN HFET器件耐压不足的问题。
Claims (8)
1.一种具有P型掺杂结构的半导体异质结场效应管，其特征在于：从下至上依次包括：衬底101、P型掺杂层102、氮化镓缓冲层103、氮化镓沟道层104和铝镓氮势垒层105，铝镓氮势垒层105上方还设有源极106、漏极110、P型氮化镓层108、栅极109，其中源极106与漏极110均与铝镓氮势垒层105形成欧姆接触，栅极109与P型氮化镓层108形成欧姆接触，器件上表面源极106与栅极109之间、以及栅极109与漏极110之间都覆盖有一层钝化层107；
所述P型掺杂层102的材料为AlxInyGazN材料，其中x+y+z＝1，0≤x≤1，0≤y≤1，0≤z≤1；厚度小于氮化镓缓冲层103的厚度；通过P型掺杂层102对栅极漏端和漏极边缘的电场峰值以及沟道的平均电场进行调制，使其分布更加均匀；同时由于氮化镓缓冲层103的厚度大于P型掺杂层102厚度的屏蔽作用又避免了饱和输出电流的退化和导通电阻的增加，从而提高了器件的击穿电压和优值。
2.如权利要求1所述具有P型掺杂结构的半导体异质结场效应管，其特征在于：
所述P型掺杂层102为单一的P型非均匀掺杂区域111，或非均匀掺杂区域111与P型均匀掺杂区域112的组合结构，或掺杂浓度不同的第一P型均匀掺杂区域114和第二P型均匀掺杂区域115。
3.如权利要求2所述具有P型掺杂结构的半导体异质结场效应管，其特征在于：所述非均匀掺杂区域111与P型均匀掺杂区域112两者多轮交替设置构成P型掺杂层102。
4.如权利要求2所述具有P型掺杂结构的半导体异质结场效应管，其特征在于：所述第一P型均匀掺杂区域114和第二P型均匀掺杂区域115两者多轮交替设置构成P型掺杂层102。
5.如权利要求1所述具有P型掺杂结构的半导体异质结场效应管，其特征在于：
所述P型掺杂层102包括P型非均匀掺杂区域111、P型均匀掺杂区域112和本征半导体区域113，其中本征半导体区域113位于P型非均匀掺杂区域111与P型均匀掺杂区域112之间，不作任何掺杂。
6.如权利要求5所述具有P型掺杂结构的半导体异质结场效应管，其特征在于：所述P型非均匀掺杂区域111、本征半导体区域113和P型均匀掺杂区域112三者依次交替排布n轮，n≥2。
7.如权利要求2或5所述具有P型掺杂结构的半导体异质结场效应管，其特征在于：P型非均匀掺杂区域111的掺杂浓度范围为1×1016cm-3～1×1020cm-3；P型均匀掺杂区域的掺杂浓度范围为1×1016cm-3～1×1020cm-3。
8.如权利要求2或5所述具有P型掺杂结构的半导体异质结场效应管，其特征在于：P型掺杂层102的非均匀掺杂方式为高斯掺杂或余误差分布掺杂。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117542876A (zh) * | 2024-01-10 | 2024-02-09 | 英诺赛科（珠海）科技有限公司 | 一种半导体器件及半导体器件的制作方法 |
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2023
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