CN116110848A - 绝缘硅上锗结构衬底的键合方法 - Google Patents

绝缘硅上锗结构衬底的键合方法 Download PDF

Info

Publication number
CN116110848A
CN116110848A CN202310041030.6A CN202310041030A CN116110848A CN 116110848 A CN116110848 A CN 116110848A CN 202310041030 A CN202310041030 A CN 202310041030A CN 116110848 A CN116110848 A CN 116110848A
Authority
CN
China
Prior art keywords
dielectric layer
wafer
germanium
layer
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310041030.6A
Other languages
English (en)
Inventor
任慧雪
伍绍腾
骆军委
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Semiconductors of CAS
Original Assignee
Institute of Semiconductors of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Semiconductors of CAS filed Critical Institute of Semiconductors of CAS
Priority to CN202310041030.6A priority Critical patent/CN116110848A/zh
Publication of CN116110848A publication Critical patent/CN116110848A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明涉及半导体制造及微电子器件领域，具体涉及一种绝缘硅上锗结构衬底的键合方法，包括：在第一晶圆和第二晶圆表面分别生长第一介质层和第二介质层；对第一介质层和第二介质层表面进行等离子体处理，然后用水浸润并吹干；将等离子体处理后的第一介质层和第二介质层对准进行键合；对第二晶圆进行减薄和刻蚀，形成绝缘体上锗结构；对绝缘体上锗结构减薄处理和抛光处理，获得绝缘硅上锗结构衬底。本发明用等离子体轰击代替传统的化学机械抛光方式来降低介质层表面的粗糙度，实现键合界面的高度平坦化该方法可以对晶圆进行批量化处理，提高了产业化生产效率，同时降低了生产成本。

Description

绝缘硅上锗结构衬底的键合方法
技术领域
本发明涉及半导体制造及微电子器件领域，具体涉及一种绝缘硅上锗结构衬底的键合方法。
背景技术
随着集成电路集成度的提高，衬底材料的本征特性对集成电路的制约性逐渐开始显现。与Si材料相比，Ge具有更高的载流子迁移率，可以提高器件的工作频率。GOI结构衬底结合了Ge材料和SOI结构的双重优势，在光电互联集成电路的发展趋势下具有广阔的应用前景。
与SOI结构的制备类似，目前GOI结构衬底多采用SmartCutTM工艺来制备。但是由于受到Ge晶圆尺寸的限制，SmartCutTM工艺无法制备较大尺寸的GOI衬底，尤其是大于12英寸的晶圆衬底。或通过外延锗的方式进行GOI衬底的制备，但该方法需要对晶圆进行化学机械抛光(CMP)，以使表面粗糙度降至0.5nm及以下。但是化学机械抛光设备昂贵，且每次只能对一片样品进行抛光，降低了工作效率。
发明内容
基于此，本发明提出了一种绝缘硅上锗结构衬底的键合方法，可以对晶圆进行批量化处理，提高产业化生产效率，同时降低生产成本。
根据本发明的一个方面，提供了一种绝缘硅上锗结构衬底的键合方法，包括：
在第一晶圆和第二晶圆表面分别生长第一介质层和第二介质层；
对上述第一介质层和上述第二介质层表面进行等离子体处理，然后用水浸润并吹干；
将等离子体处理后的上述第一介质层和上述第二介质层对准进行键合；
对第二晶圆进行减薄和刻蚀，形成绝缘体上锗结构；
对上述绝缘体上锗结构减薄处理和抛光处理，获得绝缘硅上锗结构衬底。
根据本发明的实施例，其中，
上述第二晶圆包括在硅层上外延锗外延层的晶圆，锗外延层的厚度为10～1000nm。
根据本发明的实施例，其中，上述第一晶圆包括至少单面抛光的硅晶圆。
根据本发明的实施例，其中，
上述第一介质层和上述第二介质层为SiO2、Al2O3、Si3N4、HfO2的一种或SiO2、Al2O3、Si3N4、HfO2中几种的叠层；
所述第一介质层和所述第二介质层的厚度为10～1000nm。
根据本发明的实施例，其中，上述将等离子体处理后的上述第一介质层和上述第二介质层对准进行键合包括：
将上述第一介质层与上述第二介质层对准并靠近，直至上述第一介质层与上述第二介质层粘合在一起；
对粘合在一起的上述第一介质层和上述第二介质层进行退火键合；
上述退火键合的温度为150～450℃，时间为20～300min。
根据本发明的实施例，其中，上述对第二晶圆进行减薄和刻蚀包括：
对上述第二晶圆进行刻蚀，直至上述硅层全部刻蚀掉，保留上述锗外延层，形成上述绝缘体上锗结构。
根据本发明的实施例，其中，上述绝缘体上锗结构为第一晶圆/第一介质层/第二介质层/锗外延层的结构。
根据本发明的实施例，其中，对上述绝缘体上锗结构的抛光处理中，抛光深度为10～500nm。
根据本发明的实施例，其中，上述对上述第一介质层和上述第二介质层表面进行等离子体处理包括：
将上述第一晶圆和上述第二晶圆置于等离子体氛围内；
通过上述等离子体对上述第一介质层和上述第二介质层的表面进行轰击，上述等离子体功率为10W～300W，气体流量为10～300ml/min。
根据本发明的实施例，其中，上述通过上述等离子体对上述第一介质层和上述第二介质层的表面进行轰击包括：
通过等离子体对上述第一介质层和上述第二介质层的表面进行至少一次轰击；
采用氧等离子体对上述第一介质层和上述第二介质层的表面进行轰击；
或
采用氧等离子体对所述第一介质层和所述第二介质层的表面进行轰击。
从上述技术方案可以看出，本发明提供的绝缘硅上锗结构衬底的键合方法具有以下有益效果：
本发明用等离子体轰击代替传统的CMP方式来降低介质层表面的粗糙度，实现键合界面的高度平坦化。该方法可以对晶圆进行批量化处理，提高了产业化生产效率，同时降低了生产成本。
附图说明
图1为本发明实施例的绝缘硅上锗结构衬底的键合流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
与SOI结构的制备类似，目前GOI结构衬底多采用SmartCutTM工艺来制备。但是由于受到Ge晶圆尺寸的限制，SmartCutTM工艺无法制备较大尺寸的GOI衬底，尤其是大于12”的晶圆衬底。
因此开发出外延锗的方式进行GOI衬底的制备。外延锗方式为通过在Si衬底上外延Ge作为Ge的提供层，然后将外延锗层与Si/SiO2衬底进行键合形成GOI结构。该方法需要对两个键合面的进行化学机械抛光(CMP)，以使两键合面的表面粗糙度降至0.5nm及以下。但是化学机械抛光设备昂贵，且每次只能对一片样品进行抛光，降低了工作效率。
图1为本发明实施例的绝缘硅上锗结构衬底的键合流程图。
根据本发明一方面总体上的发明构思，如图1所示，提供了一种绝缘硅上锗结构衬底的键合方法，包括：
S1：在第一晶圆和第二晶圆表面分别生长第一介质层和第二介质层；
S2：对第一介质层和第二介质层表面进行等离子体处理，然后用水浸润并吹干；
S3：将等离子体处理后的第一介质层和第二介质层对准进行键合；
S4：对第二晶圆进行减薄和刻蚀，形成绝缘体上锗结构(GOI结构)；
S5：对绝缘体上锗结构减薄处理和抛光处理，获得绝缘硅上锗结构衬底(GOI结构衬底)。
本发明用等离子体轰击代替传统的化学机械抛光(CMP)方式来降低介质层表面的粗糙度，实现键合界面的高度平坦化。该方法可以对晶圆进行批量化处理，大大提高产业化生产效率，同时降低生产成本。
根据本发明的实施例，第二晶圆包括在硅层上外延锗外延层的晶圆，锗外延层的厚度为10～1000nm。
根据本发明的实施例，锗外延层的厚度可以为10nm、100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm。
根据本发明的实施例，第一晶圆包括至少单面抛光的硅晶圆。
根据本发明的实施例，第一介质层和第二介质层可以为SiO2、Al2O3、Si3N4、HfO2的一种或SiO2、Al2O3、Si3N4、HfO2中几种的叠层。
根据本发明的实施例，第一介质层和第二介质层的生长方式为热氧化、等离子体增强化学的气相沉积法、单原子层沉积、低压化学气相沉积等方式的一种。
根据本发明的实施例，S1中，第一介质层和第二介质层厚度为10～1000nm。
根据本发明的实施例，第一介质层和第二介质层的厚度可以为10nm、100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm。
根据本发明的实施例，S2中，对第一介质层和第二介质层表面进行等离子体处理包括：
S21：将第一晶圆和第二晶圆置于等离子体氛围内；
S22：通过等离子体对第一介质层和第二介质层的表面进行轰击，等离子体功率为10W～300W，气体流量为10～300ml/min。
根据本发明的实施例，S22中，通过所述等离子体对所述第一介质层和所述第二介质层的表面进行轰击包括：
通过等离子体对第一介质层和第二介质层的表面进行至少一次轰击；
采用氧等离子体对第一介质层和第二介质层的表面进行轰击；
或
采用氧等离子体对所述第一介质层和所述第二介质层的表面进行轰击。
在亲水键合中，用氧等离子体对介质层表面进行处理可以使介质层表面形成氧悬挂键，经过后续的水浸润处理，使氧悬挂键形成-OH悬挂键。后续依靠范德瓦埃尔斯力键合过程中，第一介质层和第二介质层表面的-OH悬挂键相互反应，脱水形成-O-(如，SiO2与SiO2之间形成Si-O-Si键)，键合强度较高。
根据本发明的实施例，S22中，等离子体氛围为氧气、氮气、氩气等气体的等离子体中的一种或多种。
根据本发明的实施例，S2中，每次等离子体工艺仅用一种气体，多次等离子体工艺可以为不同气体。
根据本发明的实施例，S22中，最后一次对第一介质层和第二介质层的表面进行轰击采用的等离子体为氧等离子体。
根据本发明的实施例，S22中，第一晶圆和第二晶圆用等离子体处理后需要用水浸润并吹干。
根据本发明的实施例，S3中，将等离子体处理后的第一介质层和第二介质层对准进行键合包括：
S31：将第一介质层与第二介质层对准并靠近，直至第一介质层与第二介质层粘合在一起；
S32：对粘合在一起的第一介质层和第二介质层进行退火键合。
根据本发明的实施例，S31中，将第一晶圆的介质层与第二晶圆的介质层对准并靠近，二者靠范德瓦尔斯力粘合在一起。
根据本发明的实施例，S32中，通过退火能够增强两晶圆之间的键合强度，使其成功键合。
根据本发明的实施例，S32中，退火键合的温度为150～450℃，时间为20～300min。
根据本发明的实施例，S32中，第一晶圆与第二晶圆键合温度最优选择为小于400℃。
根据本发明的实施例，S4中，对第二晶圆进行减薄和刻蚀包括：
对第二晶圆进行刻蚀，直至硅层全部刻蚀掉，保留锗外延层，形成绝缘体上锗结构。
根据本发明的实施例，S4中，对第二晶圆衬底进行减薄和刻蚀可以是干法刻蚀或湿法刻蚀。
根据本发明的实施例，S4中，绝缘体上锗结构为第一晶圆/第一介质层/第二介质层/锗外延层的结构。
根据本发明的实施例，S5中，对绝缘体上锗结构的抛光处理中，抛光深度为10～500nm。
以下通过较佳实施例来对本发明的技术方案作详细说明，需要说明的是，下文中的具体实施例仅用于示例，并不用于限制本发明。
实施例1：样品制备。
样品1：
提供第一晶圆和第二晶圆，其中第一晶圆为单面抛光的硅晶圆，第二晶圆为在硅衬底上外延锗的晶圆，外延锗的厚度为1μm。
通过热氧化的方式在第一晶圆的抛光面生长二氧化硅作为第一介质层，厚度约为500nm；通过化学气相沉积的方式在第二晶圆的外延锗表面沉积二氧化硅层作为第二介质层，厚度约为500nm。
将第一晶圆和第二晶圆置于氧等离子体氛围内，用氧等离子体对介质层表面进行轰击。然后用水浸润两晶圆表面，并吹干。等离子体功率约为200W，气体流量约为200ml/min，时间为3min。
将第一晶圆的第一介质层与第二晶圆的第二介质层对准并靠近，直至二者靠范德瓦尔斯力粘合在一起，然后对其进行退火，增强两晶圆之间的键合强度，使其成功键合。退火温度约为400℃，退火时间约为200min。
对键合后的两晶圆结合体的第二晶圆的硅衬底进行机械减薄，直至第二晶圆的硅衬底剩余厚度约为50nm。
用浓度为25％的三甲基氢氧化铵(TMAH)溶液对减薄后的晶圆结合体的减薄面进行湿法刻蚀，去除第二晶圆衬底剩余的约50nm的硅，直至Ge层完全裸露，初步形成GOI结构。
对GOI结构的Ge表面进行化学机械抛光，去除厚度约为20nm的Ge，形成最终的GOI结构衬底。
样品2：
提供第一晶圆和第二晶圆，其中第一晶圆为单面抛光的硅晶圆，第二晶圆为在硅衬底上外延锗的晶圆，外延锗的厚度为1μm。
通过热氧化的方式在第一晶圆的抛光面生长二氧化硅作为第一介质层，厚度约为500nm；通过化学气相沉积的方式在第二晶圆的外延锗表面沉积二氧化硅层作为第二介质层，厚度约为500nm。
将第一晶圆和第二晶圆置于氧等离子体氛围内，用氧等离子体对介质层表面进行轰击，重复三次。然后用水浸润两晶圆表面，并吹干。等离子体功率约为200W，气体流量约为300ml/min，每次轰击时间为1min。
将第一晶圆的第一介质层与第二晶圆的第二介质层对准并靠近，直至二者靠范德瓦尔斯力粘合在一起，然后对其进行退火，增强两晶圆之间的键合强度，使其成功键合。退火温度约为400℃，退火时间约为200min。
对键合后的两晶圆结合体的第二晶圆的硅衬底进行机械减薄，直至第二晶圆的硅衬底剩余厚度约为50nm。
用浓度为25％的三甲基氢氧化铵(TMAH)溶液对减薄后的晶圆结合体的减薄面进行湿法刻蚀，去除第二晶圆衬底剩余的约50nm的硅，直至Ge层完全裸露，初步形成GOI结构。
对GOI结构的Ge表面进行化学机械抛光，去除厚度约为20nm的Ge，形成最终的GOI结构衬底。
样品3：
更改实施例1中等离子体氛围种类和次数也可达到相同的目的。
提供第一晶圆和第二晶圆，其中第一晶圆为单面抛光的硅晶圆，第二晶圆为在硅衬底上外延锗的晶圆，外延锗的厚度为1μm。
通过热氧化的方式在第一晶圆的抛光面生长二氧化硅作为第一介质层，厚度约为500nm；通过化学气相沉积的方式在第二晶圆的外延锗表面沉积二氧化硅层作为第二介质层，厚度约为500nm。
将第一晶圆和第二晶圆置于氩等离子体氛围内，用氩等离子体对介质层表面进行两次轰击，氩等离子体功率约为150W，氩气流量约为200ml/min，每次轰击时间为1min。然后对等离子体腔室进行抽气清洗，并充入氧气，用氧等离子体对介质层表面进行一次轰击，氧等离子功率为200W，氧气流量为200ml/min，时间为2min。然后用水浸润两晶圆表面，并吹干。
将第一晶圆的第一介质层与第二晶圆的第二介质层对准并靠近，直至二者靠范德瓦尔斯力粘合在一起，然后对其进行退火，增强两晶圆之间的键合强度，使其成功键合。退火温度约为400℃，退火时间约为200min。
对键合后的两晶圆结合体的第二晶圆面的硅衬底进行机械减薄，直至第二晶圆的硅衬底剩余厚度约为50nm。
用浓度为25％的三甲基氢氧化铵(TMAH)溶液对减薄后的晶圆结合体的减薄面进行湿法刻蚀，去除第二晶圆衬底剩余的约50nm的硅，直至Ge层完全裸露，初步形成GOI结构。
对GOI结构的Ge表面进行化学机械抛光，去除厚度约为20nm的Ge，形成最终的GOI结构衬底。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种绝缘硅上锗结构衬底的键合方法，包括：
在第一晶圆和第二晶圆表面分别生长第一介质层和第二介质层；
对所述第一介质层和所述第二介质层表面进行等离子体处理，然后用水浸润并吹干；
将等离子体处理后的所述第一介质层和所述第二介质层对准进行键合；
对第二晶圆进行减薄和刻蚀，形成绝缘体上锗结构；
对所述绝缘体上锗结构减薄处理和抛光处理，获得绝缘硅上锗结构衬底。
2.根据权利要求1所述的方法，其中，
所述第二晶圆包括在硅层上外延锗外延层的晶圆，锗外延层的厚度为10～1000nm。
3.根据权利要求1所述的方法，其中，所述第一晶圆包括至少单面抛光的硅晶圆。
4.根据权利要求1所述的方法，其中，
所述第一介质层和所述第二介质层为SiO2、Al2O3、Si3N4、HfO2的一种或SiO2、Al2O3、Si3N4、HfO2中几种的叠层；
所述第一介质层和所述第二介质层的厚度为10～1000nm。
5.根据权利要求1所述的方法，其中，所述将等离子体处理后的所述第一介质层和所述第二介质层对准进行键合包括：
将所述第一介质层与所述第二介质层对准并靠近，直至所述第一介质层与所述第二介质层粘合在一起；
对粘合在一起的所述第一介质层和所述第二介质层进行退火键合；
所述退火键合的温度为150～450℃，时间为20～300min。
6.根据权利要求1所述的方法，其中，所述对第二晶圆进行减薄和刻蚀包括：
对所述第二晶圆进行刻蚀，直至所述硅层全部刻蚀掉，保留所述锗外延层，形成所述绝缘体上锗结构。
7.根据权利要求6所述的方法，其中，所述绝缘体上锗结构为第一晶圆/第一介质层/第二介质层/锗外延层的结构。
8.根据权利要求1所述的方法，其中，对所述绝缘体上锗结构的抛光处理中，抛光深度为10～500nm。
9.根据权利要求1所述的方法，其中，所述对所述第一介质层和所述第二介质层表面进行等离子体处理包括：
将所述第一晶圆和所述第二晶圆置于等离子体氛围内；
通过所述等离子体对所述第一介质层和所述第二介质层的表面进行轰击，所述等离子体功率为10W～300W，气体流量为10～300ml/min。
10.根据权利要求9所述的方法，其中，所述通过所述等离子体对所述第一介质层和所述第二介质层的表面进行轰击包括：
通过等离子体对所述第一介质层和所述第二介质层的表面进行至少一次轰击；
采用氧等离子体对所述第一介质层和所述第二介质层的表面进行轰击；
或
采用氧等离子体对所述第一介质层和所述第二介质层的表面进行轰击。
CN202310041030.6A 2023-01-11 2023-01-11 绝缘硅上锗结构衬底的键合方法 Pending CN116110848A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310041030.6A CN116110848A (zh) 2023-01-11 2023-01-11 绝缘硅上锗结构衬底的键合方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310041030.6A CN116110848A (zh) 2023-01-11 2023-01-11 绝缘硅上锗结构衬底的键合方法

Publications (1)

Publication Number Publication Date
CN116110848A true CN116110848A (zh) 2023-05-12

Family

ID=86261042

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310041030.6A Pending CN116110848A (zh) 2023-01-11 2023-01-11 绝缘硅上锗结构衬底的键合方法

Country Status (1)

Country Link
CN (1) CN116110848A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117594454A (zh) * 2024-01-18 2024-02-23 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117594454A (zh) * 2024-01-18 2024-02-23 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构
CN117594454B (zh) * 2024-01-18 2024-04-26 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构

Similar Documents

Publication Publication Date Title
CN110168699B (zh) 晶圆键合方法及其结构
US7449395B2 (en) Method of fabricating a composite substrate with improved electrical properties
JP5570680B2 (ja) 室温共有結合方法
JP6972282B2 (ja) 高抵抗シリコンオンインシュレータ構造及びその製造方法
CN110177905B (zh) 用于功率器件的氮化镓外延结构
JP5453647B2 (ja) ２つの基板を接合するための接合方法
JP4173884B2 (ja) ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）型ウェーハの製造方法
US10475694B2 (en) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
US20040241958A1 (en) Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
CA2399282A1 (en) Method for low temperature bonding and bonded structure
KR101335713B1 (ko) 접합 기판의 제조방법 및 접합 기판
JP7275172B2 (ja) 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ・ウエハ・プラットフォーム
JP2002151510A5 (zh)
KR20080006490A (ko) 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법
CN116110848A (zh) 绝缘硅上锗结构衬底的键合方法
CN105118804B (zh) 超薄硅薄膜钝化制备绝缘体上锗的方法
JPH11219950A (ja) 半導体集積回路の製造方法並びにその製造装置
TWI828929B (zh) 用於基材之親水性接合的方法
JPWO2020014441A5 (zh)
CN1169207C (zh) 浅凹槽隔离结构的制造方法
JPH11220024A (ja) 半導体集積回路の製造方法及びその製造装置
CN116013845A (zh) 绝缘硅上锗结构衬底的制备方法
KR19980060508A (ko) 접합형 SOI(Silicon-On-Insulator) 기판의 제조 방법
JP2000306993A (ja) 多層基板の製造方法
TW202245057A (zh) 改善半導體鍵合品質的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination