CN116110804B - 半导体器件的制备方法 - Google Patents

半导体器件的制备方法 Download PDF

Info

Publication number
CN116110804B
CN116110804B CN202310384155.9A CN202310384155A CN116110804B CN 116110804 B CN116110804 B CN 116110804B CN 202310384155 A CN202310384155 A CN 202310384155A CN 116110804 B CN116110804 B CN 116110804B
Authority
CN
China
Prior art keywords
groove
substrate
semiconductor device
front surface
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310384155.9A
Other languages
English (en)
Other versions
CN116110804A (zh
Inventor
韩瑞津
陈忠奎
曾辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuexin Semiconductor Technology Co ltd
Original Assignee
Yuexin Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yuexin Semiconductor Technology Co ltd filed Critical Yuexin Semiconductor Technology Co ltd
Priority to CN202310384155.9A priority Critical patent/CN116110804B/zh
Publication of CN116110804A publication Critical patent/CN116110804A/zh
Application granted granted Critical
Publication of CN116110804B publication Critical patent/CN116110804B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体器件的制备方法，包括步骤：提供一衬底；在衬底正面及背面形成不同深度的正面沟槽和背面沟槽，所述背面沟槽的位置和延伸方向与所述正面沟槽的位置和延伸方向对应；于所述衬底正面、正面沟槽的顶部、侧壁和底部，所述衬底背面、背面沟槽的顶部、侧壁和底部同时形成氧化硅薄膜。本发明通过背面沟槽侧壁氧化硅薄膜压应力抵消正面沟槽侧壁氧化硅薄膜压应力，使晶圆变得平坦，从而解决晶圆马鞍型翘曲问题。

Description

半导体器件的制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种半导体器件的制备方法。
背景技术
功率半导体是电力电子产品的核心器件，主要用于电力电子设备的变频、变压、整流、功率转换和管理，同时兼具节能功效，在新能源车、光伏、风电、特高压和新基建等领域广泛应用，且用量大，在实现电能高效利用、节能减排、建设资源节约型社会方面发挥着不可替代的作用。由于功率半导体属于基本元器件，在各种电源管理电路中起着重要作用，随着需求持续增长以及对功率器件的电压和频率要求越来越严格，场效管(MOSFET)、屏蔽栅晶体管(SGT)、绝缘栅双极型晶体管(IGBT)逐渐成为主流，一直保持较高的增长势头。权威机构预测，未来几年功率器件每年以不低于6%的比例增长。由于功率器件的关键尺寸落在成熟工艺技术节点，产能主要集中在6英寸和8英寸生产线，但受限于6英寸和8英寸线产能(8英寸线设备早已停产)，加上二手设备流通量少且价格昂贵，目前功率器件制造产能的扩充在向12英寸过度，随着晶圆尺寸增大，工艺制程也面临着新的挑战，其中最大的挑战是由于内应力导致的晶圆翘曲。
在功率器件的制备过程中，随着工艺技术的不断发展和迭代，SGT、IGBT产品采用更深的沟槽工艺来有效提高功率密度和减少损耗，同时提高产品可靠性。一种SGT制作工艺是在外延衬底上刻蚀出很深的沟槽，并在深沟槽中沉积高温热氧化硅薄膜和形成两个多晶硅栅极。主要目的是通过隔离栅极和漏极降低栅漏电容，栅漏电容转换成栅源电容；器件输入电容增大，更高的输入电容和米勒电容比值使器件具有更高的抗漏极电压震荡对栅极的影响。当在硅的一个表面形成一层氧化硅薄膜后，由于二氧化硅和单晶硅热膨胀系数(CTE)的差异，回温过程会产生薄膜的内应力变化。对SGT结构而言，高温下形成的氧化硅薄膜在降温过程中对沟槽底、侧壁面及晶圆背面都会产生内应力。因在沟槽延伸方向(与沟槽长边平行的方向，第二方向，即y方向)及沟槽排列方向(与沟槽长边垂直的方向，第一方向，即x方向)上的内应力之和与晶圆背面的应力失配，致使晶圆在氧化层形成后产生严重的翘曲，并且在x方向和y方向上的翘曲程度差异很大，这种差异的存在会使晶圆翘曲成一个x方向向上、y方向向下的马鞍型，如图1所示。薄膜应力-形变关系式(等式2)可以看出在衬底、薄膜厚度，材料机械性能维持不变，随着衬底几何尺寸增大，衬底边缘的应变量增大。上述特性反映在半导体产业从6英寸、8英寸转换到12英寸晶圆时，随着晶圆尺寸增大和更复杂的结构，功率器件在产线上翘曲度也越来越明显。这种形变直接导致产品制程中无法正常进行，导致良率降低，影响产品质量，甚至报废。
上述提到薄膜内应力变化(σT)，对应公式为：
；
其中T是温度，EF是薄膜的杨氏模量，νF为薄膜的泊松比，αF为薄膜的热膨胀系数CTE，αs为晶圆的热膨胀系数CTE。
当同时满足以下条件时：1)薄膜厚度远小于基底厚度；2)薄膜与基底的杨氏模量相近；3)基底材料是均质的、各项同性的及线弹性的，且基底初始状态没有挠度；4)薄膜材料是各项同性、薄膜残留余应力为双轴应力；5)薄膜残留余应力沿厚度方向均匀分布；6)形变小，且薄膜边缘部分对应力的影响非常微小；导致晶圆片翘曲的薄膜内应力σF可用斯托尼公式(Stoney Formula)表示：
；
其中Es是晶圆的杨氏模量，νs是晶圆的泊松比，hs是晶圆厚度，hF是薄膜的厚度，k是晶圆的弯曲曲率。从图1中可以看出，斯托尼公式并不适用于描述马鞍形翘曲。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件的制备方法，用于解决现有技术中晶圆马鞍形翘曲的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件的制备方法，所述制备方法包括以下步骤：提供一衬底；在所述衬底正面及背面形成不同深度的正面沟槽和背面沟槽，所述背面沟槽的位置和延伸方向与所述正面沟槽的位置和延伸方向对应；于所述衬底正面、正面沟槽的顶部、侧壁和底部，所述衬底背面、背面沟槽的顶部、侧壁和底部同时形成氧化硅薄膜。
可选地，所述衬底包括位于衬底四周的四个周边区域以及由所述四个周边区域包围的中心区域，所述正面沟槽为相同深度的沿第二方向延伸且沿第一方向排布的正面沟槽，所述第二方向与所述第一方向互相垂直；所述背面沟槽包括位于与所述衬底第一方向上的直径交叠的两个周边区域内的第一背面沟槽和位于与所述衬底第二方向上的直径交叠的两个周边区域内的第二背面沟槽。
可选地，所述第一背面沟槽的深度大于所述第二背面沟槽的深度，所述第二背面沟槽通过一次光刻工艺和一次刻蚀工艺形成，所述第一背面沟槽通过另一次光刻工艺和另一次刻蚀工艺形成。
可选地，所述第一背面沟槽的深度与所述第二背面沟槽的深度相同，且通过一次光刻和一次刻蚀工艺形成。
可选地，所述衬底的背面具有第一元素掺杂，所述衬底的正面具有第二元素掺杂，所述第一元素的原子半径大于所述第二元素的原子半径，所述背面沟槽的深度设置为小于所述正面沟槽的深度，及/或所述第一元素的掺杂浓度大于所述第二元素的掺杂浓度。
可选地，将具有所述正面沟槽和所述背面沟槽的衬底置于氧化炉中，同时对衬底正面、正面沟槽的顶部、侧壁和底部，及所述衬底背面、背面沟槽的顶部、侧壁和底部沉积氧化硅膜，氧化炉温度为950摄氏度~1150摄氏度，氧化硅薄膜厚度为0.1微米~1微米。
可选地，形成沟槽的步骤包括：于所述衬底正面形成正面保护层；于所述衬底背面形成背面沟槽；于所述衬底背面形成背面保护层；去除所述正面保护层并在所述衬底的正面形成正面沟槽，其中所述背面沟槽的位置和延伸方向与所述衬底正面的正面沟槽的位置和延伸方向对应；去除所述背面保护层。
可选地，所述第一元素包括砷，所述第二元素包括磷，所述第一元素的掺杂浓度比所述第二元素的掺杂浓度大两个数量级以上，所述背面沟槽的深度与所述正面沟槽的深度比为1:2~1:5之间。
可选地，所述背面沟槽还形成于所述中心区域，沟槽延伸方向与周边区域内沟槽延伸方向相同。
可选地，所述背面沟槽的深度与所述正面沟槽的深度比为1:3.5~1:4.5之间。
可选地，所述第一背面沟槽与所述正面沟槽的深度比为1:2~1:3之间，所述第二背面沟槽与所述正面沟槽的深度比为1:4~1:5之间。
可选地，所述正面沟槽的长度为100~2000微米，宽度为0.8~2微米，深度为5~8微米。
可选地，所述衬底包括晶圆和形成在所述晶圆上的外延层，所述正面沟槽形成在所述外延层中。
可选地，还包括步骤：基于所述正面沟槽在所述衬底正面形成沟槽型半导体器件。
可选地，所述沟槽型半导体器件包括屏蔽栅沟槽型场效应晶体管。
可选地，所述制备方法还包括步骤：于所述衬底正面和衬底背面沉积第一多晶硅，所述第一多晶硅填充所述正面沟槽和背面沟槽；去除所述衬底正面顶面以上的第一多晶硅，并去除所述正面沟槽中的部分第一多晶硅以形成凹槽；于所述凹槽中形成屏蔽栅氧层；于所述衬底正面和衬底背面沉积第二多晶硅，并对所述衬底正面的所述第二多晶硅层进行图形化以形成多晶硅栅；于所述衬底正面沉积绝缘层并在所述绝缘层中形成源极通孔和栅极通孔，于所述源极通孔和栅极通孔填充金属层以分别形成源极引出孔和栅极引出孔；在所述绝缘层上形成与所述源极引出孔连接的源极金属和与所述栅极引出孔连接的栅极金属。
如上所述，本发明的半导体器件的制备方法，具有以下有益效果：
传统SGT工艺中因衬底正面沟槽侧壁氧化硅薄膜产生的压应力与衬底背面氧化硅薄膜产生的压应力失配而导致严重的马鞍型翘曲，本发明在氧化硅薄膜成长前通过在衬底背面形成位置和延伸方相同的背面沟槽，之后在高温炉中同时对正面和背面沟槽生长氧化硅薄膜，通过背面沟槽侧壁氧化硅薄膜压应力抵消正面沟槽侧壁氧化硅薄膜压应力，使晶圆变得平坦，从而解决马鞍型翘曲问题。过本发明工艺的改善，在高温氧化硅薄膜生长工艺后，晶圆翘曲度得到明显改善，本发明不仅改善了分立器件生产中因翘曲度导致的良率下降，完全满足所有机台传送、静电吸盘上晶圆表面平坦度的需求，器件晶圆测试的关键参数也等同或优于传统工艺流程的产品，为高效量产提供了保障。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。
图1显示为晶圆马鞍形翘曲的示意图。
图2~图3显示为本发明实施例的晶圆翘曲仿真模型的建模方法的几何模型示意图，其中，图3显示为图2中A-A’处的一个沟槽的截面结构示意图。
图4显示为本发明实施例所采用的单晶硅热膨胀系数与温度的关系曲线示意图。
图5显示为本发明实施例所采用的氧化硅热膨胀系数与温度的关系曲线示意图。
图6显示为本发明实施例的晶圆翘曲仿真模型的建模方法的网格剖分示意图。
图7显示为本发明实施例的晶圆翘曲仿真模型的建模方法云图的测试截面示意图。
图8显示为本发明实施例的晶圆翘曲仿真模型的建模方法中，x方向排布的沟槽数量与翘曲量的关系图。
图9显示为本发明实施例的晶圆翘曲仿真模型的建模方法中，y方向排布的沟槽数量与翘曲量的关系图。
图10显示为本发明实施例的晶圆翘曲仿真模型的建模方法中，沟槽深度与翘曲量的关系图。
图11显示为本发明实施例的晶圆翘曲仿真模型的建模方法中，保持沟槽总长度不变，不同沟槽数量与翘曲量的关系图。
图12显示为本发明实施例的晶圆翘曲仿真模型的建模方法中，沟槽总长度与翘曲量的关系图。
图13显示为y方向翘曲量与背面沟槽深度的关系图。
图14~图17显示为本发明实施例的背面沟槽的分布方式与沟槽深度的示意图。
图18显示为某SGT产品依本发明的制备工艺在各薄膜层形成后测量的翘曲量对比示意图。
图19显示为原工艺与本发明实施例中的实验3 在制程中各薄膜沉淀/生长站点后x，y轴翘曲度的对比图。
图20~图35显示为本发明实施例的半导体器件的制备方法各步骤所呈现的结构示意图。
图36显示为热氧化生长的二氧化硅及P，As掺杂后的二氧化硅非晶示意图。
元件标号说明：101衬底，102沟槽，103氧化硅薄膜，1031顶部的氧化硅薄膜，1032侧壁的氧化硅薄膜，1033底部的氧化硅薄膜，1034背面的氧化硅薄膜，20衬底，201硅晶圆，202外延层，203正面保护层，204背面沟槽，205背面保护层，206正面沟槽，207氧化硅薄膜，208第一多晶硅，209凹槽，210屏蔽栅氧层，211多晶硅栅，212绝缘层，213源极引出孔，214栅极引出孔，215源极金属，216栅极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
当晶圆翘曲量(y轴形变最大值–x轴形变最大值)超过250微米时，会出现如下问题：1) 机械手臂搬送过程中容易产生滑片致使晶圆破裂；2) 真空吸附平台无法实现对晶圆的良好吸附而无法进行后续工艺作业，尤其在光刻工艺中，还会严重影响光刻精度和对准精度，进而导致图形轮廓变形，直接影响器件性能；3) 在批量生产的清洗机台中，翘曲度太大，加上清洗溶液的表面张力作用，会使临近的晶圆重叠在一起，清洗工艺无法进行。因此，如何改善晶圆的翘曲度，特别是调整x和y不同方向上的翘曲度差异过大问题，是当下功率器件产品生产过程中的主要课题。
以下表格是某个屏蔽栅晶体管(SGT)产品的实测数据，该晶圆在沟槽中完成高温热氧化层生长后，y方向的翘曲度-357微米，x方向的翘曲度199微米，差异高达556微米，这个翘曲度超出了绝大部分机台的机械传送、真空吸附和工艺腔处理能力，导致产品无法生产。
因此，需要一种新的制造工艺来解决晶圆的马鞍型翘曲度问题，以实现批量生产并提高生产效率、保障器件性能。
其中，解决晶圆翘曲度的方法可以包括：
1）通过晶圆背面的应力薄膜进行调节，具体做法为：在晶圆正面沉积一层或者多层无机或者有机保护膜，将晶圆翻转，在背面沉积一层或者多层应力薄膜，再将晶圆翻转，去掉正面沉积的保护膜；或者直接利用晶圆背面沉积工艺沉积一层或者多层应力薄膜。此工艺的缺陷在于，不能针对沟槽延伸方向和沟槽排列方向进行分别调整，同时需要涂布额外的保护膜并将晶圆翻转，工艺复杂，成本较高，且容易造成机台污染。
2）通过对晶圆背面的应力薄膜逐层减薄释放应力调节：在方法1）的基础上对晶圆背面的应力薄膜进行逐层减薄，达到释放应力的效果，这种方法的缺陷和方法1）一样。
3）通过在掩膜版上垂直排列不同沟槽走向的芯片进行调节，这种做法的局限性在于，不同走向的布局芯片需要晶粒必须是大小一致的正方形，不然封测环节无法实现切割。
4）通过光刻的方法进行调节，具体做法为：在晶圆表面沉积一层应力薄膜，通过光刻胶将特定区域保护起来，对其他区域进行离子注入，使特定方向上的应力得以释放。这种方法的局限性在于，离子注入对半导体器件影响非常大(特别是在前道工艺)，加上应力膜的生长和去除工艺比较复杂。
5）利用不同膨胀系数的薄膜，具体做法为：选择不同应力的薄膜，根据产品的实际翘曲度选择合适的薄膜贴在晶背，这种做法的局限性在于只适应低温工艺，薄膜是有机物，在高温工艺中产生大量挥发物，影响产品质量，且这种方法无法针对x方向和y方向进行分别调整，解决不了SGT产品的马鞍型翘曲度问题。
6）通过形成背面结构平衡晶圆的翘曲度，具体做法为：先在正面形成沟槽并沉积氧化硅和多晶硅，然后在背面形成沟槽并对沟槽进行填充，再将正面的多晶硅去除，这种做法虽然能够最终平衡整片晶圆的翘曲度，然而，该方法在于正面形成沟槽并沉积氧化硅和多晶硅后，在进行后续工艺之前晶圆已经形成非常大的马鞍型翘曲，因此该方法仍然存在很大的局限性。
综上，目前还没有可实施的方案能解决功率器件产品在12英寸晶圆上x方向和y方向翘曲度差异过大的问题。
基于以上所述，如图2~图3所示，本实施例提供一种晶圆翘曲仿真模型的建模方法，所述建模方法包括：
建立几何模型，所述几何模型包括衬底以及设置于所述衬底正面的多个沟槽，所述沟槽包括第一方向延伸且沿第二方向排布的多个第一沟槽以及第二方向延伸且沿第一方向排布的多个第二沟槽，于所述衬底正面、所述沟槽的顶部、侧壁和底部以及所述衬底背面设置氧化硅薄膜，所述几何模型中的所述衬底正面、所述沟槽的顶部、侧壁和底部以及所述衬底背面的氧化硅薄膜厚度依据在预设生长条件中的所述氧化硅薄膜的实际生长规律设置；
对所述几何模型进行网格剖分，以形成多个模型单元；
计算各模型单元在特定沟槽参数下的翘曲曲率，并整合得出在所述特定沟槽参数下所述几何模型的翘曲模型。
在一个实施例中，从解翘曲机理角度出发，可以先对单元体(10×2，20条沟槽)做仿真，如图1所示，再延展到多个单元体，并最终拓展至实际晶圆尺寸。
在一个实施例中，所述建模方法可以使用商用有限元软件，并使用有限元软件中的机械模块。
在一个实施例中，由于建模需要测试多种几何结构的应力应变表征，本实施例使用基于Python脚本的参数化模型创建方法，修改如沟槽深度、宽度、周期、长度、晶圆厚度等参数，运行脚本自动生成几何模型。
在一个实施例中，基于系统面推导内应力分布计算各模型单元在特定沟槽参数下的翘曲曲率，对有n层薄膜系统因热膨胀系数导致的形变，在系统达到平衡时，将应变ε拆分成均匀部分和挠曲部分，均匀部分内应力之为零：
；
其中，n为薄膜的层数，T为温度，ts为衬底厚度，Es是衬底的杨氏模量，αs为衬底的热膨胀系数，ti为第i层薄膜厚度，αi为第i层薄膜的热膨胀系数，Ei为第i层薄膜的杨氏模量，c是均匀非翘曲应变，对已知热膨胀系数、衬底、膜厚、及杨氏模量，由上述等式(3)得出c，则系统应变ε：
；
系统翘曲曲率为1/r，tb为挠曲轴；挠曲部分内应力也为零：
；
其中，hi为第i层薄膜厚度，z为纵向上的厚度变量，等式(3)得出tb；平衡下系统弯矩之和为零：
；
其中：
；
；
其中，σs是衬底膜应力，σi是第i层薄膜应力；由等式(4)、(6)、(7)、(8)得出系统翘曲曲率1/r。
如图6所示，依据所述几何模型应力均匀性对所述几何模型进行网格剖分，其中，设置有所述薄膜和所述沟槽的硅晶圆区域的网格尺寸小于未设置有所述沟槽的硅晶圆区域的网格尺寸。
由于模型的尺寸跨度较大且是三维模型，常规的定尺寸网格剖分方法输出的节点数易超出服务器运算负荷范围，对此采用自适应网格剖分，即对于薄膜103和沟槽部分，网格尺寸设置较小，对于占大部分体积的衬底101，系统自动将其尺寸调大，如此即保证关键部位的计算精度，同时将节点数和仿真运算时间控制在可接受范围。例如，可以将节点数控制在500万以下，使用64核的服务器，根据模型整体体积不同，仿真运算时间为6小时~144小时范围。
图3显示为图2中A-A’处的一个沟槽的截面结构示意图，如图3所示，在一个实施例中，所述氧化硅薄膜103厚度设置为：所述衬底101正面的氧化硅薄膜、背面的氧化硅薄膜1034及所述沟槽102的顶部的氧化硅薄膜1031厚度大于所述沟槽102侧壁的氧化硅薄膜1032和底部的氧化硅薄膜1033厚度，且自所述沟槽102顶部向底部方向上，所述沟槽侧壁的氧化硅薄膜1032的厚度逐渐减薄。
模型的关键结构是正面的沟槽，衬底经高温氧化后在沟槽侧壁、底部、顶部，以及晶圆背面生长一层二氧化硅薄膜，各薄膜的厚度是模型关键尺寸，根据透射电镜实际切片测量结果进行设置。透射电镜剖片显示，衬底正表面氧化硅薄膜厚度大于沟槽侧壁、底部氧化硅薄膜厚度；沿沟槽侧壁，氧化硅薄膜厚度逐渐减薄；且晶圆背面氧化硅薄膜厚度大于正面氧化硅薄膜厚度。其中，造成以上现象的主要原因是衬底正面硅的总表面积是背面硅表面积的5倍，要生成同样厚度的氧化硅薄膜，需要在单位时间内对正面提供更多氧原子。还有一个影响因素是氧气分子从沟槽顶部到底部要通过扩散实现。
如图4~图5所示，所述建模方法还包括步骤：将所述氧化硅薄膜的零应力参考点设置为所述氧化硅薄膜的生长温度，将所述衬底的零应力参考点设置为室温。
在一个实施例中，衬底的材料分配为单晶硅，氧化硅薄膜的材料分配为二氧化硅。两种材料的关键特性热膨胀系数如图4及图5所示。由于氧化硅在1050℃下生成，则将其零应力参考点设为1050℃；单晶硅的零应力参考点设为环境温度（室温）22℃。
在一个实施例中，基于所述翘曲模型，还包括以下步骤：仿真计算在时间步的设置上包括以下阶段：a）在室温（如22℃）至所述氧化硅薄膜的生长温度的升温过程中，关闭所述氧化硅薄膜的计算，仅计算所述衬底在各温度下的热应力与应变；b）稳定在所述生长温度（如1050℃）时，维持所述衬底在该生长温度下的热应力与应变，并启动所述氧化硅薄膜的计算，此时所述氧化硅薄膜的处于零应力参考点；c）在生长温度至室温的降温过程中，所述氧化硅薄膜与所述衬底在各温度下的热应力、应变以及界面的相互作用均纳入计算。
具体地，衬底在进炉管前其正面已形成沟槽结构，在炉管中加热至1050℃，衬底发生热膨胀，在此温度下生长氧化硅薄膜，此时的氧化硅热应力为零，然后降温至22℃，由于二氧化硅的热膨胀系数只有单晶硅的1/7，因此在冷却过程中氧化硅薄膜与衬底产生内应力，导致晶圆发生形变。考虑到炉管工艺时间较长，每个时间步可以认为均达到热稳定状态，因此仿真计算采用热稳态模型。
对应以上过程，仿真计算在时间步的设置上分为三个阶段：一是加热过程，该过程关闭薄膜结构的计算，仅计算衬底在各温度下的热应力与应变；二是稳定在1050℃，该过程维持衬底在该温度下的应力与应变状态，并启动薄膜计算，此时薄膜处于零应力参考温度；第三阶段为降温过程，此时薄膜与衬底在各温度下的应力、应变以及界面的相互作用均纳入计算，直至温度降至室温。
在一个实施例中，所述建模方法还包括步骤：将所述翘曲模型的应力和应变通过云图表示，并通探针测量特定点位的应力。
具体地，可以通过所述云图观察的有z方向定向形变、各氧化硅薄膜x方向应力、各氧化硅薄膜y方向应力。在本实施例中，所述云图可设置如图7所示xz界面和yz测量截面。为直观表示形变，可将所述应变放大100~1000倍以体现应变的方向和相对幅度，同时使用探针测量特定点位的应力。
在一个实施例中，基于所述翘曲模型，还包括以下步骤：改变所述几何模型中的第一方向延伸且沿第二方向排布的第一沟槽的数量并对所述几何模型进行仿真，获取各第一沟槽数量下的各模型单元的挠曲轴，并将各所述挠曲轴整合以形成多组几何模型的第一翘曲数据。
在一个实施例中，所述第一方向为y方向，所述第二方向为x方向，其中，所述第一沟槽沿y方向延伸，且沿x方向排布。
具体地，为研究x方向排布的第一沟槽数量对翘曲的影响，进行了如表1所示几何模型的仿真，其中，表中x方向沟槽数量是指x方向排布的沟槽数量，其中大部分参数与晶圆实际相同，为降低仿真时间，几何模型面向于微观层面的仿真，因此仿真参数中的晶圆厚度、沟槽数量与沟槽长度可设计为小于实际参数，并通过模拟确定翘曲量随沟槽数量的变化趋势。
表1
表1的仿真结果如图8所示，随着x方向排布的沟槽数量增加，x方向形变量显著增加，主要是因为单元衬底面积增大；但对y方向翘曲影响不大。
在一个实施例中，基于所述翘曲模型，还包括以下步骤：改变所述几何模型中的第二方向延伸的第二沟槽的数量并对所述几何模型进行仿真，获取各第二沟槽数量下的各模型单元的挠曲轴，并将各所述挠曲轴整合以形成多组几何模型的第二翘曲数据。
具体地，为研究y方向排布的沟槽数量对翘曲的影响，进行了如表2所示几何模型的仿真，其中表中y方向沟槽数量是指y方向排布的沟槽数量，x方向排布的沟槽数为50，仿真结果如图9所示，由图9可知，随着y方向排布的沟槽数量增加，y方向翘曲量显著增加，但对x方向翘曲几乎无影响。
表2
在一个实施例中，基于所述翘曲模型，还包括以下步骤：改变所述几何模型中的至少部分沟槽的深度对所述几何模型进行仿真，获取各沟槽深度下的各模型单元的挠曲轴，并将各所述挠曲轴整合以形成多组几何模型的第三翘曲数据。
具体地，表3所示仿真7~9为三种不同沟槽深度的仿真模型参数，可用于研究沟槽深度对翘曲的影响。
表3
仿真结果如图10所示，随着沟槽深度增加，x和y方向形变方向不变，但形变量显著增加。
在一个实施例中，基于所述翘曲模型，还包括以下步骤：保持所有所述沟槽的总长度不变，改变所述几何模型中的若干第一沟槽或/及若干第二沟槽的数量或/及单位长度并对所述几何模型进行仿真，获取各沟槽数量/单位长度下的模型单元的挠曲轴，并将各所述挠曲轴整合以形成多组几何模型的第四翘曲数据。
具体地，表4为保持y方向总长度为40×100µm，不同x方向和y方向排布的沟槽数量对应的模型参数， 图11显示为沟槽总长度不变时，x和y方向排布的沟槽数量与翘曲的关系，如图11所示，可知当沟槽总长度保持不变时，x方向与y方向排布沟槽数量对翘曲量无影响，结合仿真1~仿真9结果，进一步表明沟槽长度即沟槽侧壁氧化硅薄膜是导致翘曲的主要因素。
表4
在一个实施例中，基于所述翘曲模型，还包括以下步骤：依据所述翘曲数据，确定造成所述几何模型翘曲的翘曲因子。
在一个实施例中，还包括步骤：将所述翘曲模型与实际翘曲测量结果进行比对，以验证所述翘曲模型的准确性。
具体地，在云图和探针上氧化硅薄膜在x和y方向的应力，其数值均为负，表示氧化硅薄膜内应力为压应力，这与实验测试数据一致。同时，晶圆背面氧化硅薄膜压应力略大于正面氧化硅薄膜压应力，这与扫描电镜观察到衬底背面氧化硅薄膜厚度略大于正面氧化硅薄膜厚度保持一致。
根据结构力学原理，压应力薄膜使衬底产生凸型形变(氧化硅薄膜在衬底正面)。对本仿真，衬底背面氧化硅薄膜压应力使衬底产生凹形翘曲(衬底背面为凸型形变)。衬底正面依版图布局，在y轴左右对称排列，且沟槽边与y轴平行；沿x轴向外延展曝光场数量减少，对应沟槽数量也依次减少。两个沟槽间存在一个平顶墙（沟槽顶部），平顶墙顶及两侧(临近沟槽的侧壁)形成氧化硅薄膜。由于平顶墙底部连接的衬底厚度远大于沟槽深度，因此可将沟槽底部视为固定；平顶墙两侧氧化硅薄膜对称，在x方向应力抵消，只有平顶墙顶部是自由端，因此压应力导致的形变只能平行于y轴向上。衬底背面压应力沿径向均匀分布，在y轴上，平顶墙侧壁氧化硅薄膜上压应力与背面压应力同向，因为侧壁面积总和大，在衬底两端可以克服背面的压应力使两端向下弯曲。在x轴上，侧壁压应力方向与背面压应力方向垂直，且沟槽底部氧化硅薄膜对应面积只有背面氧化硅薄膜面积的一小部分，所以受力之和对形变影响小。这也就是产生马鞍形翘曲的原因。
综上所述，衬底正面与衬底背面的应力大小以及对应薄膜面积大小是导致晶圆发生翘曲的直接原因。
基于以上结论，在晶圆背面增加相同节距和数量的沟槽，则产生与正面相同方向的应力，抵消或减小正面应力产生的翘曲。对此进行仿真，分别在背面设置深度为2.5微米、4.5微米，5.5微米的沟槽。结果如图13所示，背面沟槽可以有效减缓翘曲。
具体地，本实施例根据仿真数据预测300mm晶圆翘曲，根据上述仿真结果，使用2次多项式拟合沟槽长度与翘曲量的关系，并外延至300mm沟槽长度，结果如图12所示，可得当沟槽长度为281.6mm时，即12英寸晶圆在中心处y方向排布沟槽总长度(不含切割道)，对应的翘曲量为−311𝜇m，实测为−290𝜇m，仿真模型与实际翘曲测量结果匹配，模型的正确性得到验证。
基于以上根据仿真模拟获得的晶圆在SGT工艺制程形成马鞍形翘曲机理，要解决马鞍型翘曲问题，可在晶圆背面形成与正面透视对称版图，并刻蚀出同等级几何尺寸的沟槽。工艺上需在高温下同时在晶圆正面和背面生长热氧化硅薄膜，借由背面沟槽侧壁薄膜产生的压应力抵消正面沟槽侧壁薄膜的压应力，以达到改善因正、背面非对称压力导致的形变翘曲。
在一个实施例中，还包括步骤：在所述衬底背面设置与所述衬底正面的多个沟槽相对应的多个背面沟槽，并对所述几何模型进行仿真，以获得改进后的翘曲模型。
在一个实施例中，还包括步骤：通过改变所述背面沟槽的深度，获取所述翘曲模型翘曲度最小所对应的所述背面沟槽的深度。
如图20~图35所示，本实施例还提供一种半导体器件的制备方法，该制备方法可以基于上述晶圆翘曲仿真模型的建模方法进行设计，所述制备方法包括以下步骤：
如图20所示，首先进行步骤1），提供一衬底20。
在一个实施例中，所述衬底20包括硅晶圆201和形成在所述硅晶圆201上的外延层202，所述外延层202例如可以为硅、锗硅等，所述外延层202可以为掺杂的或非掺杂的，其掺杂类型可依据实际需要进行设置。
如图21所示，然后进行步骤2），于所述衬底的正面形成正面保护层203。
在一个实施例中，采用化学气相沉积工艺在所述衬底的正面生长二氧化硅或/和氮化硅薄膜组合而成的正面保护层203，所述正面保护层203的厚度可以为5𝜇m。
如图22所示，然后进行步骤3），于所述衬底的背面形成背面沟槽204，其中，所述背面沟槽204的位置和延伸方向与所述衬底正面的正面沟槽206的位置和延伸方向对应。
在一个实施例中，所述衬底的背面具有第一元素掺杂，所述衬底的正面具有第二元素掺杂，所述第一元素的原子半径大于所述第二元素的原子半径，所述背面沟槽的深度设置为小于所述正面沟槽的深度，及/或所述第一元素的掺杂浓度大于所述第二元素的掺杂浓度。在一个具体示例中，所述第一元素包括砷，所述第二元素包括磷，所述第一元素的掺杂浓度比所述第二元素的掺杂浓度大两个数量级以上，所述背面沟槽204的深度与所述正面沟槽206的深度比为1:2~1:5之间。
在一个实施例中，可以按照晶圆正面曝光图案，将晶圆背面划分成四个面积大致相等的周边区域和由四个周边区域包围的中心区域。
在一个实施例中，所述衬底包括位于衬底四周的四个周边区域以及由所述四个周边区域包围的中心区域，所述正面沟槽包括相同深度的沿第二方向（在本示例中例如为y方向）延伸且沿第一方向（在本示例中例如为x方向）排布的正面沟槽，所述第二方向与所述第一方向互相垂直，所述背面沟槽包括位于与所述衬底第一方向上的直径交叠的两个周边区域内的第一背面沟槽和位于与所述衬底第二方向上的直径交叠的两个周边区域内的第二背面沟槽，所述第一背面沟槽的深度大于所述第二背面沟槽的深度，且通过第一次光刻工艺和第一次刻蚀工艺形成所述第一背面沟槽，通过另一次光刻工艺和另一次刻蚀工艺形成所述第二背面沟槽。所述第一背面沟槽与所述正面沟槽的深度比为1:2~1:3之间，所述第二背面沟槽与所述正面沟槽的深度比为1:4~1:5之间。如图15所示，具体地，在一个实施例中，在晶圆背面上下、左右四个周边区域刻蚀出设定深度的沟槽图形，通过两次光刻和两次干法刻蚀工艺实现；晶圆背面的沟槽深度与晶圆正面的沟槽深度比为y方向1:5左右、x方向1:2.5左右。该方法可以更有效地针对晶圆的马鞍形翘曲进行设置，以最大程度改善晶圆的马鞍形翘曲。
在另一个实施例中，所述衬底包括位于衬底四周的四个周边区域以及由所述四个周边区域包围的中心区域，所述正面沟槽包括相同深度的沿y方向延伸且沿x方向排布的正面沟槽，所述背面沟槽包括沿y方向延伸且沿x方向排布的背面沟槽，所述背面沟槽设置于四个所述周边区域，所述背面沟槽的深度相同且通过一次光刻工艺和一次干法刻蚀工艺形成。所述背面沟槽的深度与所述正面沟槽的深度比为1:3.5~1:4.5之间，如图16所示。在一个具体示例中，在晶圆背面上下、左右四个周边区域刻蚀出设定深度的背面沟槽，通过一次光刻和一次干法刻蚀工艺实现；背面沟槽深度与晶圆正面沟槽深度比为1:4左右。其中，本实施例中的晶圆背面的中心区域不设置沟槽。该方案只需要进行一次光刻和一次刻蚀就可以完成，在降低工艺难度和工艺时间的同时，有效降低晶圆的马鞍形翘曲。
在另一个实施例中，如图17所示，对晶圆整个背面进行一次光刻和一次干法刻蚀，在晶圆背面上下、左右四个周边区域和中心区域均形成背面沟槽204，背面沟槽204深度与正面沟槽206深度比为1:4左右。该方案只需要进行一次光刻和一次刻蚀就可以完成，在降低工艺难度和工艺时间的同时，有效降低晶圆的马鞍形翘曲。
如图23所示，然后进行步骤4），于所述衬底的背面形成背面保护层205。
在一个实施例中，采用化学气相沉积生长二氧化硅背面保护层205保护所述背面沟槽204，背面保护层205的厚度可以为2𝜇m左右。
如图24~图25所示，接着进行步骤5），去除所述正面保护层203并在所述衬底的正面形成正面沟槽206，例如，所述正面沟槽206可以形成在所述外延层202中。
在一个实施例中，在晶圆正面按照产品工艺要求进行光刻及刻蚀工艺，以形成正面沟槽206，所述正面沟槽206的长度为100~2000𝜇m，宽度为0.8 ~2𝜇m，正面沟槽206的深度为5~8𝜇m。
如图26所示，接着进行步骤6），去除所述背面保护层205。
如图27所示，接着进行步骤7），于所述衬底正面、正面沟槽206的顶部、侧壁和底部、所述衬底背面、背面沟槽的顶部、侧壁和底部同时形成氧化硅薄膜207。
在一个实施例中，形成所述氧化硅薄膜的方法为炉管热氧化工艺，炉管温度为950~1150℃，氧化硅薄膜的厚度为0.1~1微米。
如图28~图35所示，所述制备方法还包括步骤：基于所述正面沟槽在所述衬底正面形成沟槽型半导体器件。
在一个实施例中，所述沟槽型半导体器件包括屏蔽栅沟槽型场效应晶体管。所述屏蔽栅沟槽型场效应晶体管的制备方法还包括步骤：
如图28所示，首先进行步骤8），于所述衬底正面和衬底背面沉积第一多晶硅208，所述第一多晶硅208填充所述正面沟槽206和背面沟槽204。
在一个实施例中，所述第一多晶硅的厚度可以为0.8~1.2𝜇m。
如图29~图30所示，然后进行步骤9），通过化学机械研磨工艺去除所述衬底正面顶面以上的第一多晶硅208，并通过回刻工艺去除所述正面沟槽中的部分第一多晶硅208以形成凹槽209。
如图31所示，接着进行步骤10），于所述凹槽209中形成屏蔽栅氧层210。
在一个实施例中，将晶圆置于高温炉管中，同时在晶圆正面和背面沉积屏蔽栅氧层，炉管温度为950~1150℃，屏蔽栅氧层的厚度为0.1~1𝜇m。
如图32所示，然后进行步骤11），于所述衬底正面和衬底背面沉积第二多晶硅，并对所述衬底正面的所述第二多晶硅层进行图形化以形成多晶硅栅211。
在一个实施例中，所述多晶硅栅的厚度可以为0.8~1.2𝜇m。
在一个实施例中，还包括对所述衬底进行一次或多次离子注入及退火的步骤，以形成器件所需的掺杂区。
如图33~图34所示，然后进行步骤12），于所述衬底正面沉积绝缘层212并在所述绝缘层中形成源极通孔和栅极通孔，于所述源极通孔和栅极通孔填充金属层以分别形成源极引出孔213和栅极引出孔214。
如图35所示，最后进行步骤13），在所述绝缘层上形成与所述源极引出孔213连接的源极金属215和与所述栅极引出孔214连接的栅极金属216。
图13显示为y方向翘曲量与背面沟槽深度的关系图。单晶硅的热膨胀系数(2.6μm/mK) 是氧化硅(0.5μm/mK) 的5倍多，在高温氧化后的降温冷却过程中，硅及氧化硅收缩程度不一样，从而在氧化硅薄膜和单晶硅衬底之间产生内应力，使晶圆发生形变，这也是在晶圆制造过程中常看到的现象。但是，固体的热膨胀原理相当复杂，对磷、砷掺杂后高温氧化形成的掺杂二氧化硅的热膨胀过程及由此引起的晶圆形变，目前基本上没有相关研究及文献报道，对其影响规律更无从知晓，本发明先通过对磷、砷掺杂元素在高温氧化后对晶圆翘曲度的影响进行定性推导，再通过实验设计得出具体的影响规律，从而发明新的器件制备方法达到解决晶圆马鞍型翘曲度的目的。
固体材料的热膨胀本质上可归结为点阵结构中各质点平均距离随温度的升高而增大。德拜(Debye)理论认为，各原子间的热振动相互牵连制约，随着温度的升高，各质点的热振动加剧，质点间的距离增大，在宏观上表现为晶体膨胀现象。热膨胀来自原子的非简谐振动，以双原子模型为例，热运动使原子离开平衡位置的位移为δ，则两个原子距离 r=r0+δ，(r0为T=0K 时的距离)，两个原子之间的势能U是两个原子间距r的函数：
U=U(r)。此函数可在r=r0处展开成泰勒级数：
；
式中，第一项为常数，第二项为0（势能曲线存在最小值），不考虑膨胀系数与温度的关系，则上述公式保留到3次方，简化如下：
；
式中：
；
用玻尔兹曼统计法，可以算出平均位移：
；
由此得到热膨胀系数(升高单位温度引起的热膨胀量)：
；
其中，кB为玻尔兹曼常数，对于给定的晶体点阵，r0，β，β'也均为常数，这个常数与不同的原子之间间距r0负相关；因此，在同样的温度条件下，掺杂砷元素的氧化硅和掺杂磷元素的氧化硅的热膨胀系数均为与原子间距r0负相关的常数。
在固体材料中，原子之间的间距r0与将原子结合在一起的化学键有关，通常由其键长来描述，键长与形成化学键的原子半径和电负性相关。原子半径越小，键长越短，键能越大；电负性越大，对外围电子的吸引力越强，则键长越短，键能越大；下表是根据元素周期表、修正鲍林电负性表得到的原子半径和电负性。
从表中可以看出，As和P的电负性比较接近，而As原子的原子半径大于P，可以近似认为As与氧原子结合的键长大于P与氧原子结合的键长，也就是说，As与氧原子形成的晶体的热膨胀系数小于P与氧原子形成的晶体。
此外，硅在高温氧化过程中形成非晶二氧化硅，由多个硅原子在中心、氧原子分别占据四个顶点的四面体通过共用氧原子桥连在一起。当单晶硅中掺杂As和P后，在高温氧化过程中，P原子以P2O5形式加入到SiO2中，P取代Si原子位于四面体中心，由于P2O5比Si2O4多出了一个O原子，非桥键氧数目变多，使非晶网络富氧而变得疏松，从而易发生热膨胀，As会氧化成As2O3 形式加入到SiO2中，As2O3比 Si2O4少一个O 氧原子，非桥键氧数目变少，使非晶网络少氧而变得紧密，从而不易发生热膨胀，热氧化生长的二氧化硅及P，As掺杂后的二氧化硅非晶示意图如图36所示。
综上分析可以推出，掺杂磷原子和砷原子的单晶硅在高温热氧化后，含砷氧化硅的热膨胀系数小于含磷氧化硅。由于SGT产品所用衬底是掺砷(As)的单晶硅，掺杂浓度约2×1020cm-3，而正面外延层是掺磷(P)的单晶硅，掺杂浓度约1×1015∼5×1017cm-3，砷的掺杂浓度远大于磷，在非晶网络中的非桥键氧数目远小于正面外延层，所以在同等面积下，背面沟槽产生的压应力大于正面沟槽产生的压应力，这就需要减小背面沟槽的面积使晶圆正面和背面的压应力互相抵消，同时，考虑到后续制程，多晶硅在经过两次沉积、回刻之后，正面和背面的多晶硅厚度不一样也会引起翘曲度差异，同样需要调节背面的压应力以保障晶圆在整个制程中都满足规格。所以，通过调节背面的氧化硅面积可以使晶圆正反面的应力达到平衡，而设置不同的沟槽深度是调节氧化硅面积的最有效方法。在一个具体示例中，通过设计实验 (DOE)发现：对正面沟槽深度为6𝜇m的SGT产品，在沟槽长、宽尺寸一致的情况下，晶圆背面和正面深度比例在y方向(上下区域)为1:5、x方向(左右区域)为1:2.5时，保留中心处不刻蚀，沟槽氧化硅薄膜形成当站晶圆翘曲度问题可以彻底解决。当考虑到SGT工艺的全制程各成膜站点，改善方案另考虑了背面不同区域沟槽刻蚀深度保持一致，保留中心处不刻蚀，以及整个背面一次曝光/一次刻蚀在整个背面形成沟槽，且与正面沟槽深度比为1:4，如图14~图17所示，生产流程中晶圆的马鞍型翘曲度基本上可以消除。由此可得出，要解决马鞍型翘曲度问题，需要在晶圆背面y轴上下区域，x轴左右区域分别形成不同深度或相同深度的沟槽。依此，本发明将晶圆背面分割成四个面积大致相等的四个周边区域，以及由四个区域包围的中心区域，进行了以下实验：实验1：采用两次曝光/两次蚀刻的方法，在晶圆四个周边区域的背面x方向和y方向形成不同深度的与正面图形透视对称的沟槽，沟槽深度分别为1微米和2.5微米，如图15所示；实验2：进行一次曝光/一次刻蚀在晶圆的四个周边区域的背面x方向和y方向形成相同深度的与正面图形透视对称的沟槽，沟槽深度为1.5微米，如图16所示；实验3：对整个背面一次曝光/一次刻蚀，在晶圆的四个周边区域及中心区域的背面形成相同深度的沟槽，沟槽深度为1.5微米，如图17所示；实验表面，沟槽可以达到消除马鞍型翘曲度的目的。
传统SGT工艺中因衬底正面沟槽侧壁氧化硅薄膜产生的压应力与衬底背面氧化硅薄膜产生的压应力失配而导致严重的马鞍型翘曲，本发明在氧化硅薄膜成长前通过在对衬底背面2次光刻、2次干法刻蚀，在晶圆背面x轴左右区域和y轴上下区域分别形成与衬底正面透视对称但不同深度的沟槽，或在晶圆背面x轴左右区域和y轴上下区域一次曝光/一次刻蚀，或对整个背面一次曝光/一次刻蚀形成相同深度的沟槽，之后在高温炉中同时对正面和背面沟槽生长氧化硅薄膜，通过背面沟槽侧壁氧化硅薄膜压应力抵消正面沟槽侧壁氧化硅薄膜压应力，使晶圆变得平坦，从而解决马鞍型翘曲问题。
图18是某SGT产品依本发明提案改善工艺在各薄膜层形成后测量的翘曲量对比，器件中沟槽设计尺寸：长1，700𝜇m、宽1𝜇m、深6𝜇m。图18中的4条线分别表示原工艺、实验1，2，3在制程中各薄膜沉淀/生长站点后的翘曲度。这里翘曲度定义为晶圆x轴最大形变−y轴最大形变。其中实线/十字符号为原工艺，圆形、三角形、菱形符号表示改善方案。原工艺中翘曲度最大为沟槽氧化硅薄膜形成后。改善最明显的是实验1，通过对晶圆背面左右及上下区域依透视对称图案刻蚀不同深度的沟槽，晶圆在沟槽氧化硅薄膜形成后整体翘曲度从556𝜇m降低到小于66𝜇m。不仅如此，在工艺的全制程晶圆翘曲度小于200𝜇m，完全满足设备传送对晶圆形变的要求。
图19是原工艺与改善方案3(实验3) 在制程中各薄膜沉淀/生长站点后x，y轴翘曲度的对比。图中虚线为原工艺翘曲度，另外线为改善方案3(实验3)翘曲度；圆形符号表示y轴翘曲度，菱形符号表示x轴翘曲度。实验3结果显示x，y轴翘曲度绝对值200𝜇m内。对比实验1，实验3在背面一次曝光、一次刻蚀，道数少、成本低，实施起来更容易。
表5
其中，表5中的第1，2项（BVDSS）是击穿电压；第3-8项（CONT、IDSS、IGSS、IGSSR）是器件测试电压下的漏电；第9-10项（RDSON、VFSD）是导通电阻；第11-12项（VTH）是器件开启阈值。数据显示改善方案1-3的各项CP参数都优于原工艺的数值。
通过本发明工艺改善提案(实验1-3)，在高温氧化硅薄膜生长工艺后，y方向的翘曲度得到明显改善，其中实验1在x-y方向的形变差值由原来的556𝜇m改善到66𝜇m，且晶圆整体翘曲度控制在100𝜇m以内；实验3在晶圆x轴、y轴形变绝对值小于200𝜇m；本发明创新提案不仅改善分立器件生产中因翘曲度导致的良率下降，也就是说，改善提案完全满足所有机台传送、静电吸盘上晶圆表面平坦度的需求，器件晶圆测试（CP测试）的关键参数也等同或优于原工艺流程的产品，为高效量产提供了保障。
需要说明的是，上述制备方法不仅考虑了形成沟槽氧化硅薄膜的步骤中晶圆会发生翘曲，还要考虑之后多晶硅沉淀、化学机械研磨、回刻，及后续其它薄膜层应力的综合影响，进而保证了整个制备制程中晶圆的翘曲始终位于所要求的翘曲范围内。
如上所述，本发明的半导体器件的制备方法，具有以下有益效果：
传统SGT工艺中因衬底正面沟槽侧壁氧化硅薄膜产生的压应力与衬底背面氧化硅薄膜产生的压应力失配而导致严重的马鞍型翘曲，本发明在氧化硅薄膜成长前通过在衬底背面形成位置和延伸方相同的背面沟槽，之后在高温炉中同时对正面和背面沟槽生长氧化硅薄膜，通过背面沟槽侧壁氧化硅薄膜压应力抵消正面沟槽侧壁氧化硅薄膜压应力，使晶圆变得平坦，从而解决马鞍型翘曲问题。过本发明工艺的改善，在高温氧化硅薄膜生长工艺后，晶圆翘曲度得到明显改善，本发明不仅改善了分立器件生产中因翘曲度导致的良率下降，完全满足所有机台传送、静电吸盘上晶圆表面平坦度的需求，器件晶圆测试的关键参数也等同或优于传统工艺流程的产品，为高效量产提供了保障。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种半导体器件的制备方法，其特征在于，包括步骤：
提供一衬底；
在所述衬底正面及背面形成正面沟槽和背面沟槽，所述背面沟槽的位置和延伸方向与所述正面沟槽的位置和延伸方向对应，所述衬底的背面具有第一元素掺杂，所述衬底的正面具有第二元素掺杂，所述第一元素的原子半径大于所述第二元素的原子半径，及所述第一元素的掺杂浓度大于所述第二元素的掺杂浓度，所述背面沟槽的深度设置为小于所述正面沟槽的深度；
于所述衬底正面、正面沟槽的顶部、侧壁和底部，所述衬底背面、背面沟槽的顶部、侧壁和底部同时形成氧化硅薄膜。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述背面沟槽的深度与所述正面沟槽的深度比为1:3.5~1:4.5之间。
3.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述衬底包括位于衬底四周的四个周边区域以及由所述四个周边区域包围的中心区域，所述正面沟槽为相同深度的沿第二方向延伸且沿第一方向排布的正面沟槽，所述第二方向与所述第一方向互相垂直；所述背面沟槽包括位于与所述衬底第一方向上的直径交叠的两个周边区域内的第一背面沟槽和位于与所述衬底第二方向上的直径交叠的两个周边区域内的第二背面沟槽。
4.根据权利要求3所述的半导体器件的制备方法，其特征在于：所述背面沟槽还形成于所述中心区域，沟槽延伸方向与周边区域内沟槽延伸方向相同。
5.根据权利要求3所述的半导体器件的制备方法，其特征在于：所述第一背面沟槽与所述正面沟槽的深度比为1:2~1:3之间，所述第二背面沟槽与所述正面沟槽的深度比为1:4~1:5之间。
6.根据权利要求3所述的半导体器件的制备方法，其特征在于：所述第一背面沟槽的深度大于所述第二背面沟槽的深度，所述第二背面沟槽通过一次光刻工艺和一次刻蚀工艺形成，所述第一背面沟槽通过另一次光刻工艺和另一次刻蚀工艺形成。
7.根据权利要求3所述的半导体器件的制备方法，其特征在于：所述第一背面沟槽的深度与所述第二背面沟槽的深度相同，且通过一次光刻和一次刻蚀工艺形成。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述第一元素包括砷，所述第二元素包括磷，所述第一元素的掺杂浓度比所述第二元素的掺杂浓度大两个数量级以上，所述背面沟槽的深度与所述正面沟槽的深度比为1:2~1:5之间。
9.根据权利要求1所述的半导体器件的制备方法，其特征在于：将具有所述正面沟槽和所述背面沟槽的衬底置于氧化炉中，同时对衬底正面、正面沟槽的顶部、侧壁和底部，及所述衬底背面、背面沟槽的顶部、侧壁和底部沉积氧化硅膜，氧化炉温度为950摄氏度~1150摄氏度，氧化硅薄膜厚度为0.1微米~1微米。
10.根据权利要求1所述的半导体器件的制备方法，其特征在于：形成沟槽的步骤包括：
于所述衬底正面形成正面保护层；
于所述衬底背面形成背面沟槽；
于所述衬底背面形成背面保护层；
去除所述正面保护层并在所述衬底的正面形成正面沟槽，其中所述背面沟槽的位置和延伸方向与所述衬底正面的正面沟槽的位置和延伸方向对应；
去除所述背面保护层。
11.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述正面沟槽的长度为100~2000微米，宽度为0.8~2微米，深度为5~8微米。
12.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述衬底包括晶圆和形成在所述晶圆上的外延层，所述正面沟槽形成在所述外延层中。
13.根据权利要求1所述的半导体器件的制备方法，其特征在于：还包括步骤：基于所述正面沟槽在所述衬底正面形成沟槽型半导体器件。
14.根据权利要求13所述的半导体器件的制备方法，其特征在于：所述沟槽型半导体器件包括屏蔽栅沟槽型场效应晶体管。
15.根据权利要求14所述的半导体器件的制备方法，其特征在于：所述制备方法还包括步骤：
于所述衬底正面和衬底背面沉积第一多晶硅，所述第一多晶硅填充所述正面沟槽和背面沟槽；
去除所述衬底正面顶面以上的第一多晶硅，并去除所述正面沟槽中的部分第一多晶硅以形成凹槽；
于所述凹槽中形成屏蔽栅氧层；
于所述衬底正面和衬底背面沉积第二多晶硅，并对所述衬底正面的所述第二多晶硅层进行图形化以形成多晶硅栅；
于所述衬底正面沉积绝缘层并在所述绝缘层中形成源极通孔和栅极通孔，于所述源极通孔和栅极通孔填充金属层以分别形成源极引出孔和栅极引出孔；
在所述绝缘层上形成与所述源极引出孔连接的源极金属和与所述栅极引出孔连接的栅极金属。
CN202310384155.9A 2023-04-12 2023-04-12 半导体器件的制备方法 Active CN116110804B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310384155.9A CN116110804B (zh) 2023-04-12 2023-04-12 半导体器件的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310384155.9A CN116110804B (zh) 2023-04-12 2023-04-12 半导体器件的制备方法

Publications (2)

Publication Number Publication Date
CN116110804A CN116110804A (zh) 2023-05-12
CN116110804B true CN116110804B (zh) 2023-07-21

Family

ID=86258296

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310384155.9A Active CN116110804B (zh) 2023-04-12 2023-04-12 半导体器件的制备方法

Country Status (1)

Country Link
CN (1) CN116110804B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022100412A1 (zh) * 2020-11-12 2022-05-19 重庆万国半导体科技有限公司 一种沟槽功率器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377123B (zh) * 2013-08-14 2017-03-29 上海华虹宏力半导体制造有限公司 成长低应力igbt沟槽型栅极的方法
CN115642075A (zh) * 2021-07-20 2023-01-24 长鑫存储技术有限公司 晶圆形变的调整方法及半导体结构
CN115312374A (zh) * 2022-08-31 2022-11-08 上海积塔半导体有限公司 沟槽式器件晶圆的制备方法及沟槽式器件晶圆
CN115799339A (zh) * 2022-12-28 2023-03-14 龙腾半导体股份有限公司 一种屏蔽栅沟槽mosfet结构及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022100412A1 (zh) * 2020-11-12 2022-05-19 重庆万国半导体科技有限公司 一种沟槽功率器件及其制造方法

Also Published As

Publication number Publication date
CN116110804A (zh) 2023-05-12

Similar Documents

Publication Publication Date Title
KR101651123B1 (ko) 측면 성장 반도체 나노와이어 제조 방법 및 상기 방법에 의해 얻어진 트랜지스터
CN105659395B (zh) 使用离子注入制造太阳能电池发射极区
US20090181502A1 (en) Method for fabricating graphene transistors on a silicon or soi substrate
Anner Planar processing primer
WO2009098548A1 (en) Intermediate product for a multichannel fet and process for obtaining an intermediate product
CN107155377A (zh) 使用离子注入制造太阳能电池发射极区
JP2018537867A (ja) カプセル化ナノ構造及び作製方法
CN113964024B (zh) 半导体器件的制备方法
KR101837423B1 (ko) 접합 soi 웨이퍼의 휨을 산출하는 방법, 및 접합 soi 웨이퍼의 제조방법
CN116110804B (zh) 半导体器件的制备方法
Kato et al. Mechanism and control technique of wafer warpage in process integration for trench field plate power MOSFET
CN116108728B (zh) 晶圆热应力仿真模型的建模方法
Liu et al. Patterning two‐dimensional semiconductors with thermal etching
US20070048966A1 (en) Narrow semiconductor trench structure
US20070096107A1 (en) Semiconductor devices with dielectric layers and methods of fabricating same
CN103000499A (zh) 一种锗硅硼外延层生长方法
US9577099B2 (en) Diamond shaped source drain epitaxy with underlying buffer layer
CN107180861A (zh) 半导体结构及其形成方法
CN110364449A (zh) 栅氧掺氮退火温度的监控方法
CN106298966A (zh) 半导体器件及其制备方法和电子装置
CN102751179B (zh) 一种制备石墨烯器件的方法
Xiang et al. Understanding the clean interface between covalent si and ionic Al 2 O 3
CN107658339A (zh) 基于LRC的直接带隙GeSnP型TFET器件及其制备方法
CN102479713B (zh) Mosfet制造方法及mosfet
CN113964023B (zh) 半导体器件的制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant