CN116092548A - 存储器装置 - Google Patents

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Abstract

提供一种存储器装置。所述存储器装置包括：存储器单元阵列，连接到第一位线和互补位线；第一位线感测放大器，被配置为感测、放大并输出第一位线信号和互补位线信号，第一位线信号在第一位线上输出，并且互补位线信号在互补位线上输出；电荷传输晶体管，连接到第一位线感测放大器，并且被配置为通过第一节点的电荷传输信号选通；偏移晶体管，被配置为基于偏移移除信号连接第一节点和第二节点；以及预充电晶体管，连接在第二节点与预充电电压线之间，并且预充电晶体管被配置为基于均衡信号对第一位线或互补位线进行预充电。

Description

存储器装置
技术领域
本公开涉及一种存储器装置。
背景技术
半导体存储器装置被用于存储数据。由于随机存取存储器(RAM)是易失性存储器装置，所以它主要被用作计算机的主存储器装置。动态随机存取存储器(DRAM)是一种易失性的且由存储器单元组成的RAM。为了有效地感测存储在存储器单元中的数据，用预充电电压对位线和互补位线进行预充电，随后进行电荷共享操作，导致位线的电压电平与互补位线的电压电平之间的差异。感测放大器通过对以上描述的输入电压差(即，位线与互补位线之间的电压差dVBL)进行放大来感测存储在存储器单元中的数据。
近来，随着电子工业的发展，对电子组件的高功能性、高速和小型化的需求已经增加。因此，为了提高半导体存储器装置的集成度，存在减小存储器单元区域和用于驱动与存储器单元区域相邻布置的存储器单元的外围电路的区域的趋势，并且存在增加数据处理单元以实现数据处理的高速形成的趋势。
位线感测放大器可感测并放大存储器单元的电压变化。在这种情况下，位线感测放大器的有效感测裕度可由于位线耦合噪声或位线感测放大器偏移噪声而降低。当电压变化小于或等于预定(或可选地，期望)的电平时，位线感测放大器可不感测位线的电压变化。换言之，位线感测放大器的偏移噪声可以是降低有效感测裕度的因素。
发明内容
本公开的一或多个示例实施例提供一种用于补偿位线感测放大器的偏移的存储器装置。
本公开的一或多个示例实施例还提供具有改进的操作性能的存储器装置。
本公开的一个示例实施例提供一种存储器装置，所述存储器装置包括：存储器单元阵列，连接到第一位线和互补位线；第一位线感测放大器，被配置为感测、放大并输出第一位线信号和互补位线信号，第一位线信号在第一位线上输出，并且互补位线信号在互补位线上输出；电荷传输晶体管，连接到第一位线感测放大器，并且被配置为通过第一节点的电荷传输信号选通；偏移晶体管，被配置为基于偏移移除信号连接第一节点和第二节点；以及预充电晶体管，连接在第二节点与预充电电压线之间，并且预充电晶体管被配置为基于均衡信号对第一位线或互补位线进行预充电。
本公开的另一示例实施例提供一种存储器装置，所述存储器装置包括：存储器单元阵列，连接到感测位线和感测互补位线；局部位线感测放大器，被配置为将在感测位线上输出的第一信号输出到第一位线，并且将在感测互补位线上输出的互补信号输出到互补位线；第一电荷传输晶体管，连接在感测位线与第一位线之间，并且第一电荷传输晶体管被配置为基于第一节点的电荷传输信号而被导通或截止；以及第二电荷传输晶体管，连接在感测互补位线与互补位线之间，并且第二电荷传输晶体管被配置为基于电荷传输信号而被导通或截止，其中，局部位线感测放大器包括：第一均衡晶体管，连接在第二节点与感测互补位线之间并且通过第二节点的信号选通；并且局部位线感测放大器被配置为：使得在偏移移除操作期间预充电电压被供应给第二节点，并且使得在偏移移除操作期间第一节点连接到第二节点。
本公开的另一示例实施例提供一种存储器装置，所述存储器装置包括：存储器单元阵列，在缓冲器裸片的存储器存储体区域中，并且包括多个存储器单元；多个局部位线感测放大器，在存储器存储体区域之间，并且所述多个局部位线感测放大器连接在所述存储器单元与第一位线之间或所述存储器单元与互补位线之间；全局连接控制器，在缓冲器裸片的结区中，并且全局连接控制器被配置为控制所述局部位线感测放大器的操作；以及电荷传输晶体管，被配置为：响应于经由全局连接控制器的第一节点供应的电荷传输信号被施加到电荷传输晶体管的栅极，将所述局部位线感测放大器的感测位线连接到第一位线，并且将局部位线感测放大器的感测互补位线连接到互补位线，并且其中，全局连接控制器连接第一节点和第二节点，同时将预充电电压供应给第二节点，在偏移移除操作期间，所述局部位线感测放大器的第一均衡晶体管的栅极连接到第二节点。
本公开的示例实施例不限于在此阐述的那些示例实施例，通过参照下面给出的本公开的具体实施方式，其他未提及的技术方面将被本公开所属领域的普通技术人员清楚地理解。
附图说明
通过参照所附的图1至图16详细描述本公开的示例实施例，本公开的以上和其他方面和特征将变得更加清楚，其中：
图1是示出解释根据一些示例实施例的存储器装置的图；
图2是示出图1的存储器单元的图；
图3是示出被应用根据一些示例实施例的感测放大器的存储器单元阵列的图；
图4是示出根据一些示例实施例的位线感测放大器的电路图；
图5是示出根据一些示例实施例的局部位线感测放大器的电路图；
图6是根据一些示例实施例的位线感测放大器的等效电路图；
图7是示出根据一些示例实施例的位线感测放大器的均衡电压的曲线图；
图8是示出根据一些示例实施例的位线感测放大器的位线电压的曲线图；
图9是示出根据一些示例实施例的位线感测放大器的操作的时序图；
图10是示出根据一些示例实施例的位线感测放大器的操作的时序图；
图11是示出根据一些示例实施例的位线感测放大器的电路图；
图12是示出根据一些示例实施例的位线感测放大器的操作的时序图；
图13是示出根据一些示例实施例的堆叠式存储器装置的框图；
图14是示出根据一些示例实施例的半导体封装件的示图；
图15是示出根据本公开的一些示例实施例的半导体封装件的实施示例的示图；以及
图16是示出根据一些示例实施例的半导体封装件的示图。
具体实施方式
在下文中，将参照附图描述本公开的各种示例实施例：
图1是示出解释根据一些示例实施例的存储器装置的示图。
参照图1，存储器装置100可以是基于半导体装置的存储装置。例如，存储器装置100可以是动态随机存取存储器(DRAM)(诸如，双倍数据速率静态DRAM(DDR DRAM)、单倍数据速率SDRAM(SDR SDRAM)、低功率DDR SDRAM(LPDDR SDRAM)、低功率SDR SDRAM(LPSDRSDRAM)或直接RDRAM(Rambus DRAM))、或任何其他易失性存储器装置。具体地，存储器装置可以是被应用标准协议(诸如，DDR4或DDR5)的装置。
在一个示例实施例中，被应用DDR4或DDR5标准协议的存储器装置100的数据引脚的数量可以是四、八或十六，并且根据本公开的半导体存储器装置100的数据引脚的数量可以是十六。在下文中，在本发明的描述中使用的存储器系统50的数据引脚的数量的描述可根据动态随机访问存储器的标准协议而被应用，但本公开不限于此。
存储器装置100可响应于从外部装置(例如，存储器控制器)接收的命令CMD、地址ADDR和控制信号经由数据线DQ输出数据。例如，外部存储器控制器可将命令CMD、地址ADDR和控制信号发送到存储器装置100，并且作为响应，存储器装置100可在数据线DQ上输出数据。存储器装置100包括存储器单元阵列110、命令解码器(CMD DEC)112、控制逻辑114、地址缓冲器120、行解码器(ROW DEC)130、列解码器(COL DEC)140、感测放大器阵列150和数据输入/输出电路160。
存储器单元阵列110包括以布置成行和列的矩阵形式提供的多个存储器单元。存储器单元阵列110包括连接到存储器单元的多条字线和多条位线BL。多条字线可连接到存储器单元的行，并且多条位线BL可连接到存储器单元的列。
根据一些示例实施例，存储器单元可包括被配置为存储数据的正常存储器单元、以及冗余存储器单元。冗余存储器单元被用于在正常存储器单元有缺陷时释放正常存储器单元。
命令解码器112对从存储器控制器接收的命令(例如，写入使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)和芯片选择信号(/CS))进行解码。命令CMD可包括激活命令、读取命令、写入命令和预充电命令。
响应于解码后的命令，控制逻辑114可生成存储器单元阵列110的存取操作(例如，写入操作、读取操作和预充电操作)所需的(或可选地，期望的)所有种类的控制信号。
地址缓冲器120从作为外部装置的存储器控制器接收地址ADDR。地址ADDR包括用于对存储器单元阵列110的行进行寻址的行地址RA和用于对存储器单元阵列110的列进行寻址的列地址CA。地址缓冲器120可将行地址RA发送到行解码器130，并且将列地址CA发送到列解码器140。
行解码器130可选择连接到存储器单元阵列110的多条字线WL中的任何一条。行解码器130可对从地址缓冲器120接收的行地址RA进行解码，选择与行地址RA对应的字线中的任何一条，并且激活选择的字线。在字线的激活(即，使能字线的操作)之后，高于电源电压VDD的高功率电压VPP可被施加到存储器单元的存取晶体管的栅极。例如，响应于字线的激活，高功率电压VPP可被施加到存储器单元的存取晶体管的栅极。
列解码器140可从存储器单元阵列110的多条位线BL选择期望的(或可选地，预定的)位线。列解码器140可对从地址缓冲器120接收的列地址CA进行解码以选择与列地址CA对应的期望的位线BL。
感测放大器阵列S/A 150连接到存储器单元阵列110的位线BL。感测放大器阵列150感测从多条位线BL选择的位线的电压变化，并且放大并输出该电压变化。数据输入/输出电路160可经由数据线DQ将基于来自感测放大器阵列150的感测到的和放大后的电压的数据输出到外部。任何位线感测放大器BLSA可连接到由第一位线BL和互补位线BLB组成的位线对，以感测并放大在位线中表示的电势。稍后将在图3和图4中描述位线感测放大器与位线对之间的详细连接。
感测放大器阵列150可从控制逻辑114接收隔离信号ISO和偏移移除信号OC。感测放大器阵列150可根据隔离信号ISO和偏移移除信号OC执行偏移移除操作。例如，偏移指的是构成感测放大器阵列150的半导体元件之间的特性(诸如例如，阈值电压差等)。
图2是示出图1的存储器单元的图。
参照图1和图2，包括在存储器单元阵列中的存储器单元MC连接到字线WL和位线BL中的每个。
存储器单元MC由单元晶体管MTR和单元电容器C组成。存储器装置100可基于包括在存储器单元MC中的单元电容器C的电荷的量来执行读取操作或刷新操作。在这种情况下，用预充电电压Vpre对连接到存储器单元MC的第一位线BL进行预充电。然后，随着字线WL的激活，在用预充电电压Vpre进行充电的第一位线BL的电荷与存储器单元MC的单元电容器C的电荷之间发生电荷共享操作。通过电荷共享操作，第一位线BL的电压可从预充电电压Vpre减少或增加电压变化V。感测放大器阵列150中的每个感测放大器可感测并放大电压变化V。
图3是示出被应用根据一些示例实施例的感测放大器的存储器单元阵列的图。
参照图3，存储器装置200包括多个存储器单元阵列110_1至110_n和多个感测放大器150_1至150_n。
多个感测放大器150_1至150_n中的每个可包括多个位线感测放大器BLSA。位线感测放大器BLSA也可用在图1至图2中描述的感测放大器阵列150来实现。
连接到多个存储器单元阵列110_1至110_n的多个位线对BL和BLB可分别连接到多个位线感测放大器BLSA中的每个。位线感测放大器BLSA中的每个可以是被实现为P型感测放大器和N型感测放大器的交叉耦合差分感测放大器。
位线感测放大器BLSA中的每个是在半导体存储器装置的操作期间正常操作的电路装置，并且与在除了实现位线感测放大器150_2至150_n-1的区域之外的区域中实现的虚设感测放大器150_1和150_n区分开。
根据一些示例实施例，存储器单元阵列110_1的奇数位线可连接到第一位线BL，并且存储器单元阵列110_1的偶数位线可连接到互补位线BLB。位线感测放大器150_2可在两个方向上连接到位线对BL和BLB中的每个。例如，位线感测放大器150_2可在左侧连接到第一存储器单元阵列110_1的奇数位线(例如，BL1、BL3、BL5等)(即，位线BL)，而位线感测放大器150_2可在右侧连接到第二存储器单元阵列110_2的偶数位线(例如，BL0、BL2、BL4等)(即，互补位线BLB)。
在位线感测放大器的感测操作中，当位线BL的电势是高电势时，互补位线BLB的电势变为低电势。同时，在位线感测放大器的感测操作中，当位线BL的电势是低电势时，互补位线BLB的电势变为高电势。
尽管未示出，但是第二存储器单元阵列110_2的奇数位线可通过在与位线感测放大器150_2相反的方向上延伸而连接到位线感测放大器150_3。
图4是示出根据一些示例实施例的位线感测放大器的电路图。
参照图4，根据一些示例实施例，存储器装置300包括全局连接控制器310和多个局部位线感测放大器150_k。局部位线感测放大器150_k中的每个经由电荷传输晶体管MCT连接到全局连接控制器310。电荷传输晶体管MCT可根据电荷传输信号CT(例如，在N型晶体管的情况下是逻辑高)而被导通，并且根据节点N1的电压，电荷传输信号CT可以是逻辑高或逻辑低。
全局连接控制器310可包括传输栅极晶体管MP1和MN1、隔离晶体管MP2、偏移晶体管MN2、内部电源晶体管MN3和预充电晶体管MN4。为了解释的方便，图4示出与包括在局部位线感测放大器150_k中的电荷传输晶体管MCT的任何一列对应的全局连接控制器310，并且根据各种示例实施例，全局连接控制器310可被实现为与局部位线感测放大器150_k的每一列对应。
根据一些示例实施例，通过使用被施加电荷传输信号CT的节点N1作为公共节点，传输栅极晶体管MP1和MN1串联连接在传输栅极电压VTG线与地线之间，并且电荷传输预感测条信号(charge transfer pre-sensing bar signal)CTPSB被施加到P型传输栅极晶体管MP1的栅极，并且电荷传输截止信号CTOFF被施加到N型传输栅极晶体管MN1的栅极。根据一些示例实施例，传输栅极晶体管MP1可基于电荷传输预感测条信号CTPSB将传输栅极电压VTG供应给节点N1，并且传输栅极晶体管MN1可基于电荷传输截止信号CTOFF将接地电压供应给节点N1。
局部位线感测放大器150_k分别连接到多条位线BL和互补位线BLB，并且作为局部位线感测放大器150_k连接。局部位线感测放大器150_k根据连接到存储器单元的隔离晶体管MP2和电荷传输晶体管MCT和MCTB将感测位线SBL或感测互补位线SBLB连接到位线BL或互补位线BLB。根据一些示例实施例，电荷传输晶体管MCT和MCTB可被实现为N型晶体管，并且电荷传输晶体管的一端连接到局部位线感测放大器150_k的感测位线SBL/感测互补位线SBLB，并且电荷传输晶体管的另一端连接到位线BL/互补位线BLB。电荷传输晶体管MCT和MCTB根据供应给栅极的电荷传输信号CT而被导通/截止。例如，在将电荷传输晶体管实现为N型晶体管的情况下，当电荷传输信号CT是逻辑高时，电荷传输晶体管可被导通。在各种示例实施例中，隔离晶体管MP2、偏移晶体管MN2、内部电源晶体管MN3和预充电晶体管MN4(以及其他晶体管)可各自被实现为P型晶体管或N型晶体管。
根据一些示例实施例，隔离晶体管MP2连接在隔离电压线VISO与节点N1之间，并且恢复条信号RSTB被施加到栅极。根据一些示例实施例，隔离晶体管MP2可被实现为P型晶体管，并且当恢复条信号RSTB是逻辑低时，隔离晶体管MP2被激活并被导通。根据另一示例实施例，在将隔离晶体管实现为N型晶体管的情况下，当恢复信号RST是逻辑高时，晶体管可被激活并被导通。
根据一些示例实施例，偏移晶体管MN2连接在节点N2与节点N1之间，并且偏移移除信号OC被施加到栅极。根据一些示例实施例，偏移晶体管MN2可被实现为N型晶体管，并且当偏移移除信号OC是逻辑高时，偏移晶体管MN2可被导通。根据一些示例实施例，偏移晶体管可被实现为P型晶体管，并且当偏移移除信号OC是逻辑低时，偏移晶体管可被导通。
根据一些示例实施例，内部电源晶体管MN3连接在内部电源电压Vinta2线与节点N2之间，并且内部电源使能信号被施加到栅极。内部电源晶体管MN3根据内部电源使能信号将内部电源电压Vinta2供应给节点N2。根据一些示例实施例，内部电源晶体管MN3可以是N型晶体管，但是本公开不限于此，并且内部电源晶体管MN3可被实现为P型晶体管。
根据一些示例实施例，预充电晶体管MN4连接在预充电电压VBL线与节点N2之间，并且均衡信号EQ被施加到栅极。根据一些示例实施例，预充电晶体管MN4可以是N型晶体管，但是本公开不限于此，并且预充电晶体管可被实现为P型晶体管。
根据位线感测放大器的操作，传输栅极电压VTG被施加到节点N1，接地电压GND可被施加到节点N1，隔离电压VISO可被施加到节点N1，或者节点N1可连接到节点N2。
节点N2可根据偏移移除信号OC连接到节点N1，根据存储器单元使能信号接收单元数据存储电压(例如，Vinta2)，或者根据均衡信号PEQ接收均衡电压(例如，VBL)。
在电荷传输预感测方式的存储器装置中，从单元晶体管MTR输出存储器单元的感测电压Vsense，并且存储在感测位线SBL中的信号Vcell被输出到电荷传输晶体管MCT和MCTB的源极端子。因此，电荷传输晶体管MCT可输出通过从栅极-源极电压Vgs减去阈值电压VTH获得的值(Vout＝Vgs-VTH)。然而，随着存储器装置的集成度的增加和存储器单元的尺寸的减小，电荷传输晶体管MCT和电荷传输晶体管MCTB可导致工艺失配。当阈值电压(或阈值电压VTH)由于电荷传输晶体管的失配而改变时，存储器单元的感测电压也可产生误差。然而，为了补偿由失配引起的电荷传输晶体管的阈值电压偏移，在偏移移除操作期间，内部电源电压Vinta2经由内部电源晶体管MN3被额外地供应给节点N1，从而加强供应给电荷传输晶体管MCT的栅极的电荷传输信号CT并最小化或降低由失配导致的阈值电压VTH的偏移效应。
图5是示出根据一些示例实施例的局部位线感测放大器的电路图。
参照图4和图5，局部位线感测放大器150_k连接在被供应第一控制信号LA的第一控制线与被供应第二控制信号LAB的第二控制线之间，并且连接在位线BL与互补位线BLB之间。
局部位线感测放大器150_k包括一端连接到第一控制线的P型放大器(或，放大晶体管)MP11和MP12、以及一端连接到第二控制线的N型放大器(或，放大晶体管)MN11和MN12。P型放大器MP11和MP12以及N型放大器MN11和MN12的另一端可各自电连接到分别与位线BL和互补位线BLB连接的感测位线SBL或感测互补位线SBLB。放大晶体管MP11和放大晶体管MP12、以及放大晶体管MN11和放大晶体管MN12以交叉耦合结构彼此连接。
具体地，放大晶体管MP11连接在第一控制线与感测位线SBL之间，并且栅极连接到感测互补位线SBLB。放大晶体管MP12连接在第一控制线与感测互补位线SBLB之间，并且栅极连接到感测位线SBL。放大晶体管MN11连接在第二控制线与感测位线SBL之间，并且栅极连接到感测互补位线SBLB。放大晶体管MN12连接在第二控制线与感测互补位线SBLB之间，并且栅极连接到感测位线SBL。
根据一些示例实施例，局部位线感测放大器150_k包括第一均衡晶体管MP13和第二均衡晶体管MN13。第二均衡晶体管MN13连接在感测位线SBL与感测互补位线SBLB之间，并且当第二均衡信号EQ被施加到栅极(例如，EQ使能)时电连接感测位线SBL和感测互补位线SBLB，从而连接位线BL和互补位线BLB。第一均衡晶体管MP13连接到节点N2(即，VPEQ节点)和感测互补位线SBLB，并且当第一均衡信号PEQ被施加到栅极时，用预充电电压对电连接的位线BL和互补位线BLB进行预充电。根据一些示例实施例，第一均衡晶体管MP13可以是P型晶体管，并且第二均衡晶体管MN13可以是N型晶体管。
根据一些示例实施例，局部位线感测放大器150_k还包括电荷传输晶体管MCT和MCTB。第一电荷传输晶体管MCT根据电荷传输信号CT建立或中断位线BL与感测位线SBL之间的连接。第二电荷传输晶体管MCTB根据电荷传输信号CT建立或中断互补位线BLB与感测互补位线SBLB之间的连接。根据一些示例实施例，电荷传输晶体管可被实现为如附图所示的N型晶体管，但是本公开不限于此，并且根据各种示例实施例，电荷传输晶体管可被实现为P型晶体管。
根据一些示例实施例，电荷传输晶体管MCT和MCTB的栅极连接到图4中的节点N1，并且因此电荷传输信号CT可被施加到栅极。偏移晶体管MN2可根据偏移移除信号OC来建立或中断节点N2与节点N1之间的连接。
图6是根据一些示例实施例的位线感测放大器的等效电路图，并且图7是示出根据一些示例实施例的位线感测放大器的均衡电压的曲线图。图8是示出根据一些示例实施例的位线感测放大器的位线电压的曲线图。
参照图4和图6，当使能偏移移除信号OC时(即，在偏移移除操作期间)，偏移晶体管MN2电连接节点N1和节点N2。根据如上所述的各种示例实施例，电荷传输晶体管MCT和MCTB的栅极可连接到节点N1，并且节点N2可根据偏移移除信号OC连接到节点N1，或者节点N2可接收内部电源电压Vinta2或接收预充电电压VBL。
当节点N1和节点N2彼此电连接时，单元晶体管(例如，MTR1)的栅极连接到单元晶体管MTR1的漏极端子，以接收预充电电压(将VBL供应给VPEQ节点)。由于单元晶体管MTR1的栅极-漏极连接，存储在存储器单元的电容器C1中的电荷与VPEQ节点(图4中的N2)共享。与同一VPEQ节点(图4中的N2)连接的另一存储器单元MTR2也以相同的方式与存储在电容器C2中的单元晶体管MTR2的漏极共享。例如，与同一VPEQ节点(图4中的N2)连接的另一单元晶体管MTR2也以相同的方式与电容器C2共享存储在电容器C2中的电荷。根据等效电路，如图7中所示，VPEQ节点(图4的N2)的电压随时间增大，并且如图8中所示，位线BL的电压Vbl或互补位线BLB的电压Vblb被表示为阈值电压VTH偏移。
图9是示出根据一些示例实施例的位线感测放大器的操作的时序图。图10是示出根据一些示例实施例的位线感测放大器的操作的时序图。在图9和图10中，X轴表示时间，并且Y轴表示信号电平。
位线感测放大器150顺序地执行预充电操作、偏移移除操作、电荷共享操作、电荷传输操作、感测操作和恢复操作。在示出的示例中，假设存储器单元存储数据“1”。
参照图4、图5、图9和图10，位线感测放大器首先在第一区间(预充电区间，区间0-t1)中执行预充电操作。均衡信号EQ被施加到逻辑高预充电晶体管MN4的栅极，并且预充电晶体管MN4被导通以经由节点N2供应预充电电压VBL。节点N2的预充电电压VBL对位线BL和互补位线BLB进行预充电。在这种情况下，恢复条信号RSTB为逻辑低，并且具有P型的隔离晶体管MP2被导通以将与隔离电压对应的电压供应给节点N2。
如图10中所示，连接到节点N2的电荷传输信号CT变为逻辑高以导通电荷传输晶体管MCT，并且当CTPSB信号为逻辑高且CTOFF信号为逻辑低时，传输栅极晶体管MP1和MN1分别被截止。同时，偏移移除信号OC为逻辑低以使偏移晶体管MN2截止，并且因此，节点N1和节点N2不彼此连接。因此，用预充电电压VBL均匀地对感测位线SBL和感测互补位线SBLB以及位线BL和互补位线BLB进行预充电。
当回顾第二区间(偏移移除(OS)区间，区间t1-t2)时，偏移移除信号OC变为逻辑高以导通偏移晶体管MN2，并且恢复条信号RSTB变为逻辑高以使隔离晶体管MP2截止。当CTPSB信号为逻辑高且CTOFF信号为逻辑低时，传输栅极晶体管MP1和MN1中的每个分别保持截止。内部电源使能信号Vinta2_E变为逻辑高以导通内部电源晶体管MN3。第一均衡信号EQ为逻辑高以导通第一预充电晶体管MN4。第二均衡信号PEQ为逻辑高以使第一均衡晶体管MP13截止。
根据第二区间中的晶体管连接而被供应给节点N2的预充电电压VBL经由导通的偏移晶体管MN2被分配给节点N1。从电荷传输信号CT的电压电平可看出，节点N1的电压可变得低于隔离电压VISO。然而，位线感测放大器150两端的电荷传输晶体管MCT和MCTB被导通，并且内部电源晶体管MN3和预充电晶体管MN4被导通，因此将内部电源电压Vinta2以及预充电电压VBL供应给节点N2。换言之，即使电荷传输晶体管MCT和MCTB具有阈值电压差VTH_MCT和VTH_MCTB，甚至内部电源电压Vinta2也可被内部电源晶体管MN3供应给节点N2，因此减少阈值电压偏移的影响。
由于电荷传输晶体管MCT和MCTB被导通，所以感测位线SBL和感测互补位线SBLB将存储的电荷输出到位线BL和互补位线BLB。然而，由于控制信号LA/LAB处于期望的(或可选地，预定的)中间电平电压，所以P型放大器MP11和MP12以及N型放大器NN11和NN12未能执行放大。
在第三区间(电荷共享(CS)区间，区间t2-t3)中，当CTOFF信号变为逻辑高时，传输栅极晶体管MN1被导通。CTPSB信号为逻辑高，传输栅极晶体管MP1被截止，并且隔离晶体管MP2被截止，并且偏移晶体管MN2也被截止。然而，内部电源晶体管MN3和预充电晶体管MN4从第二区间开始保持导通。根据这样的连接，在第三区间中，供应给节点N2的内部电源电压Vinta2和预充电电压VBL相加在一起以生成均衡电压VPEQ并被存储在节点N2中。节点N1(即，CT)的电压电平通过导通的传输栅极晶体管MN1而变得低于第二区间中的电压电平。
当通过降低节点N1的电压电平使电荷传输信号CT为逻辑低时，电荷传输晶体管MCT和MCTB被截止，并且晶体管MN13通过逻辑高均衡信号EQ被导通，以在存储在存储器单元的单元电容器中的电荷与存储在感测位线SBL或感测互补位线BLB中的电荷之间形成电荷共享操作。例如，当数据“1”被存储在存储器单元中时，感测位线SBL由于电荷共享操作而增加期望的(或可选地，预定的)电平，并且当数据“0”被存储在存储器单元中时，感测位线SBL由于电荷共享操作而减少期望的(或可选地，预定的)电平。在这种情况下，由于电荷传输晶体管MCT和MCTB被截止，因此位线BL和互补位线BLB的逻辑状态在第二区间中保持彼此相似。
在第四区间(电荷传输(CT)区间，区间t3-t4)中，当CTOFF信号变为逻辑低并且CTPSB信号变为逻辑低时，传输栅极晶体管MP1被导通，并且传输栅极晶体管MN1被截止。均衡信号EQ和PEQ变为逻辑低，以使晶体管MN4和图5中的晶体管MN13截止，并且导通晶体管MP13。此外，偏移晶体管MN2和内部电源晶体管MN3被截止。
根据第四区间的晶体管连接，传输栅极电压VTG经由晶体管MP1被供应给节点N1。随着电荷传输信号CT根据节点N1的电压电平而变为逻辑高，电荷传输晶体管MCT和MCTB被导通，使得存储在感测位线SBL和感测互补位线SBLB中的电荷经由电荷传输晶体管MCT和MCTB被输出到位线BL和互补位线BLB。在这种情况下，由于控制信号LA和LAB具有期望的(或可选地，预定的)中间电平电压，因此图5中的P型放大器MP11和MP12以及图5中的N型放大器MN11和MN12未能对存储在感测位线SBL和感测互补位线SBLB中的电荷的量进行放大，并且在电荷共享操作之后，将存储在感测位线SBL和感测互补位线SBLB中的电荷的量不可撤销地输出到位线BL和互补位线BLB。
在第五区间(感测(SEN)区间，区间t4-t5)中，传输栅极晶体管MP1、传输栅极晶体管MN1、预充电晶体管MN4和图5中的均衡晶体管MN13、偏移晶体管MN2和内部电源晶体管MN3的导通/截止状态保持与第四区间中的导通/截止状态相同。然而，随着控制信号LA/LAB转变为逻辑高和逻辑低，图5中的P型放大器MP11和MP12以及图5中的N型放大器MN11和MN12被激活以对存储在感测位线SBL和感测互补位线SBLB中的电荷的量进行放大，并且根据放大后的电荷的量的电压被输出到位线BL和互补位线BLB。
在第六区间(恢复(RST)区间，区间t5-t6)中，当CTOFF信号保持逻辑低并且CTPSB信号从逻辑低变为逻辑高时，传输栅极晶体管MP1再次被截止，并且传输栅极晶体管MN1保持截止。随着恢复条信号RSTB转变为逻辑低，隔离晶体管MP2被导通。控制信号LA/LAB保持与第四区间类似，并且因此图5中的P型放大器MP11和MP12以及图5中的N型放大器MN11和MN12执行放大。随着隔离电压VISO被施加到节点N1，电荷传输信号CT变为逻辑高，并且电荷传输晶体管MCT和MCTB被导通。
位线BL和互补位线BLB可通过电荷传输晶体管MCT和MCTB用感测位线SBL和感测互补位线SBLB来感测，并且因此可用放大后的电荷被充电或被放电。
在下文中，预充电操作在图9中的t6至t8的区间中再次被执行，并且偏移移除操作、电荷共享操作、电荷传输操作、感测操作和恢复操作在t8之后的区间中再次顺序地被执行。
图11是示出根据一些示例实施例的位线感测放大器的电路图。
参照图11，根据一些示例实施例，位线感测放大器(或被称为全局位线感测放大器)包括全局连接控制器310’和多个局部位线感测放大器150_k。每个局部位线感测放大器150_k经由电荷传输晶体管MCT连接到全局连接控制器310’。电荷传输晶体管MCT可根据电荷传输信号CT(例如，在N型晶体管的情况下为逻辑高)被导通，并且根据节点N1的电压，电荷传输信号CT可以是逻辑高或逻辑低。
全局连接控制器310’可包括传输栅极晶体管MP1和MN1、隔离晶体管MP2、偏移晶体管MN2、第一内部电源晶体管MN3、第二内部电源晶体管MN5和预充电晶体管MN4。为了解释的方便，图11示出与包括在局部位线感测放大器150_k中的电荷传输晶体管MCT的任何一列对应的全局连接控制器310’，并且根据各种示例实施例，全局连接控制器310’可被实现为与局部位线感测放大器150_k的每一列对应。
根据一些示例实施例，通过使用被施加电荷传输信号CT的节点N1作为公共节点，传输栅极晶体管MP1和MP2串联连接在传输栅极电压VTG线与地线之间，并且电荷传输预感测条信号CTPSB被施加到第一P型晶体管MP1的栅极，并且电荷传输截止信号CTOFF被施加到第一N型晶体管MN1的栅极。
局部位线感测放大器150_k分别连接到多条位线BL和互补位线BLB，并且作为局部位线感测放大器150_k连接。局部位线感测放大器150_k根据连接到存储器单元的隔离晶体管MP2将感测位线SBL或感测互补位线SBLB连接到位线BL或互补位线BLB。根据一些示例实施例，隔离晶体管MP2连接在隔离电压VISO线与节点N1之间，并且恢复条信号RSTB被施加到栅极。隔离晶体管MP2根据恢复条信号RSTB将位线BL和互补位线BLB与感测位线SBL和感测互补位线SBLB进行隔离。根据一些示例实施例，隔离晶体管MP2可被实现为P型晶体管，并且当恢复条信号RSTB为逻辑低时被激活并被导通。根据另一示例实施例，当隔离晶体管被实现为N型晶体管时，当恢复信号RST为逻辑高时，隔离晶体管可被激活并导通。
根据一些示例实施例，偏移晶体管MN2连接在VPEQ节点与节点N1之间，并且偏移移除信号OC被施加到栅极。根据一些示例实施例，第一内部电源晶体管MN3连接在第一内部电源电压Vinta2线与LA节点之间，并且第一存储器单元使能信号被施加到栅极。根据一些示例实施例，第二内部电源晶体管MN5连接在第二内部电源电压Vinta线与LA节点之间，并且第二存储器单元使能信号被施加到栅极。根据一些示例实施例，预充电晶体管MN4连接在预充电电压VBL线与VPEQ节点之间，并且均衡信号EQ被施加到栅极。
图12是示出根据一些示例实施例的位线感测放大器的操作的时序图。图12的X轴表示时间，并且Y轴表示信号电平。
位线感测放大器150顺序地执行预充电操作、偏移移除操作、电荷共享操作、电荷传输操作、感测操作和恢复操作。在示出的示例中，假设存储器单元已存储数据“1”。将主要描述与图10的差异，并且在此将省略冗余的描述。
参照基于图5和图11的位线感测放大器的图9和图12的曲线图，位线感测放大器首先在第一区间(预充电区间，区间0-t1)中执行预充电操作。在第一区间中，偏移移除信号OC为逻辑低以使偏移晶体管MN2截止，并且因此，节点N1和VPEQ节点不彼此连接。因此，用预充电电压VBL均匀地对感测位线SBL和感测互补位线SBLB以及位线BL和互补位线BLB进行预充电。
当回顾第二区间(偏移移除(OS)区间，区间t1-t2)时，偏移移除信号OC变为逻辑高以导通偏移晶体管MN2，并且隔离晶体管MP2根据恢复条信号RSTB而被截止。传输栅极晶体管MP1和MN1中的每个保持截止。内部电源使能信号Vinta2_E变为逻辑高以导通第一内部电源晶体管MN3和第二内部电源晶体管MN5，并且第一均衡信号EQ变为逻辑高以导通第一预充电晶体管MN4。第二均衡信号PEQ变为逻辑高以使第一均衡晶体管MP13截止。
经由偏移晶体管MN2连接的VPEQ节点的电压被分配到节点N1。如在电荷传输信号CT的电压电平中所见，节点N1的电压电平低于第一区间中的电压电平。然而，由于节点N1的电压电平不是逻辑低，所以位线感测放大器150两端的电荷传输晶体管MCT和MCTB被导通，并且第一内部电源晶体管MN3和第二内部电源晶体管MN5被导通，以将第一内部电源电压Vinta2和内部电源电压Vinta供应给LA节点。然后，预充电晶体管MN4被导通以将预充电电压VBL供应给VPEQ节点。LA节点的电压通过第一内部电源电压和第二内部电源电压来增加，并且感测位线SBL和感测互补位线SBLB接收经由均衡晶体管MP13供应的VPEQ节点的电压，从而逐渐增加电压电平。
由于电荷传输晶体管MCT和MCTB被导通，所以感测位线SBL和感测互补位线SBLB将存储的电荷输出到位线BL和互补位线BLB，但是由于控制信号LA/LAB处于同一电压电平，所以P型放大器MP11和MP12以及N型放大器NN11和NN12未能执行放大。
在第三区间(电荷共享(CS)区间，区间t2-t3)中，传输栅极晶体管MN1被导通，传输栅极晶体管MP1被截止，并且隔离晶体管MP2和偏移晶体管MN2被截止。然而，第一内部电源晶体管MN3和和第二内部电源晶体管MN5以及预充电晶体管MN4从第二区间开始保持截止。在根据这样的连接的第三区间中，在VPEQ节点中，预充电电压VBL作为均衡电压VPEQ被供应给位线感测放大器150。节点N1(即，CT)通过导通的传输栅极晶体管MN1低于第二区间的电压电平。由于电荷传输晶体管MCT和MCTB根据节点N1的电压电平而被截止，并且均衡晶体管MN13被逻辑高的均衡信号EQ导通，因此在存储在存储器单元的单元电容器中的电荷与存储在感测位线SBL或感测互补位线BLB中的电荷之间发生电荷共享操作。例如，当数据“1”被存储在存储器单元中时，感测位线SBL由于电荷共享操作而增加预定的(或替代地，期望的)电平。由于电荷传输晶体管MCT和MCTB在位线和互补位线BLB中被截止，所以它们的逻辑状态在第二区间中保持彼此相似。
在第四区间(电荷传输(CT)区间，区间t3-t4)中，传输栅极晶体管MP1被导通，并且传输栅极晶体管MN1被截止。均衡信号EQ和PEQ变为逻辑低以使晶体管MN4和图5中的MN13截止并导通均衡晶体管MP13。此外，偏移晶体管MN2和内部电源晶体管MN3被截止。
根据第四区间的晶体管连接，传输栅极电压VTG经由晶体管MP1被供应给节点N1，并且电荷传输信号CT根据节点N1的电压电平变为逻辑高，因此导通电荷传输晶体管MCT和MCTB。存储在感测位线SBL和感测互补位线SBLB中的电荷经由电荷传输晶体管MCT和MCTB被输出到位线BL和互补位线BLB。根据图9中的内部电源使能信号Vinta2_E，第一内部电源电压Vinta2或第二内部电源电压Vinta被连续地施加到LA节点。在电荷共享操作之后，存储在感测位线SBL和感测互补位线SBLB中的电荷的量被输出到位线BL和互补位线BLB。
在第五区间(感测(SEN)区间，区间t4-t5)中，传输栅极晶体管MP1、传输栅极晶体管MN1、预充电晶体管MN4和图5中的均衡晶体管MN13、偏移晶体管MN2和内部电源晶体管MN3的导通/截止状态保持与第四区间中的导通/截止状态相同。然而，随着控制信号LA/LAB分别转变为逻辑高和逻辑低，图5中的P型放大器MP11和MP12以及图5中的N型放大器MN11和MN12被激活，以对存储在感测位线SBL和感测互补位线SBLB中的电荷的量进行放大，并且根据放大后的电荷的量的电压被输出到位线BL和互补位线BLB。
在第六区间(恢复(RST)区间，区间t5-t6)中，当CTOFF信号保持逻辑低并且CTPSB信号从逻辑低变为逻辑高时，传输栅极晶体管MP1再次被截止，并且传输栅极晶体管MN1保持截止。随着恢复条信号RSTB转变为逻辑低，隔离晶体管MP2被导通。控制信号LA/LAB保持与第四区间类似，并且因此图5中的P型放大器MP11和MP12以及图5中的N型放大器MN11和MN12执行放大。随着隔离电压VISO被供应给节点N1，电荷传输信号CT变为逻辑高，并且电荷传输晶体管MCT和MCTB被导通。
位线BL和互补位线BLB可通过电荷传输晶体管MCT和MCTB用感测位线SBL和感测互补位线SBLB来感测，并且因此可用放大后的电荷来充电或被放电。
在下文中，预充电操作在图9中的t6至t8的区间中再次被执行，并且偏移移除操作、电荷共享操作、电荷传输操作、感测操作和恢复操作在t8之后的区间中再次顺序地被执行。
图13是示出根据一些示例实施例的堆叠式存储器装置的框图。
参照图13，堆叠式存储器装置400可包括缓冲器裸片410和多个核裸片420至450。例如，缓冲器裸片410可被称为接口裸片、基体裸片、逻辑裸片或主裸片(host die)，并且核裸片420至450中的每个可被称为存储器裸片或从裸片。尽管图13示出四个核裸片420至450被包括在堆叠式存储器装置400中，但是核裸片的数量可被不同地改变。例如，堆叠式存储器装置400可包括八个核裸片、12个核裸片或16个核裸片。
缓冲器裸片410和核裸片420至450可经由硅穿透电极(例如，硅通孔(TSV))堆叠并彼此电连接。因此，堆叠式存储器装置400可具有堆叠有多个裸片410至450的3D存储器结构。例如，堆叠式存储器装置400可基于高带宽存储器(HBM)或混合存储立方体(HMC)标准来实现。
堆叠式存储器装置400可支持多个功能上独立的通道(或库(vault))。例如，堆叠式存储器装置400可支持八个通道CH0至CH7。当通道CH0至CH7中的每个支持128个数据DQ传输路径I/O时，堆叠式存储器装置400可支持1024个数据传输路径。然而，本公开不限于此，并且堆叠式存储器装置400可支持1024个或更多个数据传输路径，并且可支持八个或更多个通道(例如，16个通道)。当堆叠式存储器装置400支持16个通道时，通道中的每个可支持64个数据传输路径。
核裸片420至450中的每个可支持至少一个通道。例如，如图13中所示，核裸片420至450中的每个可支持两个通道(CH0-CH2、CH1-CH3、CH4-CH6及CH5-CH7)。在这种情况下，核裸片420至450可支持不同的通道。然而，本公开不限于此，并且核裸片420至450中的至少两个可支持相同的通道。例如，核裸片420至450中的每个可支持第一通道CH0。
通道中的每个可构成独立的命令和数据接口。例如，每个通道可基于独立的时序需求而被独立地计时，并且可彼此不同步。例如，每个通道可基于独立的命令来改变电源状态或执行刷新操作。
通道中的每个可包括多个存储器存储体401(例如，存储体1至存储体8)。存储器存储体401中的每个可包括连接到字线和位线的存储器单元、行解码器、列解码器和感测放大器。例如，通道CH0至CH7中的每个可包括八个存储器存储体401。然而，本公开不限于此，并且通道CH0至CH7中的每个可包括八个或更多个存储器存储体401。尽管图13示出包括在一个通道中的存储器存储体被包括在一个核裸片中，但是包括在一个通道中的存储器存储体可分布在多个核裸片中。例如，当核裸片420至450中的每个支持第一通道CH0时，包括在第一通道CH0中的存储器存储体可分布在核裸片420至450中。
在一些示例实施例中，一个通道可被划分为独立操作的两个伪通道。例如，伪通道可共享命令和通道的时钟输入(例如，时钟信号CK及时钟使能信号CK)，但可独立地解码和执行命令。例如，当一个通道支持128个数据传输路径时，伪通道中的每个可支持64个数据传输路径。例如，当一个通道支持64个数据传输路径时，伪通道中的每个可支持32个数据传输路径。
缓冲器裸片410和核裸片420至450可包括TSV区域402。被配置为穿透裸片410至450的TSV可布置在TSV区域402中。缓冲器裸片410可通过TSV将信号和/或数据发送到核裸片420至450，或从核裸片420至450接收信号和/或数据。核裸片420至450中的每个可通过TSV将信号和/或数据发送到缓冲器裸片410和其他核裸片，或从缓冲器裸片410和其他核裸片接收信号和/或数据。在这种情况下，信号和/或数据可通过与每个通道对应的TSV被独立地发送和接收。例如，当外部主机装置将命令和地址发送到第一通道CH0以访问第一核裸片420的存储器单元时，缓冲器裸片410可经由与第一通道CH0对应的TSV将控制信号发送到第一核裸片420并访问第一通道CH0的存储器单元。
缓冲器裸片410和核裸片420至450还可包括控制逻辑。控制逻辑可基于从存储器控制器(图1)施加的命令和地址信号而控制对存储器存储体401的访问，并且可生成用于访问存储器存储体401的控制信号。
根据图4或图11的一些示例性实施例，缓冲器裸片410和核裸片420至450可包括全局连接控制器310A和310B。根据一些示例性实施例，全局连接控制器310A和310B可布置在第一半导体层(即，缓冲器裸片410)的外围电路区域中，或者根据其他示例性实施例，可布置在第一半导体层(即，缓冲器裸片410)的结区(junction region)中。例如，根据一些示例实施例，内部电源晶体管MN3和/或MN5可布置在未布置位线感测放大器的结区中。
缓冲器裸片410可包括物理层PHY 411。物理层411可包括用于与外部主机装置通信的接口电路。例如，物理层411可包括与图1中描述的存储器装置接口对应的接口电路。经由物理层411接收到的信号和/或数据可经由TSV被发送到核裸片420至450。
在一些示例实施例中，缓冲器裸片410可包括与通道中的每个对应的通道控制器。通道控制器可管理相应的通道的存储器引用操作(reference operation)，并且可确定相应的通道的时序需求。
在一些示例性实施例中，缓冲器裸片410可包括用于从外部主机装置接收信号的多个引脚。缓冲器裸片410可经由多个引脚接收时钟信号CK、命令/地址信号C/A、写入数据选通信号WDQS和数据信号DQ，并且可发送读取数据选通信号RDQS和数据信号DQ。例如，缓冲器裸片410可包括用于每个通道接收时钟信号CK的两个引脚、用于接收命令/地址信号C/A的14个引脚、用于接收写入数据选通信号WDQS的八个引脚、用于发送读取数据选通信号RDQS的八个引脚和用于发送或接收数据信号DQ的128个引脚。
图14是示出根据一些示例实施例的半导体封装件的示图。
参照图14，半导体封装件1000可包括堆叠式存储器装置1100、片上系统(SoC)1200、中介体1300和封装件基底1400。堆叠式存储器装置1100可包括缓冲器裸片1110和核裸片1120至1150。缓冲器裸片1110可与图13中的缓冲器裸片410对应，并且核裸片1120至1150中的每个可与图13中的核裸片420至450中的每个对应。
核裸片1120至1150中的每个可包括存储器单元阵列。缓冲器裸片1110可包括物理层PHY 1111和直接访问区域DAB 1112。物理层1111可经由中介体1300电连接到片上系统1200的物理层1210。堆叠式存储器装置1100可经由物理层1111从片上系统1200接收信号，或者可将信号发送到片上系统1200。物理层1111可包括参照图13描述的缓冲器裸片410的接口电路。
直接访问区域1112可提供能够测试堆叠式存储器装置1100而不通过片上系统1200的访问路径。直接访问区域1112可包括能够与外部测试装置直接通信的导电装置(例如，端口或引脚)。经由直接访问区域1112接收到的测试信号和数据可经由TSV被发送到核裸片1120至1150。从核裸片1120至1150读取的用于测试核裸片1120至1150的数据可经由TSV和直接访问区域1112被发送到测试装置。因此，可针对核裸片1120到1150执行直接访问测试。
缓冲器裸片1110和核裸片1120至1150可经由TSV 1101和凸块1102彼此电连接。缓冲器裸片1110可经由为每个通道分配的凸块1102从片上系统1200接收供应给每个通道的信号。例如，凸块1102可以是微凸块。
片上系统1200可使用堆叠式存储器装置1100来执行由半导体封装件1000支持的应用。例如，片上系统1200可通过包括处理器(包括中央处理器(CPU)、应用处理器(AP)、图形处理器(GPU)、自然处理单元(NPU)、视觉处理单元(VPU)、图像处理器(ISP)和数字处理器(DSP))中的至少一个来对专用算术运算进行操作。
片上系统1200可包括物理层(PHY)1210和存储器控制器1220。物理层1210可包括用于将信号发送到堆叠式存储器装置1100的物理层1111或从堆叠式存储器装置1100的物理层1111接收信号的输入/输出电路。片上系统1200可经由物理层1210将各种信号供应给物理层1111。供应给物理层1111的信号可经由物理层1111的接口电路和TSV 1101被发送到核裸片1120至1150。
存储器控制器1220可控制堆叠式存储器装置1100的整体操作。存储器控制器1220可经由物理层1210将用于控制堆叠式存储器装置1100的信号发送到堆叠式存储器装置1100。
中介体1300可连接堆叠式存储器装置1100和片上系统1200。中介体1300可在堆叠式存储器装置1100的物理层1111与片上系统1200的物理层1210之间建立连接，并且可供应使用导电材料形成的物理路径。因此，堆叠式存储器装置1100和片上系统1200可被堆叠在中介体1300上，使得它们向彼此发送信号或从彼此接收信号。
凸块1103可附接到封装件基底1400的上部，并且焊球1104可附接到封装件基底1400的下部。例如，凸块1103可以是倒装芯片凸块。中介体1300可经由凸块1103被堆叠在封装件基底1400上。半导体封装件1000可经由焊球1104将信号发送到其他外部封装件或半导体装置，或从其他外部封装件或半导体装置接收信号。例如，封装件基底1400可以是印刷电路板(PCB)。
图15是示出根据本公开的一些示例实施例的半导体封装件的实施示例的示图。
参照图15，半导体封装件2000可包括多个堆叠式存储器装置2100和片上系统(SoC)2200。堆叠式存储器装置2100和片上系统2200可被堆叠在中介体2300上，并且中介体2300可被堆叠在封装件基底2400上。半导体封装件2000可经由附接到封装件基底2400的下部的焊球2001将信号发送到其他外部封装件或半导体装置，或从其他外部封装件或半导体装置接收信号。
堆叠式存储器装置2100中的每个可基于HBM标准来实现。然而，本公开不限于此，并且堆叠式存储器装置2100中的每个可基于GDDR、HMC或宽I/O标准来实现。堆叠式存储器装置2100中的每个可与图14的堆叠式存储器装置1100对应。
片上系统2200可包括至少一个处理器(诸如，CPU、AP和NPU)和用于控制多个堆叠式存储器装置2100的多个存储器控制器。片上系统2200可经由存储器控制器将信号发送到相应的堆叠式存储器装置，或从相应的堆叠式存储器装置接收信号。片上系统2200可与图14中的片上系统1200对应。
图16是示出根据一些示例实施例的半导体封装件的示图。
参照图16，半导体封装件3000可包括堆叠式存储器装置3100、主裸片3200和封装件基底3300。堆叠式存储器装置3100可包括缓冲器裸片3110和核裸片3120至3150。缓冲器裸片3110可包括用于与主裸片3200通信的物理层(PHY)3111，并且核裸片3120至3150中的每个可包括存储器单元阵列。堆叠式存储器装置3100可与图13中的堆叠式存储器装置400对应。
主裸片3200可包括用于与堆叠式存储器装置3100通信的物理层(PHY)3210和用于控制堆叠式存储器装置3100的整体操作的存储器控制器3220。此外，主裸片3200可包括用于控制半导体封装件3000的整体操作并执行由半导体封装件3000支持的应用的处理器。例如，主裸片3200可包括至少一个处理器(诸如，CPU、AP和NPU)。
堆叠式存储器装置3100可基于TSV 3001而布置在主裸片3200上，并且可被垂直堆叠在主裸片3200上。因此，缓冲器裸片3110、核裸片3120至3150和主裸片3200可经由TSV3001和凸块3002彼此电连接，而无需中介体。例如，凸块3002可以是微凸块。
凸块3003可附接到封装件基底3300的上部，并且焊球3004可附接到封装件基底3300的下部。例如，凸块3003可以是倒装芯片凸块。主裸片3200可经由凸块3003而被堆叠在封装件基底3300上。半导体封装件3000可经由焊球3004将信号发送到其他外部封装件或半导体装置，或从其他外部封装件或半导体装置接收信号。
在另一示例性实施例中，堆叠式存储器装置3100可仅以核裸片3120至3150来实现，而无需缓冲器裸片3110。在这种情况下，核裸片3120至3250中的每个可包括用于与主裸片3200通信的接口电路。核裸片3120至3250中的每个可经由TSV 3001将信号发送给主裸片3200或从主裸片3200接收信号。
尽管以上已经参照附图描述了本公开的示例实施例，但是如本领域技术人员将理解的，本公开可以以许多不同的形式实现而不改变技术主题和必要特征。因此，在此阐述的示例实施例仅是示例，而不应被解释为限制。

Claims (20)

1.一种存储器装置，包括：
存储器单元阵列，连接到第一位线和互补位线；
第一位线感测放大器，被配置为感测、放大并输出第一位线信号和互补位线信号，第一位线信号在第一位线上输出，并且互补位线信号在互补位线上输出；
电荷传输晶体管，连接到第一位线感测放大器，并且被配置为通过第一节点的电荷传输信号选通；
偏移晶体管，被配置为基于偏移移除信号连接第一节点和第二节点；以及
预充电晶体管，连接在第二节点与预充电电压线之间，并且预充电晶体管被配置为基于均衡信号对第一位线或互补位线进行预充电。
2.根据权利要求1所述的存储器装置，还包括：
隔离晶体管，连接在隔离电压线与第一节点之间，并且隔离晶体管被配置为：基于恢复条信号，(i)将第一位线与第一位线感测放大器的感测位线进行隔离，并且(ii)将互补位线与第一位线感测放大器的感测互补位线进行隔离。
3.根据权利要求1所述的存储器装置，其中，第二节点被配置为在偏移晶体管的偏移移除操作期间接收内部电源电压。
4.根据权利要求1所述的存储器装置，还包括：
内部电源晶体管，连接在第二节点与内部电源线之间，并且内部电源晶体管被配置为基于内部电源使能信号将内部电源电压供应给第二节点。
5.根据权利要求1所述的存储器装置，还包括：
第一传输栅极晶体管，连接在传输栅极电压线与第一节点之间，并且第一传输栅极晶体管被配置为基于电荷传输预感测条信号将传输栅极电压供应给第一节点。
6.根据权利要求5所述的存储器装置，还包括：
第二传输栅极晶体管，连接在第一节点与接地电源线之间，并且第二传输栅极晶体管被配置为基于电荷传输截止信号将接地电压供应给第一节点。
7.一种存储器装置，包括：
存储器单元阵列，连接到感测位线和感测互补位线；
局部位线感测放大器，被配置为将在感测位线上输出的第一信号输出到第一位线，并且将在感测互补位线上输出的互补信号输出到互补位线；
第一电荷传输晶体管，连接在感测位线与第一位线之间，并且第一电荷传输晶体管被配置为基于第一节点的电荷传输信号而被导通或截止；以及
第二电荷传输晶体管，连接在感测互补位线与互补位线之间，并且第二电荷传输晶体管被配置为基于电荷传输信号而被导通或截止，
其中，局部位线感测放大器包括：第一均衡晶体管，连接在第二节点与感测互补位线之间并且通过第二节点的信号选通；并且
局部位线感测放大器被配置为：使得在偏移移除操作期间预充电电压被供应给第二节点，并且使得在偏移移除操作期间第一节点连接到第二节点。
8.根据权利要求7所述的存储器装置，还包括：
第一传输栅极晶体管，连接在传输栅极电压线与第一节点之间，并且第一传输栅极晶体管被配置为基于电荷传输预感测条信号将传输栅极电压供应给第一节点。
9.根据权利要求8所述的存储器装置，还包括：
第二传输栅极晶体管，连接在第一节点与接地电源线之间，并且第二传输栅极晶体管被配置为基于电荷传输截止信号将接地电压供应给第一节点。
10.根据权利要求9所述的存储器装置，还包括：
隔离晶体管，连接在隔离电压线与第一节点之间，并且隔离晶体管被配置为：基于恢复条信号，(i)将第一位线与感测位线进行隔离，并且(ii)将互补位线与感测互补位线进行隔离。
11.根据权利要求7所述的存储器装置，还包括：
偏移晶体管，连接在第一节点与第二节点之间，并且偏移晶体管被配置为基于偏移移除信号连接第一节点和第二节点；以及
预充电晶体管，连接在预充电电压线与第二节点之间，并且预充电晶体管被配置为在偏移移除操作期间将预充电电压供应给第二节点。
12.根据权利要求11所述的存储器装置，还包括：
内部电源晶体管，连接在第一内部电源线与第二节点之间，并且内部电源晶体管被配置为在偏移移除操作期间将内部电源电压供应给第二节点。
13.根据权利要求11所述的存储器装置，还包括：
第一内部电源晶体管，连接在第一内部电源线与第一控制线之间，并且第一内部电源晶体管被配置为在偏移移除操作期间将第一内部电源电压供应给第一控制线，以及
第二内部电源晶体管，连接在第二内部电源线与第一控制线之间，并且第二内部电源晶体管被配置为在偏移移除操作期间将第二内部电源电压供应给第一控制线。
14.根据权利要求13所述的存储器装置，其中，局部位线感测放大器包括：
多个P型放大器，所述多个P型放大器的一端连接到第一控制线，并且所述多个P型放大器的另一端连接到感测位线和感测互补位线；以及
多个N型放大器，所述多个N型放大器的一端连接到第二控制线，并且所述多个N型放大器的另一端连接到感测位线和感测互补位线，
其中，多个P型放大器中的一个和多个N型放大器中的一个彼此交叉耦合。
15.根据权利要求14所述的存储器装置，其中，局部位线感测放大器包括：第二均衡晶体管，被配置为基于第二均衡信号连接感测位线和感测互补位线。
16.一种存储器装置，包括：
存储器单元阵列，在缓冲器裸片的存储器存储体区域中，并且包括多个存储器单元；
多个局部位线感测放大器，在存储器存储体区域之间，并且所述多个局部位线感测放大器连接在所述多个存储器单元与第一位线之间或所述多个存储器单元与互补位线之间；
全局连接控制器，在缓冲器裸片的结区中，并且全局连接控制器被配置为控制所述多个局部位线感测放大器的操作；以及
电荷传输晶体管，被配置为：响应于经由全局连接控制器的第一节点供应的电荷传输信号被施加到电荷传输晶体管的栅极，将所述多个局部位线感测放大器的感测位线连接到第一位线，并且将所述多个局部位线感测放大器的感测互补位线连接到互补位线，并且
其中，在偏移移除操作期间，全局连接控制器连接第一节点和第二节点，同时将预充电电压供应给第二节点，所述多个局部位线感测放大器的第一均衡晶体管的栅极连接到第二节点。
17.根据权利要求16所述的存储器装置，其中，全局连接控制器包括：
偏移晶体管，连接在第一节点与第二节点之间，并且偏移晶体管被配置为基于偏移移除信号连接第一节点和第二节点；以及
预充电晶体管，连接在预充电电压线与第二节点之间，并且预充电晶体管被配置为在偏移移除操作期间将预充电电压供应给第二节点。
18.根据权利要求17所述的存储器装置，其中，全局连接控制器包括：
内部电源晶体管，连接在第一内部电源线与第二节点之间，并且内部电源晶体管被配置为在偏移移除操作期间将内部电源电压供应给第二节点。
19.根据权利要求17所述的存储器装置，其中，全局连接控制器包括：
第一内部电源晶体管，连接在第一内部电源线与第一控制线之间，并且第一内部电源晶体管被配置为在偏移移除操作期间将第一内部电源电压供应给第一控制线；以及
第二内部电源晶体管，连接在第二内部电源线与第一控制线之间，并且第二内部电源晶体管被配置为在偏移移除操作期间将第二内部电源电压供应给第一控制线。
20.根据权利要求17所述的存储器装置，其中，全局连接控制器包括：
第一传输栅极晶体管，连接在传输栅极电压线与第一节点之间，并且第一传输栅极晶体管被配置为基于电荷传输预感测条信号将传输栅极电压供应给第一节点；以及
第二传输栅极晶体管，连接在第一节点与接地电源线之间，并且第二传输栅极晶体管被配置为基于电荷传输截止信号将接地电压供应给第一节点。
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