KR20240080817A - 메모리 장치 - Google Patents

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KR20240080817A
KR20240080817A KR1020220164498A KR20220164498A KR20240080817A KR 20240080817 A KR20240080817 A KR 20240080817A KR 1020220164498 A KR1020220164498 A KR 1020220164498A KR 20220164498 A KR20220164498 A KR 20220164498A KR 20240080817 A KR20240080817 A KR 20240080817A
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장미지
서영훈
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삼성전자주식회사
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Abstract

복수의 비트라인 및 워드라인에 각각 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 제1 메모리 셀과 제1 연결배선을 통한 제1 비트라인을 통해 전기적으로 연결되는 제1 비트라인 센스앰프, 제2 메모리 셀과 상기 제1 연결배선길이와 다른 제2 연결배선길이의 제2 비트라인을 통해 전기적으로 연결되는 제2 비트라인 센스앰프를 포함하고, 상기 제1 비트라인의 제1 보상부하와 상기 제2 비트라인의 제2 보상부하를 조절하여, 상기 제2 비트라인의 RC 로드(RC load)와 상기 제1 비트라인의 RC 로드가 같아진다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 좀 더 구체적으로, 비트라인센스앰프를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀들에 저장된 데이터를 효율적으로 감지하기 위해서 비트라인과 상보 비트라인은 프리차지 전압으로 프리차지되며, 그 후에 전하 공유(charge sharing) 동작이 수행되어 비트라인의 전압 레벨과 상보 비트라인의 전압 레벨의 차이가 발생한다. 센스앰프는 상기와 같은 입력전압차, 즉 비트라인과 상보 비트라인의 전압차(dVBL)를 증폭하여 메모리 셀들에 저장된 데이터를 감지한다.
최근 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이에 따라 반도체 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀 영역과 메모리 셀 영역에 인접하게 배치되는 메모리 셀을 구동하기 위한 주변 회로(Peripheral Circuit)의 면적을 줄이고, 이와 함께 데이터 처리의 고속화를 위해 데이터 처리 단위를 늘리는 것이 추세이다.
비트라인 센스앰프는 메모리 셀의 전압 변화량을 감지하고 이를 증폭할 수 있다. 비트라인 센스앰프는 오프셋 캔슬링 동작- 차지 셰어링 동작- 차지 트랜스퍼 동작 - 센싱 동작 -리스토어 동작을 수행하는데, 오프셋 캔슬링 동작은 비트라인/상보비트라인들의 위치에 따른 부하 오프셋에 따른 영향에 민감하다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 비트라인 센스앰프에서 비트라인/상보비트라인들 간의 부하 오프셋 미스매치(Load Offset Mismatch)를 균일하게 맞춰줄 수 있는 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위하여 일 실시예에 따른 메모리 장치는 복수의 비트라인 및 워드라인에 각각 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 제1 메모리 셀과 제1 연결배선을 통해 제1 비트라인과 전기적으로 연결되는 제1 BLSA(Bitline Sense Amplifier) 및 상기 제1 연결배선과 길이가 다른 제2 연결배선을 통해 제2 비트라인과 전기적으로 연결되는 제2 BLSA를 포함하고, 상기 제1 비트라인의 제1 보상부하와 상기 제2 비트라인의 제2 보상부하를 조절하여, 상기 제1 비트라인과 상기 제2 비트라인의 RC 로드(RC load)가 같아진다.
상기 과제를 해결하기 위하여 다른 실시예에 따른 메모리 장치는 제1 센싱 비트라인 노드와 제1 센싱 상보비트라인 노드 사이에 연결된 제1 메모리 셀 및 제2 센싱 비트라인 노드와 제2 센싱 상보비트라인 노드 사이에 연결된 제2 메모리 셀을 포함하는 메모리 셀 어레이; 제1 비트라인 노드와 상기 제1 센싱 비트라인 노드 사이에 연결된 제1 오프셋제거 트랜지스터 및 제1 상보비트라인 노드와 상기 제1 센싱 상보비트라인 노드 사이에 연결된 제1 상보 오프셋제거 트랜지스터를 포함하는 제1 BLSA, 및 제2 비트라인 노드와 상기 제2 센싱 비트라인 노드 사이에 연결된 제2 오프셋제거 트랜지스터 및 제2 상보비트라인 노드와 상기 제2 센싱 상보비트라인 노드 사이에 연결된 제2 상보 오프셋제거 트랜지스터를 포함하는 제2 BLSA을 포함하고, 상기 제1 센싱 비트라인 노드와 상기 제1 오프셋제거 트랜지스터의 일단을 연결하는 제1 연결배선의 길이는 상기 제2 센싱 비트라인 노드와 상기 제2 오프셋제거 트랜지스터의 일단을 연결하는 제2 연결배선의 길이와 다르고, 상기 제1 연결배선과 상기 제2 연결배선의 RC 로드(RC load)가 균일해지도록 상기 제1 연결배선의 제1 보상부하 및 상기 제2 연결배선의 제2 보상부하를 조절한다.
상기 과제를 해결하기 위하여 또다른 실시예에 따른 메모리 장치는 제1 레이어 상에 배치되고, 복수의 센싱 비트라인 및 상보 센싱비트라인 쌍(pair) 사이에 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 상기 제1 레이어 아래 이격된 제2 레이어 상에 배치되고, 일단은 제1 센싱 비트라인에 연결되고 타단은 제1 연결배선을 통해 제1 비트라인에 연결된 제1 오프셋제거 트랜지스터, 상기 제2 레이어 상에 배치되고, 일단은 제1 상보 센싱비트라인에 연결되고 타단은 제1 상보배선을 통해 상기 제1배선과 동일한 길이의 제1 상보비트라인에 연결된 제1 상보 오프셋제거 트랜지스터, 상기 제2 레이어 상에 배치되고, 일단은 제2 센싱 비트라인에 연결되고 타단은 상기 제1 연결배선과 다른 길이의 제2 연결배선을 통해 제2 비트라인에 연결된 제2 오프셋 제거 트랜지스터 및 상기 제2 레이어 상에 배치되고, 일단은 제2 상보 센싱비트라인에 연결되고 타단은 상기 제2 연결배선과 동일한 길이의 제2 상보배선을 통해 제2 상보비트라인에 연결된 제2 상보 오프셋제거 트랜지스터를 포함하고, 상기 제1 연결배선에 대한 제1 보상부하 및 상기 제2 연결배선 및 상기 제2 상보배선에 대한 제2 보상부하를 상기 제1 연결배선과 상기 제2 연결배선의 길이비율에 기초하여 조절한다.
도 1은 몇몇 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 셀을 설명하는 도면이다.
도 3는 몇몇 실시예에 따른 비트라인센스앰프가 적용된 메모리 셀 어레이를 보여주는 도면이다.
도 4는 몇몇 실시예들에 따라 메모리 장치의 배치를 나타낸 개념도이다.
도 5는 몇몇 실시예에 따른 도 3의 제2 레이어(220)를 설명하기 위한 개념도이다.
도 6는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다.
도 7은 트랜지스터의 채널 길이 및 채널 폭에 따라 턴온 저항이 달라지는 것을 설명하기 위한 전압-전류 그래프이다.
도 8a는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 오프셋제거 트랜지스터에 대한 채널폭을 설명하기 위한 표이고, 도 8b는 도 8a의 오프셋제거 트랜지스터(MN6)의 채널을 간단히 나타낸 레이아웃도이다.
도 9a는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 오프셋제거 트랜지스터에 대한 채널길이를 설명하기 위한 표이고, 도 9b는 도 9a의 오프셋제거 트랜지스터(MN6)의 채널을 간단히 나타낸 레이아웃도이다.
도 10a는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 오프셋제거 트랜지스터에 대해 조절되는 채널길이 및 채널폭을 설명하기 위한 표이고, 도 10b는 도 10a의 오프셋제거 트랜지스터(MN6)의 채널을 간단히 나타낸 레이아웃도이다.
도 11a 및 도 11b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다.
도 12 및 도 13은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널폭을 설명하기 위한 표이다.
도 14는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널길이를 설명하기 위한 표이다.
도 15는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널폭 대비 채널길이 비율을 설명하기 위한 표이다.
도 16은 게이트 바이어스에 따른 트랜지스터의 턴온 저항 변화를 설명하기 위한 전압-전류 그래프이고, 도 17은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 게이트 바이어스 설정을 설명하기 위한 표이다.
도 18a 및 도 18b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다.
도 19 및 도 20은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 보상 트랜지스터에 대한 채널폭을 설명하기 위한 표이다.
도 21는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 보상 트랜지스터에 대한 채널길이를 설명하기 위한 표이다.
도 22는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널폭 대비 채널길이 비율을 설명하기 위한 표이다.
도 23은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 게이트 바이어스 설정을 설명하기 위한 표이다.
도 24a 및 도 24b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다.
도 25a 및 도 25b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다.
도 25a 및 도 25b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다.
도 26a 및 도 26b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다.
이하에서, 도 1 내지 도 26b를 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 장치에 대해서 설명한다.
도 1은 몇몇 실시예들에 따른 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예를 들어, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM), LPDDR SDRAM(Low Power DDR SDRAM), LPSDR SDRAM(Low Power SDR SDRAM), Direct RDRAM(Rambus DRAM) 등과 같은 DRAM(Dynamic Random Access Memory)이거나, 임의의 휘발성 메모리 장치일 수 있다. 특히 DDR4 또는 DDR5 등과 같은 표준 규약이 적용되는 장치일 수 있다.
일 실시예로, DDR4 또는 DDR5 표준 규약이 적용되는 데이터 핀의 개수는 4개, 8개 또는 16개일 수 있고, 본원 발명에 따른 반도체 메모리 장치(100)의 데이터 핀의 개수는 16개 일 수 있다. 이하 본원의 설명에서 이용되는 메모리 시스템(50)의 데이터 핀의 개수 등의 설명은 상기 동적 랜덤 액세스 메모리에 대한 표준 규약에 따라 적용될 수 있으나, 반드시 이에 한정되는 건 아니다.
메모리 장치(100)는 외부 장치, 예를 들어, 메모리 콘트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들에 응답하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(112), 제어 로직(114), 어드레스 버퍼(120), 로우 디코더(130), 칼럼 디코더(140), 센스앰프 어레이(150), 그리고 데이터 입출력 회로(160)를 포함한다.
메모리 셀 어레이(110)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.
몇몇 실시예에 따라 메모리 셀은 데이터를 저장하는 노말 메모리 셀(normal memory cell)과 리던던트 메모리 셀(redundant memory cell)을 포함할 수 있다. 리던던트 메모리 셀은 노말 메모리 셀이 불량(defective)인 경우에 결함 노말 메모리 셀을 구제하기 위해 사용된다.
커맨드 디코더(112)는 메모리 콘트롤러로부터 수신되는 커맨드(CMD), 예를 들어 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩한다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.
제어 로직(114)은 디코딩된 커맨드에 응답하여 메모리 셀 어레이(110)에 대한 액세스 동작, 예를 들면 기입 동작, 독출 동작, 프리 차지 동작 등에 필요한 각종 제어신호들을 생성할 수 있다.
어드레스 버퍼(120)는 외부 장치인 메모리 콘트롤러로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 로우를 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(110)의 칼럼을 어드레싱하는 칼럼 어드레스(CA)를 포함한다. 어드레스 버퍼(120)는 로우 어드레스(RA)를 로우 디코더(130)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(140)로 전송할 수 있다.
로우 디코더(130)는 메모리 셀 어레이(110)와 연결된 복수의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 어드레스 버퍼(120)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다. 워드라인의 활성화 즉 워드라인 인에이블 동작 시에 메모리 셀의 억세스 트랜지스터의 게이트에는 전원전압(VDD)보다 높은 고전원전압(VPP)이 인가될 수 있다.
칼럼 디코더(140)는 메모리 셀 어레이(110)의 복수의 비트라인들(BL) 중 소정의 비트라인을 선택할 수 있다. 칼럼 디코더(140)는 어드레스 버퍼(120)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여, 칼럼 어드레스(CA)에 상응하는 소정의 비트라인(BL)을 선택할 수 있다.
센스앰프 어레이(S/A, 150)는 메모리 셀 어레이(110)의 비트라인들(BL)과 연결된다. 센스앰프 어레이(150)는 복수의 비트라인들(BL) 중 선택된 비트라인의 전압 변화를 감지하고, 이를 증폭하여 출력한다.
데이터 입출력 회로(160)는 센스앰프 어레이(150)로부터 감지 증폭된 전압을 기반으로 출력되는 데이터를 데이터 라인들(DQ)을 통해 외부로 출력할 수 있다. 임의의 비트라인 센스앰프(BLSA)는 비트 라인에 나타나는 전위를 센싱 및 증폭하기 위해 제1 비트라인(BL)과 상보 비트라인(BLB)으로 이루어진 비트라인 페어에 연결될 수 있다. 구체적인 비트라인 센스앰프와 비트라인 페어와의 연결에 대해서는 도 4에서 후술한다.
센스앰프 어레이(150)는 제어 로직(114)으로부터 아이솔레이션 신호(ISO)와 오프셋 제거 신호(OC)를 수신할 수 있다. 센스앰프 어레이(150)는 아이솔레이션 신호(ISO)와 오프셋 제거 신호(OC)에 따라 오프셋 제거 동작을 수행할 수 있다. 예시적으로, 오프셋은 센스앰프 어레이(150)를 구성하는 반도체 소자들 간 특성, 예를 들면 문턱 전압의 차이를 가리킨다.
도 2는 도 1의 메모리 셀을 설명하는 도면이다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이에 포함된 메모리 셀(MC)은 워드 라인들(WL) 각각과 비트 라인들(BL) 각각에 접속된다. 설명의 편의를 위해 비트 라인(BL)만 도시하였으나, 메모리 셀(MC)은 비트 라인(BL) 및 상보 비트 라인(BLB)에 연결된다.
메모리 셀(MC)은 셀 트랜지스터(MTR)와 셀 커패시터(C)로 구성된다. 메모리 장치(100)는 메모리 셀(MC)에 포함된 셀 커패시터(C)의 전하량을 기반으로 읽기 동작 또는 리프레쉬 동작을 수행할 수 있다. 이 때, 메모리 셀(MC)과 연결된 제1 비트라인(BL)은 프리차지 전압(Vpre)으로 프리차지 된다. 이 후, 워드라인(WL)이 활성화됨에 따라, 프리차지 전압(Vpre)으로 충전된 제1 비트라인(BL)의 전하 및 메모리 셀(MC)의 셀 커패시터(C)의 전하 간 차지 셰어링 동작이 일어난다. 차지 셰어링 동작에 의해 제1 비트라인(BL)의 전압은 프리차지 전압(Vpre)에서 전압 변화량(V) 만큼 감소 또는 증가할 것이다. 센스앰프 어레이(150)의 내 센스앰프 각각은 전압 변화량(V)을 감지하고, 이를 증폭할 수 있다.
도 3는 몇몇 실시예에 따른 비트라인센스앰프가 적용된 메모리 셀 어레이를 보여주는 도면이다.
도 3을 참조하면, 메모리 장치(100)는 복수의 메모리 셀 어레이들(110_1~110_n)과 복수의 비트라인센스앰프들(150_1~150_n)을 포함한다.
복수의 비트라인센스앰프들(150_1~150_n) 각각은 복수의 비트라인 센스앰프들(이하 BLSA로 호칭)을 포함할 수 있다. BLSA들은 도 1 내지 도 3에서 설명된 센스앰프 어레이(150)로 구현될 수 있다.
복수의 메모리 셀 어레이들(110_1~110_n)과 각각 연결된 복수의 비트라인-상보비트라인 쌍들(BL-BLB pair)은 각각 복수의 BLSA과 연결될 수 있다. BLSA 각각은 P형 센스앰프 및 N형 센스앰프로 구현된 크로스 커플드 차동 센스앰프(differential sense amplifier)일 수 있다.
BLSA 각각은 반도체 메모리 장치의 동작 시에 정상적으로 동작하는 회로 소자들로서, 비트라인 센스앰프(150_2~150_n-1)가 구현된 영역 이외의 영역에 구현된 더미(dummy) 센스앰프(150-1, 150-n)들과는 구별되어 있다.
몇몇 실시예에 따라, 메모리 셀 어레이(110_1)의 홀수 비트라인은 제1 비트라인(BL)에 연결되고, 짝수 비트라인은 상보비트라인(BLB)에 연결될 수 있다. BLSA(150-2)는 양 방향으로 비트라인쌍들(BL, BLB) 각각에 연결될 수 있다. 예를 들어 BLSA(150-2)는 좌측의 제1 메모리 셀 어레이(110_1)의 홀수번째 비트라인(예를 들어 BL1, BL3, BL5,? 등) 즉, 비트라인(BL)과 연결되고, 비트라인 센스앰프(150-2)는 우측의 제2 메모리 셀 어레이(110_2)의 짝수번째 비트라인(예를 들어 BL0, BL2, BL4,? 등), 즉, 상보비트라인(BLB)에 연결될 수 있다.
BLSA의 센싱 동작에서 비트라인(BL)의 전위가 고전위인 경우에 상보 비트라인(BLB)의 전위는 저전위로 된다. 한편, BLSA의 센싱 동작에서 비트라인(BL)의 전위가 저전위인 경우에 상보 비트라인(BLB)의 전위는 고전위로 된다.
도시되지 않았지만, 제2 메모리 셀 어레이(110_2)의 홀수번째 비트라인은 BLSA(150-2)의 반대 방향으로 연장되어 BLSA(150-3)에 연결될 수 있다.
BLSA(150_1 내지 150_n)은 도 3에서 평면으로 도시되어 있으나, 이는 메모리 셀 어레이(110_1, 110_2, 내지 110_n)과 비트라인(BL) 또는 상보비트라인(BLB)의 연결을 설명하기 위한 것으로, 다양한 실시예에 따라 BLSA(150)는 메모리 셀 어레이(110)와 같은 레이어 상에 배치될 수도 있고, 또는 다른 실시예에 따라 BLSA(150)는 다른 로직 회로와 함께 메모리 셀 어레이(110)와 다른 레이어에 배치될 수도 있다.
도 4는 몇몇 실시예들에 따라 메모리 장치의 배치를 나타낸 개념도이다.
도 1 및 도 4를 참조하면, 몇몇 실시예에 따라 메모리 장치(100)는 복수의 레이어에 구현될 수 있다. 제1 레이어(210)와 제2 레이어(220)는 서로 수직 방향으로 이격되어, 평행한 평면일 수 있다. 예를 들어 제1 레이어(210)는 셀 어레이 레이어, 제2 레이어(220)는 로직 레이어라고 호칭할 수도 있다.
일 실시예에 따라, 메모리 셀 어레이(110)는 제1 레이어(210)에 배치되고, 메모리 셀 어레이(110)를 구동하기 위한 주변 회로들(120,130,140,150, 160, 112, 114 등)은 제2 레이어(220)에 배치될 수 있다.
또는 일 실시예에 따라 제1 레이어(210)는 메모리 셀 어레이(110),로우 디코더(130) 및 컬럼 디코더(140)를 포함하고, 제2 레이어(220)는 나머지 주변회로(112, 114, 120, 150, 160)을 포함하도록 배치될 수도 있다.
또는 일 실시예에 따라 커맨드 디코더(112), 컨트롤 로직(114)은 별도의 레이어에 배치되고, 제2 레이어(220)는 나머지 주변회로(120, 130, 140, 150, 160)을 포함할 수도 있다.
상기 실시예들에서, 제1 레이어(210)의 메모리 셀(MC)은 비트라인(BL), 상보 비트라인(BLB)과 연결되고, 비트라인/상보 비트라인(BL/BLB)은 제2 레이어(220)에 있는 비트라인 센스앰프(150)에 연결된다. 이때 메모리 셀의 위치에 따라 비트라인/상보비트라인(BL/BLB)의 부하 오프셋(Load offset)이 발생할 수 있다.
도 5는 몇몇 실시예에 따른 도 3의 제2 레이어(220)를 설명하기 위한 개념도이다.
도 1, 도 4 및 도 5를 참조하면, 제2 레이어(220)는 메모리 셀 어레이(110)를 구동하기 위한 주변회로들을 포함할 수 있다.
몇몇 실시예에 따라 제2 레이어(220)는 센스앰프 영역(221-1, 221-2) 및 주변회로 영역(223-1, 223-2)을 포함할 수 있다. 센스앰프 영역(222-1,221-2)은 비트라인(BL) 및 상보비트라인(BLB) 각각에 연결되어 메모리 셀(MC)의 전압 변화량을 센싱하고 증폭하는 복수의 비트라인 센스앰프(150)가 배치될 수 있다. 주변회로 영역(223-1, 223-2)은 도 1의 주변회로 중 비트라인 센스앰프를 제외한 나머지 주변회로 구성들(예를 들어 120, 130, 140, 160 등)을 포함할 수 있다.
몇몇 실시예에 따라 제2 레이어(220)는 복수의 센스앰프 영역(221-1, 221-2)과 복수의 주변회로 영역(223-1, 223-2)을 포함할 수 있는데, 도시된 예에서, 제2 레이어(220)는 2개의 센스앰프 영역(221-1, 221-2)과 2개의 주변회로 영역(223-1, 223-2)을 포함하는 경우로 설명하나, 본 발명의 실시예에 이러한 실시예에 한정되는 것은 아니라 할것이다.
제1 레이어(210)의 메모리 셀 어레이는 서브 어레이로 구분되어 배치될 수 있다. 예를 들어 센스앰프 영역(221-1) 및 주변회로 영역(223-1)에 상응하는 위치에 제1 서브 어레이가 배치되고, 센스앰프 영역(221-2) 및 주변회로 영역(223-2)에 상응하는 위치에 제2 서브 어레이가 배치될 수 있다.
센스앰프 영역(221-1, 221-2)과 주변회로 영역(223-1, 223-2)은 점대칭으로 배치될 수 있다. 예를 들어 제1 행은 센스앰프 영역(221-1)과 주변회로 영역(223-1)이 배치되고, 제2행은 주변회로 영역(223-2)과 센스앰프 영역(221-2)이 배치될 수 있다. 센스앰프 영역(221-1)과 센스앰프 영역(221-2)은 서로 점대칭으로 배치될 수 있고, 주변회로 영역(223-1)과 주변회로 영역(223-2)는 서로 점대칭으로 배치될 수 있다.
센스앰프 영역(221-1)은 복수의 연결 비트라인 배선(A1, B1, C1, D1)들을 포함하고, 연결 비트라인 배선(A1, B1, C1, D1)들은 X방향으로 연장되면서, Y방향으로 서로 이격되며 평행하게 배치된다. 주변회로 영역(223-1)은 연결 신호 배선(A3, B3, C3, D3)들을 포함하고, 연결 신호 배선(A3, B3, C3, D3)들은 X방향으로 연장되면서, Y방향으로 서로 이격되며 평행하게 배치된다. 몇몇 실시예에 따라 연결 비트라인 배선과 연결 신호 배선은 X방향으로 연장되는 동일한 축 상에 배치될 수도 있다. 예를 들어 연결 비트라인 배선(A1)과 연결 신호 배선(A3)는 서로 이격되면서도 동일한 X축 상에 배치될 수 있다.
연결 영역(TA, TB, TC, TD)은 복수의 관통 채널(Through Channel)을 포함하고, 관통 채널은 각각 독립적으로 비트라인/상보비트라인(BL/BLB) 신호, 워드라인 신호, 제어신호 등을 전달한다.
연결영역(TA, TB, TC, TD)은 연결 비트라인(A1, B1, C1, D1)과 제1 레이어(210)의 메모리 셀의 비트라인/상보비트라인(BL/BLB)을 연결할 수 있다. 연결영역(TA,TB,TC,TD)은 연결 배선(A2,B2,C2,D2)을 통해 주변회로 영역(223-1)의 연결 신호 배선(A3,B3,C3,D3)에 연결될 수 있다.
연결영역(TA,TB,TC,TD)은 센스앰프 영역(221-1) 내에서 X방향 및 Y방향에서 모두 엇갈리게 배치될 수 있다. 즉, X방향으로 서로 다른 X축 상에 배치되면서도 Y방향으로도 서로 다른 Y축 상에 배치될 수 있다. 예를 들어 연결영역(TA, TB, TC, TD)은 연결 배선(A2, B2, C2, D2)이 점점 길어지거나 점점 짧아지도록, 평면 관점에서 대각선으로 배치될 수 있다. 또는 예를 들어 연결영역(TA, TB, TC, TD)은 연결 배선(A2, B2, C2, D2)이 길어졌다가 짧아지거나, 짧았다가 길어지는, 평면 관점에서 U자형(또는 뒤집어진 U자형)으로 배치될 수 있다.
즉, 연결 비트라인 배선(A1, B1, C1, D1)과 제2 연결 배선(A3, B3, C3, D3)은 각각의 영역(221-1,223-1)에서 동일한 길이를 가지나, 연결배선(A2, B2, C2, D2)은 연결영역(TA,TB,TC,TD)에 상응하여 배선길이가 달라진다. 비트라인 센스앰프(150)는 연결배선(A2, B2, C2, D2)의 길이에 상응하는 부하 오프셋을 갖게 된다. 부하 오프셋은 예를 들면 메모리 셀의 비트라인(BL)과 비트라인 센스 앰프(150) 사이를 연결하는 연결 배선의 길이에 따라 RC 로드(Resistive Capacitive Load, 이하 RC 로드)가 달라지는 것을 말한다. 도시된 예로 설명하면, 연결 배선(A2)의 RC 로드는 연결 배선(D2)의 RC 로드와 다른 값을 가질 수 있다.
이러한 연결 배선의 길이에 따른 비트라인/상보비트라인의 RC 로드 오프셋 미스매치는 비트라인 센스앰프(150)의 오프셋 캔슬링 동작시 영향을 줄 수 있다.
도 6는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다. 도 6의 비트라인 센스앰프(10)는 도 1의 비트라인 센스앰프(150)의 일 실시예일 수 있다.
도 6을 참조하면, 몇몇 실시예에 따른 BLSA(10)는 증폭 트랜지스터(MP1, MP2, MN1, MN2), 분리 트랜지스터(MN3, MN4), 오프셋 제거 트랜지스터(MN5, MN6) 및 이퀄라이징 인에이블 트랜지스터(MP7)를 포함할 수 있다.
증폭 트랜지스터(MP1, MP2, MN1, MN2)는 제1 제어 신호(LA)가 공급되는 제1 공급라인(LA line, N1)과 제2 제어 신호(LAB)가 공급되는 제2 공급라인(LAB line, N2) 사이에 연결된다. 예를 들어 P타입 증폭 트랜지스터(MP1)와 N타입 증폭 트랜지스터(MN1)은 제1 공급라인(N1)과 제2 공급라인(N2) 사이에 직렬로 연결되고, P타입 증폭 트랜지스터(MP2)와 N타입 증폭 트랜지스터(MN2)은 제1 공급라인(N1)과 제2 공급라인(N2) 사이에 직렬로 연결된다. P타입 증폭 트랜지스터(MP1)와 N타입 증폭 트랜지스터(MN1)의 드레인 단자는 센싱비트라인노드(N3)에 공통으로 연결되고, P타입 증폭 트랜지스터(MP2)와 N타입 증폭 트랜지스터(MN2)의 드레인 단자는 상보 센싱비트라인노드(N4)에 공통으로 연결된다. N3 노드는 상보센싱비트라인 노드(SBLB), N4 노드는 센싱비트라인 노드(SBL)로 호칭할 수도 있다.
P타입 트랜지스터(MP1)와 P타입 트랜지스터(MP2)는 서로 크로스 커플링으로 게이트 단자가 드레인 단자에 연결된다(MP1의 게이트는 N4 노드에 연결되고, MP2의 게이트는 N3 노드에 연결된다).
N타입 트랜지스터(MN1)와 N타입 트랜지스터(MN2)는 서로 크로스 커플링으로 게이트 단자가 드레인 단자에 연결된다(MN1의 게이트는 N4 노드에 연결되고, MN2의 게이트는 N3 노드에 연결된다). 한편, N타입 증폭 트랜지스터(MN1)의 게이트는 메모리 셀의 비트라인(BL)과 연결된 비트라인 노드(N5)와 연결되고, N타입 증폭 트랜지스터(MN2)의 게이트는 메모리 셀의 상보 비트라인(BLB)와 연결된 상보비트라인 노드(N6)에 연결된다.
분리트랜지스터(MN3)는 N5 노드와 N4 노드 사이에 연결되어 분리 제어 신호(P2)에 따라서 비트라인(BL)과 센싱비트라인(SBL)을 연결하거나 차단한다. 분리트랜지스터(MN4)는 N6 노드와 N3 노드사이에 연결되어 분리 제어 신호(P2)에 따라서 상보비트라인(BLB)과 상보센싱비트라인(SBLB)을 연결하거나 차단한다.
몇몇 실시예에 따라 BLSA(10)는 이퀄라이징 인에이블 트랜지스터(MP7)를 포함한다. 이퀄라이징 인에이블 트랜지스터(MP7)는 이퀄라이징 제어 신호(PEQ)에 따라 센싱비트라인 노드(N3)에 연결되어 이퀄라이징 전압으로 센싱비트라인(SBL)을 프리차징한다.
몇몇 실시예에 따라 BLSA(10)는 오프셋제거 트랜지스터(MN5, MN6)를 포함한다. 오프셋제거 트랜지스터(MN5, MN6)는 비트라인(BL)과 상보센싱비트라인(SBLB), 또는 상보비트라인(BLB)과 또는 센싱비트라인(SBL) 사이에 발생하는 오프셋을 제거한다. 오프셋제거 트랜지스터 (MN5)는 비트라인 노드(N5)와 상보센싱비트라인 노드(N3) 사이에 연결되어, 오프셋 제어 신호(P1)에 따라 비트라인(BL)과 상보센싱비트라인(SBLB)을 서로 연결하거나 차단한다. 오프셋제거 트랜지스터(MN6)는 상보비트라인 노드(N6)와 센싱비트라인 노드(N4) 사이에 연결되어, 오프셋 제어 신호(P1)에 따라 상보 비트라인(BLB)과 센싱비트라인(SBL)을 서로 연결하거나 차단한다.
몇몇 실시예에 따른 BLSA(10)는 레벨 밸런싱 트랜지스터(MN8)을 더 포함할 수 있다. 레벨 밸런싱 트랜지스터(MN8)는 프리차지 동작에서 트랜지스터(MP1, MP2) 간의 임계전압(Vth) 차이가 발생하지 않도록 프리차지 동작 중 턴온되어 노드(N3)와 노드(N4)을 동일 레벨로 맞추어줄 수 있다.
비트라인(BL)은 비트라인 자체의 기생저항(Rbl) 및 기생 커패시터(Cbl)을 가질 수 있다. 상보비트라인(BLB) 또한 상보비트라인 자체의 기생저항(Rbl, Rbp) 및 기생 커패시터(Cbl, Cbp)를 가질 수 있다. 그러나 앞서 설명한 바와 같이 BLSA(10)의 레이어(220) 상 위치에 따라 즉 BLSA(10)의 N5 노드, N6 노드에 대한 연결배선(도 5의 A2, B2, C2, D2)의 길이가 달라져서 비트라인 자체의 RC 로드(Rbl, Cbl)와 상보 비트라인 자체의 RC 로드(Rbl+Rbp, Cbl+Cbp)는 서로 연결배선 길이에 따른 추가 기생저항(Rbp), 추가 기생 커패시터(Cbp)만큼 차이가 날 수도 있다.
즉, BLSA(10)는 비트라인 측과 상보비트라인 측이 메모리 셀 어레이와 서로 다른 길이의 연결배선으로 각각 연결될 수 있다. 예를 들어 비트라인이 짧은 연결배선으로 연결되고 상보비트라인이 긴 연결배선으로 연결될 수도 있고, 반대로 비트라인이 긴 연결배선으로 연결되고 상보비트라인이 짧은 연결배선으로 연결될 수도 있다. 이렇게 비트라인과 상보비트라인dp 서로 다른 길이의 연결배선이 연결되면, BLSA(10)가 차동 센싱(differential sensing)을 할 때 기생 저항 또는 기생 커패시터만큼 영향을 받을 수 있다.
몇몇 실시예에 따라 도 5를 참고하여, 비트라인(BL)은 동일한 길이를 가진다고 가정하고, 각 영역마다 상보비트라인(BLB)의 연결 배선 길이가 달라진다고 가정하자. 복수의 BLSA(10) 중 A영역의 BLSA가 가장 짧은 연결 배선 길이를 가지고, D영역의 BLSA가 가장 긴 연결 배선 길이를 가지며, 연결 배선은 A2: B2: C2: D2 =1:2:3:4의 비율로 길어진다고 가정한다. 이에 따라 각 비트라인마다 보상부하가 별도로 없을 경우 A2, B2, C2, D2 순서로 RC 로드가 길어질 수 있다. 도 6에서 BLSA(10)에 포함된 오프셋 트랜지스터(MN5)는 채널폭 Woc1, 채널길이 Loc1을 갖는다고 하고, 오프셋 트랜지스터(MN6)는 채널폭 Woc2, 채널길이 Loc2를 갖는다고 하자. 설명의 편의를 위해 상보비트라인(BLB)의 연결 배선 길이가 다른 경우로 설명하나, 비트라인(BL)의 연결 배선 길이가 영역마다 차이가 있는 경우에도 본 발명의 실시예들이 동일하게 적용될 수 있다고 할 것이다.
메모리 장치는 BSLA(10)의 위치에 상관없이 RC 로드 오프셋 미스매치를 방지하기 위해 BLSA(10)마다 보상부하를 더 포함할 수 있다. 이하 도 7a 내지 도 26a에서 다양한 실시예에 따라 메모리 장치의 보상부하 조절에 대해 설명한다.
도 7은 트랜지스터의 채널 길이 및 채널 폭에 따라 턴온 저항이 달라지는 것을 설명하기 위한 전압-전류 그래프이다.
도 7을 참조하면, 트랜지스터는 채널 폭 및/또는 채널 길이를 조절하여 턴온 저항을 조절할 수 있다. 트랜지스터의 턴온 저항값(R)은 채널 단면적(A)에 반비례하고(즉, ), 채널 길이(L)에 비례한다. 채널폭(W)은 단면적에 비례하므로, 턴온저항값은 채널폭에 반비례한다. 이러한 관계에 따라 메모리 장치 설계시 트랜지스터의 채널 길이를 조절하거나 채널 폭을 조절하거나 또는 채널폭 대비 채널길이의 비율을 조절하면, 트랜지스터의 전압-전류 그래프에 따라 턴온저항값을 R에서 R'로 조정할 수 있다.
몇몇 실시예에 따라 메모리 장치는 오프셋제거 트랜지스터(MN5, MN6)의 턴온저항을 조절하여 보상부하를 조절할 수 있다. 예를 들어 오프셋제거 트랜지스터(MN5, MN6)의 채널폭을 조절하거나, 채널길이를 조절하거나 또는 채널폭과 채널길이의 비율을 조절하여, 보상부하를 조절할 수 있다. 도 8a 내지 도 10b는 오프셋제거 트랜지스터의 턴온저항을 조절하는 실시예이다.
도 8a는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 오프셋제거 트랜지스터에 대한 채널폭을 설명하기 위한 표이고, 도 8b는 도 8a의 오프셋제거 트랜지스터(MN6)의 채널을 간단히 나타낸 레이아웃도이다.
예를 들어 도 6 내지 도 8a를 참고하면, 오프셋제거 트랜지스터(MN5)의 채널폭 Woc1은 A영역(MN5) Woc, B영역(MN5) Woc, C영역(MN5) Woc, D영역(MN5) Woc으로, 1:1:1:1의 비율을 가지고, 각각 턴온저항값(Roc1)으로 40kohm을 갖는다. 즉 BLSA 위치에 상관없이 동일한 채널폭을 가지고 동일한 턴온저항값을 가진다. 반면 오프셋 트랜지스터(MN6)의 채널폭 Woc2는 상보 연결배선 길이(예를 들어 도 5의 A2, B2, C2, D2) 차이를 고려하여 A영역(MN6) Woc, B영역(MN6) 1.3Woc, C영역(MN6) 2Woc, D영역(MN6) 4Woc으로, 1:1.3:2:4의 비율을 가진다. 상기 채널폭(Woc2)의 차이에 따라 각 영역 BLSA의 오프셋제거 트랜지스터(MN6)의 턴온저항값(Roc2)은 40kohm, 30kohm, 20kohm, 10kohm을 갖는다.
즉, BLSA 위치에 따른 상보 연결배선 길이는 1:2:3:4의 비율을 가지는데 비해 턴온저항값(Roc2)은 4:3:2:1의 비율을 갖도록 하여, 상보 연결배선의 기생 부하(Rbp, Cbp)와 오프셋제거 트랜지스터에 의한 보상 부하(Roc)가 합산된 RC 로드가 균일해지도록 한다. 다시 말하면, 오프셋제거 트랜지스터(MN6)는 연결배선 길이 비율의 역비율(reverse raito)에 따른 턴온저항값(Roc2)을 가진다.
오프셋제거 트랜지스터(MN6)는 도 8a의 채널폭 비율에 따라 도 8b와 같이 설계될 수 있다. 도 8b를 참고하면, 오프셋 제거트랜지스터(MN6)는 Y방향으로 연장되며 서로 X방향으로 이격되는 한 쌍의 액티브 영역 상에 액티브 영역에 일부 오버랩되면서 Y방향으로 길게 연장되는 게이트 폴리가 배치되고, 게이트 폴리 양쪽으로 작은 사각형의 다이렉트 컨택이 서로 다른 X축상에 배치된다. 다이렉트 컨택은 액티브 영역에 전기적으로 각각 연결되는 소스/드레인 컨택일 수 있다. . 채널폭(a)은 게이트 폴리 레이어와, 게이트 폴리 레이어 아래에서 액티브 영역 쌍(pair)으로 인해 채널로 형성되는 면적 중, 다이렉트 컨택을 기준으로 긴 길이(도시된 도면에서 Y방향 길이)로 정의될 수 있다.
예를 들어 오프셋 제거 트랜지스터(MN5) 각각에 대해 A영역의 채널폭(Woc, A)은 1a이고, B영역의 채널폭(Woc, B)은 1.3a, C영역의 채널폭(Woc, C)은 2a, D영역의 채널폭(Woc, D)은 4a와 같이 설정될 수 있다.
도 9a는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 오프셋제거 트랜지스터에 대한 채널길이를 설명하기 위한 표이고, 도 9b는 도 9a의 오프셋제거 트랜지스터(MN6)의 채널을 간단히 나타낸 레이아웃도이다.
예를 들어 도 6 및 도 9a를 참고하면, 오프셋제거 트랜지스터(MN5)의 채널길이 Loc1은 A영역(MN5) Loc, B영역(MN5) Loc, C영역(MN5) Loc, D영역(MN5) Loc으로, 1:1:1:1의 비율을 가지고, 각각 턴온저항값(Roc1)으로 40kohm을 갖는다. 즉 BLSA 위치에 상관없이 동일한 채널길이를 가지고 동일한 턴온저항값을 가진다. 반면 각 영역 BLSA의 오프셋제거 트랜지스터(MN6)는 보상부하로서 턴온저항값(Roc2)은 40kohm, 30kohm, 20kohm, 10kohm을 갖도록 한다. 예를 들어 오프셋 트랜지스터(MN6)의 채널길이 Loc2는 상보 연결배선 길이(예를 들어 도 5의 A2, B2, C2, D2) 차이를 고려하여 A영역(MN6) 4Loc, B영역(MN6) 3Loc, C영역(MN6) 2Loc, D영역(MN6) 4Loc으로, 4:3:2:1의 비율을 가진다. 채널길이(Loc2)의 차이에 따라 저항값(R)은 배선 길이(L)에 비례하기 때문에, 채널길이(Loc2)의 비율은 턴온저항값의 비율, 즉 연결 배선의 길이 비율(A2:B2:C2:D2=1:2:3:4)의 역수, 즉, 길이의 역비율에 상응하도록 설정할 수 있다.
오프셋제거 트랜지스터(MN6)는 도 9a의 채널길이 비율에 따라 도 9b와 같이 설계될 수 있다. 도 9b를 참고하면, 오프셋 제거트랜지스터(MN6)는 게이트 폴리가 Y방향으로 길게 연장되어 배치되고, 게이트 폴리 일측에 Y방향이 장축인 직사각형의 액티브 영역이 Y방향으로 이격되어 배치되고, 게이트 폴리 타측에 Y방향으로 이격된 3개의 액티브 영역이 배치된다. 상면(planar view)에서 봤을 때 액티브 영역은 좌우가 뒤집어진(flip) 3자 모양으로 배치된다. 다이렉트 컨택은 게이트 폴리 타측에 Y방향으로 서로 이격되며 형성된 3개의 액티브 영역 중 중앙 액티브 영역이 아닌 액티브 영역 상에 각각 배치된다. 다이렉트 컨택은 액티브 영역에 전기적으로 각각 연결되는 소스/드레인 컨택일 수 있다. 채널길이(b)는 게이트 폴리 레이어와, 게이트 폴리 레이어 아래의 레이어가 오버랩되어 채널로 형성되는 면적 중, 다이렉트 컨택을 기준으로 긴 길이(도시된 X방향)로 정의될 수 있다. 즉, 게이트 폴리를 교차하는 다이렉트 컨택-액티브 영역 간 채널 길이 또는 게이트 폴리 중심으로 서로 X방향으로 이격된 액티브 영역-액티브 영역 간 채널 길이일 수 있다.
예를 들어 오프셋 제거 트랜지스터(MN6) 각각에 대해 A영역의 채널길이(Loc, A)은 Y방향으로 연장되는 게이트 폴리 아래 다이렉트 컨택-액티브 영역 간 채널 길이 또는 게이트 폴리 중심으로 서로 X방향으로 이격된 액티브 영역-액티브 영역 간 형성되는 채널이 4개 생기므로 4b이고, B영역의 채널길이(Loc, B)은 액티브 영역 간 채널 길이 또는 액티브 영역-액티브 영역 간 형성되는 채널이 3개 생기므로 3b이고, C영역의 채널길이(Loc, C)는 2b, D영역의 채널길이(Loc, D)는 1b와 같이 설정될 수 있다.
도 10a는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 오프셋제거 트랜지스터에 대해 조절되는 채널길이 및 채널폭을 설명하기 위한 표이고, 도 10b는 도 10a의 오프셋제거 트랜지스터(MN6)의 채널을 간단히 나타낸 레이아웃도이다.
예를 들어 도 6 및 도 10a를 참고하면, 오프셋제거 트랜지스터(MN5)의 채널 폭 대비 채널길이의 비(Loc1/Woc1)는 BLSA 위치에 상관없이 동일한 채널길이를 가지고 동일한 턴온저항값을 가진다. 예를 들어 A영역(MN5) 2Loc/Woc, B영역(MN5) 2Loc/Woc, C영역(MN5) 2Loc/Woc, D영역(MN5) 2Loc/Woc으로, 1:1:1:1의 비율을 가지고, 각각 턴온저항값(Roc1)으로 40kohm을 갖는다.
반면 각 영역 BLSA의 오프셋제거 트랜지스터(MN6)는 조절된 보상부하로서 턴온저항값(Roc2)은 40kohm, 30kohm, 20kohm, 10kohm을 갖도록 한다. 예를 들어 상보 연결배선 길이(예를 들어 도 5의 A2, B2, C2, D2) 차이를 고려하여 A영역(MN6) 2Loc/Woc, B영역(MN6) Loc/0.8Woc, C영역(MN6) Loc/Woc, D영역(MN6) Loc/2Woc로, 턴온저항값이 4:3:2:1의 비율을 가진다. 앞서 설명한대로 저항값(R)은 채널길이(L)에 비례하고 채널폭(W)에 반비례하기 때문에, 턴온저항값의 비율에 따라 채널폭이나 채널길이를 조절하여 채널 폭 대비 채널길이의 비(Loc/Woc)를 즉 연결 배선길이의 역비율(Loc_A:Loc_B:Loc_C:Loc_D = 1/1 : 1/2 : 1/3 : 1/4 = 4:3:2:1)에 상응하도록 설정할 수 있다.
오프셋제거 트랜지스터(MN6)는 도 10a의 채널길이/채널폭 비율에 따라 도 10b와 같이 설계될 수 있다. 도 10b를 참고하면, 오프셋 제거 트랜지스터(MN6)는 A영역에서는 Y방향으로 연장되는 게이트 폴리 레이어가 배치되고, 게이트 폴리 일측은 Y방향이 장축인 하나의 액티브 영역, 게이트 폴리 타측은 Y방향이 장축이면서 Y방향으로 서로 이격된 2개의 액티브 영역이 배치되고, 상기 2개의 액티브 영역 각각에 다이렉트 컨택이 배치된다. 이때 형성되는 채널 폭(Woc)은 1a, 채널 길이(Loc)는 2b가 된다. B영역에서는 게이트 폴리 양측으로 서로 다른 Y축 길이를 갖는 액티브 영역이 각각 배치되고, 액티브 영역 각각에 다이렉트 컨택이 배치된다. 채널 폭(Woc)는 게이트 폴리 레이어 아래에 형성되는 채널이 짧은 액티브 영역을 기준으로 형성되므로, 0.8a가 되고, 채널 길이(Loc)는 게이트 폴리 레이어 아래 채널 폭으로 1b가 된다. C영역에서는 게이트 폴리 양측으로 같은 Y축 길이를 갖는 액티브 영역이 각각 배치되고, 액티브 영역 각각에 다이렉트 컨택이 배치된다. 게이트 폴리 레이어 아래에 형성되는 채널에서, 채널 폭(Woc)은 1a가 되고, 채널 길이(Loc)는 1b가 된다.D영역에서는 2개의 게이트 폴리가 Y방향으로 연장되면서 X방향으로 이격되어 배치되고, 게이트 폴리 양측 아래로 각각 Y방향으로 연장되며 게이트 폴리 아래에서 이격된 3개의 액티브 영역이 배치되고, 다이렉트 컨택은 액티브 영역 각각에 하나씩 서로 교차 배치된다. 게이트 폴리 아래에 형성되는 채널에서 채널 폭(Woc)은 2a가 되고, 채널 길이(Loc)는 1b가 된다.
도 10a 및 도 10b의 실시예의 경우 앞서 설명한 채널폭만 조절하거나(도 8a, 도 8b) 또는 채널길이만 조절(도 9a, 도 9b)하는 경우에 비해, 오프셋제거 트랜지스터(MN6)의 면적을 메모리 장치의 레이아웃에 보다 최적화되도록 설계가능한 장점이 있다.
도 11a 및 도 11b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다. 도 11a 및 도 11b의 비트라인 센스앰프(10)는 도 1의 비트라인 센스앰프(150)의 다른 실시예일 수 있다.
도 11a 및 도 11b의 BLSA(21, 22)는 도 6의 BLSA(10)와 달리, 스위치 트랜지스터(SW1, SW2)를 더 포함한다. 설명의 편의를 위해 도 6과 중복되는 설명은 생략한다.
몇몇 실시예에 따라 스위치 트랜지스터(SW1, SW2)는 오프셋제거 트랜지스터(MN5, MN6)와 직렬로 연결될 수 있다. 구체적으로 메모리 장치는 연결 배선의 길이에 따라 스위치 트랜지스터(SW1, SW2)는 오프셋제거 트랜지스터(MN5)와 오프셋제거 트랜지스터(MN6) 양쪽에 각각 직렬로 연결될 수도 있고, 또는 스위치 트랜지스터(SW1)는 어느 한쪽의 오프셋제거 트랜지스터(MN5 또는 MN6)에 직렬로 연결될 수도 있다.
일 실시예에 따라, A, B, C영역은 도 11a와 같이 BLSA(21) 양단의 오프셋제거 트랜지스터(MN5, MN6)에 각각 스위치 트랜지스터(SW1, SW2)를 포함하고 연결 배선길이가 가장 긴 D영역은 도 11b와 같이 어느 한쪽의 오프셋제거 트랜지스터(MN5)에만 스위치 트랜지스터(SW1)를 포함할 수 있다.
구체적으로, A,B,C 영역의 BLSA(21)은 상보센싱비트라인 노드(N3)와 비트라인 노드(N5) 사이에 직렬로 연결된 오프셋제거 트랜지스터(MN5) 및 스위치 트랜지스터(SW1)를 포함하고, 센싱비트라인 노드(N4)와 상보비트라인 노드(N6) 사이에 직렬로 연결된 오프셋제거 트랜지스터(MN6) 및 스위치 트랜지스터(SW2)를 포함할 수 있다. D 영역의 BLSA(22)은 상보센싱비트라인 노드(N3)와 비트라인 노드(N5) 사이에 직렬로 연결된 오프셋제거 트랜지스터(MN5) 및 스위치 트랜지스터(SW1)를 포함하고, 센싱비트라인 노드(N4)와 상보비트라인 노드(N6) 사이에 연결된 오프셋제거 트랜지스터(MN6)를 포함할 수 있다.
도 12 및 도 13은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널폭을 설명하기 위한 표이다.
D영역 BLSA(22)의 상보비트라인에서 RC 로드는 오프셋제거 트랜지스터(MN6)의 턴온저항, 연결배선길이에 따른 기생저항(Rbp, Rbl)의 합산저항에 기초한다. D영역 BLSA(22)의 비트라인에서 RC 로드는 오프셋제거 트랜지스터(MN5)의 턴온저항, 스위치 트랜지스터(SW1)의 턴온저항 및 연결배선에 따른 기생저항(Rbl)의 합산저항에 기초한다. 오프셋제거 트랜지스터(MN5)와 오프셋제거 트랜지스터(MN6)는 동일한 턴온저항을 가지므로, 스위치 트랜지스터(SW1)는 보상부하로써 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값을 가지도록 조절한다. 예를 들어 D영역의 BLSA(22)에 포함된 스위치 트랜지스터(SW1)는 도 12에 도시된 바와 같이 턴온 저항값을 30kohm을 가지도록 채널폭(Wsw1)을 기설정된 폭 Wsw로 설정할 수 있다.
A, B, C 영역의 BLSA(21)에 포함된 스위치 트랜지스터(SW1)는 도 11a에 도시된 바와 같이, 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값, 즉 30kohm을 가지도록 조절한다. 예를 들어 도 13과 같이 채널폭(Wsw1)이 D영역과 마찬가지로 Wsw로 설정할 수 있다.
그러나 A, B, C 영역의 BLSA(21)에 포함된 스위치 트랜지스터(SW2)는 도 11a에 도시된 바와 같이, A영역의 연결배선, B영역의 연결배선, C영역의 연결배선의 길이가 달라지므로, 메모리 장치(100)는 연결배선 길이의 역비율에 상응하여 스위치 트랜지스터(SW2)의 턴온 저항값을 갖도록, 스위치 트랜지스터(SW2)의 채널폭을 다르게 설정할 수 있다. 즉, 서로 다른 위치의 BLSA 간 스위치 트랜지스터의 채널폭은 연결배선 길이의 비율에 상응하도록 조절할 수 있다.
예를 들어 도 13과 같이, A영역의 스위치 트랜지스터(SW2)는 채널폭 Wsw, B영역의 스위치 트랜지스터(SW2)는 채널폭 1.5Wsw, C영역의 스위치 트랜지스터(SW2)는 채널폭 3Wsw을 갖도록 설계하면, (즉, 채널폭이 1:2:3의 비율), 스위치 트랜지스터의 턴온저항값들(30kohm, 20kohm, 10kohm)은 A영역, B영역, C영역 연결배선의 길이의 역비율(3:2:1)을 가질 수 있다 .
레이아웃상 채널폭 조절은 도시하지는 않았으나 도 8b에서 설명한 바와 같이 게이트 전극과 소스/드레인 컨택의 오버랩 길이에 따라 설정할 수 있다.
도 14는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널길이를 설명하기 위한 표이다.
도 14를 참조하면, A, B, C 영역의 BLSA(21)에 포함된 스위치 트랜지스터(SW1)는 도 11a에 도시된 바와 같이, 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값, 즉 30kohm을 가지도록 조절한다.
A, B, C 영역의 BLSA(21)에 포함된 스위치 트랜지스터(SW2)는 도 11a에 도시된 바와 같이, A영역의 연결배선, B영역의 연결배선, C영역의 연결배선의 길이가 달라지므로, 메모리 장치(100)는 연결배선 길이의 역비율에 상응하여 스위치 트랜지스터(SW2)의 턴온 저항값을 갖도록, 스위치 트랜지스터(SW2)의 채널길이를 다르게 설정할 수 있다. 턴온 저항값은 채널길이에 비례하므로, 서로 다른 위치의 BLSA 간 스위치 트랜지스터의 채널 길이는 연결배선 길이의 역비율에 상응하도록 조절할 수 있다.
예를 들어 도 14와 같이, A영역의 스위치 트랜지스터(SW2)는 채널길이 3Lsw, B영역의 스위치 트랜지스터(SW2)는 채널길이 2Lsw, C영역의 스위치 트랜지스터(SW2)는 채널길이 Lsw을 갖도록 한다. 즉 채널길이는, A영역, B영역, C영역 연결배선의 길이 비율 1:2:3의 역수 3:2:1의 비율로 설정되고, 이에 따라 A영역 스위치트랜지스터(SW2), B영역 스위치트랜지스터(SW2), C영역 스위치트랜지스터(SW2)의 턴온저항 비율은 3:2:1이 될 수 있다(30kohm, 20kohm, 10kohm).
레이아웃상 채널길이 조절은 도시하지는 않았으나 도 9b에서 설명한 바와 같이 비아와 비아 간 게이트 전극과 소스/드레인 컨택의 교차되는 거리에 따라 설정할 수 있다.
도 15는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널폭 대비 채널길이 비율을 설명하기 위한 표이다.
도 15를 참조하면, A, B, C 영역의 BLSA(21)에 포함된 스위치 트랜지스터(SW1)는 도 11a에 도시된 바와 같이, 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값, 즉 30kohm을 가지도록 조절한다.
도 13 및 도 14에서 앞서 설명한 바와 같이, 메모리 장치(100)는 A, B, C영역의 연결배선 길이의 역비율에 상응하여 스위치 트랜지스터(SW2)의 턴온 저항값을 갖도록, 스위치 트랜지스터(SW2)의 채널폭 대비 채널길이 비율(Lsw/Wsw)를 다르게 설정할 수 있다. 턴온 저항값은 채널폭에 반비례하고, 채널길이에 비례하므로, 메모리 장치(100)는 서로 다른 위치의 BLSA 간 스위치 트랜지스터의 채널폭 대비 채널길이 비율(Lsw/Wsw)가 연결배선 길이의 역비율에 상응하도록 조절할 수 있다.
예를 들어 도 15와 같이, A영역의 스위치 트랜지스터(SW2)는 채널길이 1.5Lsw 및 채널폭 0.5Wsw를 가지고, B영역의 스위치 트랜지스터(SW2)는 채널길이 1.5Lsw 및 채널폭 0.75Wsw를 가지고, C영역의 스위치 트랜지스터(SW2)는 채널길이 Lsw 및 채널폭 Wsw을 갖도록 한다. 이에 따라 A영역 스위치트랜지스터(SW2), B영역 스위치트랜지스터(SW2), C영역 스위치트랜지스터(SW2)의 턴온저항 비율은 3:2:1()이 될 수 있다(30kohm, 20kohm, 10kohm).
채널폭 대비 채널길이 비율 조절은 도시하지는 않았으나 도 10b에서 설명한 바와 같이 게이트 전극과 소스/드레인 컨택의 오버랩 길이와 비아와 비아 간 게이트 전극과 소스/드레인 컨택의 교차되는 거리에 따라 설정할 수 있다.
도 16은 게이트 바이어스에 따른 트랜지스터의 턴온 저항 변화를 설명하기 위한 전압-전류 그래프이고, 도 17은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 게이트 바이어스 설정을 설명하기 위한 표이다.
도 16을 참고하면, 트랜지스터는 게이트 바이어스를 조절하여 턴온 저항을 조절할 수 있다. 전압-전류 그래프의 신호 곡선에서 게이트 바이어스가 Vg1인 경우 저항값은 R이나, 게이트 바이어스가 Vg2가 되면 곡선의 기울기값에 따라 저항값은 R'로 변한다. 트랜지스터의 채널폭과 채널길이를 조절하여 턴온저항값을 조절하는 도 7과 비교하면, 트랜지스터 소자의 설계변경없이 게이트 바이어스만을 조절하여 보다 미세하게 턴온저항값을 조절할 수 있다.
도 17을 참조하면, A, B, C영역의 스위치 트랜지스터(SW2)는 게이트 바이어스를 조절하여 턴온저항값을 조절할 수 있다. 저항은 전압에 비례하므로(), 메모리 장치(100)는 각 영역의 스위치 트랜지스터(SW2)에 연결배선의 길이의 역비율로 게이트 바이어스를 인가할 수 있다.
도시된 예에서, A영역 스위치트랜지스터(SW2), B영역 스위치트랜지스터(SW2), C영역 스위치트랜지스터(SW2)의 턴온저항 비율이 3:2:1이 되도록, 게이트 바이어스도 3:2:1로 조절하여 인가할 수 있다. 즉, A영역 스위치트랜지스터(SW2)의 게이트 바이어스는 Vbias, B영역 스위치트랜지스터(SW2)의 게이트 바이어스는 0.7Vbias, C영역 스위치트랜지스터(SW2)의 게이트 바이어스는 0.5Vbias로 설정하여 인가하면, 각각의 턴온저항은 30kohm, 20kohm, 10kohm이 될 수 있다.
도 18a 및 도 18b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다. 도 18a 및 도 18b의 비트라인 센스앰프(10)는 도 1의 비트라인 센스앰프(150)의 또다른 실시예일 수 있다.
도 18a 및 도 18b의 BLSA(31, 32)는 도 6의 BLSA(10)와 달리, 보상 트랜지스터(SW3, SW4)를 더 포함한다. 설명의 편의를 위해 도 6과 중복되는 설명은 생략한다.
몇몇 실시예에 따라 보상 트랜지스터(SW3, SW4)는 비트라인 노드/상보비트라인 노드(N5, N6)에 직렬로 연결될 수 있다. 구체적으로 연결 배선의 길이에 따라 보상 트랜지스터(SW3, SW4)는 비트라인 노드/상보비트라인 노드(N5, N6) 양쪽에 각각 직렬로 연결될 수도 있고, 또는 보상 트랜지스터(SW3)는 비트라인 노드(N5)에만 직렬로 연결될 수도 있다.
일 실시예에 따라, A, B, C영역의 BLSA(31)은 도 18a와 같이 비트라인 노드/상보비트라인 노드(N5, N6)에 각각 보상 트랜지스터(SW3, SW4)를 포함하고 연결 배선길이가 가장 긴 D영역의 BLSA(32)는 도 18b와 같이 비트라인 노드(N5)에만 보상 트랜지스터(SW3)를 포함할 수 있다.
도 19 및 도 20은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 보상 트랜지스터에 대한 채널폭을 설명하기 위한 표이다.
D영역 BLSA(32)의 상보비트라인에서 RC 로드는 오프셋제거 트랜지스터(MN6)의 턴온저항, 연결배선길이에 따른 기생저항(Rbp, Rbl)의 합산저항에 기초한다. D영역 BLSA(32)의 비트라인에서 RC 로드는 오프셋제거 트랜지스터(MN5)의 턴온저항, 보상 트랜지스터(SW3)의 턴온저항 및 연결배선에 따른 기생저항(Rbl)의 합산저항에 기초한다. 오프셋제거 트랜지스터(MN5)와 오프셋제거 트랜지스터(MN6)는 동일한 턴온저항을 가지므로 보상 트랜지스터(SW3)는 보상부하로써, 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값을 가지도록 조절한다. 예를 들어 D영역의 BLSA(32)에 포함된 보상 트랜지스터(SW3)는 도 19에 도시된 바와 같이 턴온 저항값을 30kohm을 가지도록 채널폭(Wsw3)을 기설정된 폭 Wsw로 설정할 수 있다.
A, B, C 영역의 BLSA(31)에 포함된 보상 트랜지스터(SW3)는 도 18a에 도시된 바와 같이, 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값, 즉 30kohm을 가지도록 조절한다. 예를 들어 도 20과 같이 채널폭(Wsw3)이 D영역과 마찬가지로 Wsw로 설정할 수 있다.
그러나 A, B, C 영역의 BLSA(31)에 포함된 보상 트랜지스터(SW4)는 도 18a에 도시된 바와 같이, A영역의 연결배선, B영역의 연결배선, C영역의 연결배선의 길이가 달라지므로, 기생저항(Rbp)가 달라진다. 메모리 장치(100)는 연결배선 길이의 역비율에 상응하여 보상 트랜지스터(SW4)의 턴온 저항값을 갖도록, 보상 트랜지스터(SW4)의 채널폭을 다르게 설정할 수 있다. 즉, 서로 다른 위치의 BLSA 간 스위치 트랜지스터의 채널폭은 연결배선 길이의 비율에 상응하도록 조절할 수 있다.
예를 들어 도 20과 같이, A영역의 보상 트랜지스터(SW4)는 채널폭 Wsw, B영역의 보상 트랜지스터(SW4)는 채널폭 1.5Wsw, C영역의 보상 트랜지스터(SW4)는 채널폭 3Wsw을 갖도록 설계하면(즉, 채널폭이 1:2:3의 비율), 보상 트랜지스터의 턴온저항값들(30kohm, 20kohm, 10kohm)은 A영역, B영역, C영역 연결배선의 길이의 역비율(3:2:1)을 가질 수 있다 .
레이아웃상 채널폭 조절은 도시하지는 않았으나 도 8b에서 설명한 바와 같이 게이트 전극과 소스/드레인 컨택의 오버랩 길이에 따라 설정할 수 있다.
도 21는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 보상 트랜지스터에 대한 채널길이를 설명하기 위한 표이다.
도 21을 참조하면, A, B, C 영역의 BLSA(31)에 포함된 보상 트랜지스터(SW3)는 도 18a에 도시된 바와 같이, 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값, 즉 30kohm을 가지도록 조절한다.
A, B, C 영역의 BLSA(31)에 포함된 보상 트랜지스터(SW4)는 도 18a에 도시된 바와 같이, 메모리 장치(100)는 연결배선 길이의 역비율에 상응하여 보상 트랜지스터(SW4)의 채널길이를 다르게 설정할 수 있다. 턴온 저항값은 채널길이에 비례하므로, 서로 다른 위치의 BLSA 간 스위치 트랜지스터의 채널 길이는 연결배선 길이의 역비율에 상응하도록 조절할 수 있다.
예를 들어 도 21과 같이, A영역의 보상 트랜지스터(SW4)는 채널길이 3Lsw, B영역의 보상 트랜지스터(SW4)는 채널길이 2Lsw, C영역의 보상 트랜지스터(SW4)는 채널길이 Lsw을 갖도록 한다. 즉 채널길이는, A영역, B영역, C영역 연결배선의 길이 비율 1:2:3의 역수 3:2:1의 비율로 설정되고, 이에 따라 A영역 보상 트랜지스터(SW4), B영역 보상 트랜지스터(SW4), C영역 보상 트랜지스터(SW4)의 턴온저항 비율은 3:2:1이 될 수 있다(30kohm, 20kohm, 10kohm).
레이아웃상 채널길이 조절은 도시하지는 않았으나 도 9b에서 설명한 바와 같이 비아와 비아 간 게이트 전극과 소스/드레인 컨택의 교차되는 거리에 따라 설정할 수 있다.
도 22는 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 채널폭 대비 채널길이 비율을 설명하기 위한 표이다.
도 22를 참조하면, A, B, C 영역의 BLSA(31)에 포함된 보상 트랜지스터(SW3)는 도 18a에 도시된 바와 같이, 비트라인 측과 상보비트라인 측의 연결배선길이의 차이로 인한 기생저항(Rbp)에 해당하는 턴온저항값, 즉 30kohm을 가지도록 조절한다.
메모리 장치(100)는 A, B, C영역의 연결배선 길이의 역비율에 상응하는 보상 트랜지스터(SW4)의 턴온 저항값 비율을 갖도록, 보상 트랜지스터(SW4)의 채널폭 대비 채널길이 비율(Lsw/Wsw)를 다르게 설정할 수 있다. 턴온 저항값은 채널폭에 반비례하고, 채널길이에 비례하므로, 메모리 장치(100)는 서로 다른 위치의 BLSA 간 스위치 트랜지스터의 채널폭 대비 채널길이 비율(Lsw/Wsw)가 연결배선 길이의 역비율에 상응하도록 조절할 수 있다.
예를 들어 도 22와 같이, A영역의 보상 트랜지스터(SW4)는 채널길이 1.5Lsw 및 채널폭 0.5Wsw를 가지고, B영역의 보상 트랜지스터(SW4)는 채널길이 1.5Lsw 및 채널폭 0.75Wsw를 가지고, C영역의 보상 트랜지스터(SW4)는 채널길이 Lsw 및 채널폭 Wsw을 갖도록 한다. 이에 따라 A영역 보상 트랜지스터(SW4), B영역 보상 트랜지스터(SW4), C영역 보상 트랜지스터(SW4)의 턴온저항 비율은 3:2:1()이 될 수 있다(30kohm, 20kohm, 10kohm).
채널폭 대비 채널길이 비율 조절은 도시하지는 않았으나 도 10b에서 설명한 바와 같이 게이트 전극과 소스/드레인 컨택의 오버랩 길이와 비아와 비아 간 게이트 전극과 소스/드레인 컨택의 교차되는 거리에 따라 설정할 수 있다.
도 23은 몇몇 실시예에 따른 비트라인센스앰프에 포함된 스위치 트랜지스터에 대한 게이트 바이어스 설정을 설명하기 위한 표이다.
도 23을 참조하면, A, B, C영역의 보상 트랜지스터(SW3)는 게이트 바이어스를 조절하여 턴온저항값을 조절할 수 있다. 저항은 전압에 비례하므로(), 메모리 장치(100)는 각 영역의 게이트 트랜지스터(SW3)에 연결배선의 길이의 역비율로 게이트 바이어스를 인가할 수 있다.
도시된 예에서, A영역 보상 트랜지스터(SW4), B영역 보상 트랜지스터(SW4), C영역 보상 트랜지스터(SW4)의 턴온저항 비율이 3:2:1이 되도록, 게이트 바이어스도 3:2:1로 조절하여 인가할 수 있다. 즉, A영역 보상 트랜지스터(SW4)의 게이트 바이어스는 Vbias, B영역 보상 트랜지스터(SW4)의 게이트 바이어스는 0.7Vbias, C영역 보상 트랜지스터(SW4)의 게이트 바이어스는 0.5Vbias로 설정하여 인가하면, 각각의 턴온저항은 30kohm, 20kohm, 10kohm이 될 수 있다.
도 24a 및 도 24b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다. 도 24a 및 도 24b의 비트라인 센스앰프(10)는 도 1의 비트라인 센스앰프(150)의 또다른 실시예일 수 있다.
도 24a 및 도 24b의 BLSA(10)는 도 6의 BLSA(10)와 달리, 더미 커패시터(Cdum1, Cdum2)를 더 포함한다. 설명의 편의를 위해 도 6과 중복되는 설명은 생략한다.
몇몇 실시예에 따라 A, B, C영역은 도 25a와 같이 BLSA(21) 비트라인/상보비트라인에 각각 연결된 더미 커패시터(Cdum1, Cdum2)을 포함한다. 연결 배선길이가 가장 긴 D영역은 도 24b와 같이 어느 한쪽의 비트라인(N5)에 연결된 더미 커패시터(Cdum1)를 포함할 수 있다. A,B,C 영역의 BLSA(21)은 도 24와 같이 비트라인 노드(N5)에 병렬로 연결된 더미 커패시터(Cdum1)을 포함하고, 상보비트라인 노드(N6)에 병렬로 연결된 더미 커패시터(Cdum2)를 포함한다.
비트라인 노드에 연결된 더미 커패시터(Cdum1)는 상보 비타라인 노드에 연결된 더미 커패시터(Cdum2)보다 상보 비트라인 노드의 기생 커패시턴스(Cbp)만큼 더 큰 커패시턴스를 가질 수 있다. 예를 들어 더미 커패시턴스(Cdum2)가 커패시턴스 C를 갖는다고 할 때 더미 커패시턴스(Cdum1)는 커패시턴스 C 및 기생 커패시턴스(Cbp)가 반영된 커패스턴스 일 수 있다.
앞서 설명한 바와 같이 메모리 장치는 각 영역별 연결 배선 길이에 상응하여 각각 조절된 보상부하를 갖는 복수의 BLSA를 포함한다. 예를 들어 A영역의 BLSA(21)의 보상부하는 도 11a 내지 도 17에서 설명한 바와 같이 스위치 트랜지스터(SW1, SW2)의 채널폭, 채널길이, 채널폭 대비 채널길이의 비율 또는 게이트 바이어스를 다르게 하여 턴온저항값을 조절하고, 도 24a 및 도 24b에서 설명한 바와 같이 더미 커패시터(Cdum1, Cdum2)의 커패시턴스를 조절하여, 비트라인/상보비트라인 각각의 합산 RC 로드가 같아지도록 할 수 있다.
도 25a 및 도 25b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다. 도 25a 및 도 25b의 비트라인 센스앰프(10)는 도 1의 비트라인 센스앰프(150)의 또다른 실시예일 수 있다.
도 25a 및 도 25b의 BLSA(21,22)는 도 6의 BLSA(10)와 달리, 스위치 커패시터(SW1, SW2) 및 더미 커패시터(Cdum1, Cdum2)를 더 포함한다. 설명의 편의를 위해 도 6과 중복되는 설명은 생략한다.
몇몇 실시예에 따라 스위치 트랜지스터(SW1, SW2)는 오프셋제거 트랜지스터(MN5, MN6)와 직렬로 연결될 수 있다. 일 실시예에 따라, A, B, C영역은 도 25a와 같이 BLSA(21) 양단의 오프셋제거 트랜지스터(MN5, MN6)에 각각 직렬로 연결된 스위치 트랜지스터(SW1, SW2)를 포함하고, 비트라인/상보비트라인에 연결된 더미 커패시터(Cdum1, Cdum2)을 포함한다. 연결 배선길이가 가장 긴 D영역은 도 25b와 같이 어느 한쪽의 오프셋제거 트랜지스터(MN5)에만 스위치 트랜지스터(SW1)를 포함하고 비트라인에 연결된 더미 커패시터(Cdum1)를 포함할 수 있다.
구체적으로, A,B,C 영역의 BLSA(21)은 상보센싱비트라인 노드(N3)와 비트라인 노드(N5) 사이에 직렬로 연결된 오프셋제거 트랜지스터(MN5) 및 스위치 트랜지스터(SW1)를 포함하고, 비트라인 노드(N5)에 병렬로 연결된 더미 커패시터(Cdum1)을 포함한다. BLSA(21)은 센싱비트라인 노드(N4)와 상보비트라인 노드(N6) 사이에 직렬로 연결된 오프셋제거 트랜지스터(MN6) 및 스위치 트랜지스터(SW2)를 포함하고, 상보비트라인 노드(N6)에 병렬로 연결된 더미 커패시터(Cdum2)를 포함한다.
D 영역의 BLSA(22)은 상보센싱비트라인 노드(N3)와 비트라인 노드(N5) 사이에 직렬로 연결된 오프셋제거 트랜지스터(MN5) 및 스위치 트랜지스터(SW1)를 포함하고, 센싱비트라인 노드(N4)와 상보비트라인 노드(N6) 사이에 연결된 오프셋제거 트랜지스터(MN6)를 포함할 수 있다. BLSA(22)는 비트라인 노드(N5)에 병렬로 연결된 더미 커패시터(Cdum2)를 더 포함할 수 있다.
앞서 설명한 바와 같이 메모리 장치는 각 영역별 연결 배선 길이에 상응하여 각각 조절된 보상부하를 갖는 복수의 BLSA를 포함한다. 예를 들어 A영역의 BLSA(21)의 보상부하는 도 11a 내지 도 17에서 설명한 바와 같이 스위치 트랜지스터(SW1, SW2)의 채널폭, 채널길이, 채널폭 대비 채널길이의 비율 또는 게이트 바이어스를 다르게 하여 턴온저항값을 조절하고, 도 24a 및 도 24b에서 설명한 바와 같이 더미 커패시터(Cdum1, Cdum2)의 커패시턴스를 조절하여, 비트라인/상보비트라인 각각의 합산 RC 로드가 같아지도록 할 수 있다.
도 26a 및 도 26b는 몇몇 실시예에 따른 비트라인 센스앰프를 나타낸 회로도이다. 도 26a 및 도 26b의 비트라인 센스앰프(10)는 도 1의 비트라인 센스앰프(150)의 또다른 실시예일 수 있다.
도 26a 및 도 26b의 BLSA(31,32)는 도 6의 BLSA(10)와 달리, 보상 커패시터(SW3, SW4) 및 더미 커패시터(Cdum1, Cdum2)를 더 포함한다. 설명의 편의를 위해 도 6과 중복되는 설명은 생략한다.
몇몇 실시예에 따라 보상 트랜지스터(SW3, SW4)는 비트라인/상보비트라인에 직렬로 연결될 수 있다. 일 실시예에 따라, A, B, C영역은 도 26a와 같이 BLSA(21) 양단의 비트라인 노드(N5) 및 상보비트라인 노드(N6)에 각각 직렬로 연결된 보상 트랜지스터(SW3, SW4)를 포함하고, 비트라인 노드(N5) 및 상보비트라인 노드(N6)에 각각 연결된 더미 커패시터(Cdum1, Cdum2)을 포함한다. 연결 배선길이가 가장 긴 D영역은 도 26b와 같이 어느 한쪽의 비트라인(또는 상보비트라인) 노드(예를 들어 N5)에만 보상 트랜지스터(SW1)를 포함하고 비트라인 노드(또는 상보비트라인 노드)에 연결된 더미 커패시터(Cdum1)를 포함할 수 있다.
구체적으로, A,B,C 영역의 BLSA(21)은 비트라인 노드(N5) 사이에 직렬로 연결된 보상 트랜지스터(SW3)를 포함하고, 비트라인 노드(N5)에 병렬로 연결된 더미 커패시터(Cdum1)을 포함한다. BLSA(21)은 상보비트라인 노드(N6)에 직렬로 연결된 보상 트랜지스터(SW4)를 포함하고, 상보비트라인 노드(N6)에 병렬로 연결된 더미 커패시터(Cdum2)를 포함한다.
D 영역의 BLSA(22)은 비트라인 노드(N5) 사이에 직렬로 연결된 보상 트랜지스터(SW3)를 포함하고, 비트라인 노드(N5)에 병렬로 연결된 더미 커패시터(Cdum2)를 더 포함할 수 있다.
앞서 설명한 바와 같이 메모리 장치는 각 영역별 연결 배선 길이에 상응하여 각각 조절된 보상부하를 갖는 복수의 BLSA를 포함한다. 예를 들어 A영역의 BLSA(21)의 보상부하는 도 18a 내지 도 23에서 설명한 바와 같이 보상 트랜지스터(SW3, SW4)의 채널폭, 채널길이, 채널폭 대비 채널길이의 비율 또는 게이트 바이어스를 다르게 하여 턴온저항값을 조절하고, 도 24a 및 도 24b에서 설명한 바와 같이 더미 커패시터(Cdum1, Cdum2)의 커패시턴스를 조절하여, 비트라인/상보비트라인 각각의 합산 RC 로드가 같아지도록 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 메모리 장치 110 : 메모리 셀 어레이
112 : 커맨드 디코더 114 : 제어 로직
120 : 어드레스 버퍼 130 : 로우 디코더
140 : 칼럼 디코더 150 : 센스앰프 어레이
160 : 데이터 입출력 회로
10 : 비트라인 센스 앰프
210 : 셀 어레이 레이어 220 : 로직 레이어

Claims (10)

  1. 복수의 비트라인 및 워드라인에 각각 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 메모리 셀과 제1 연결배선을 통해 제1 비트라인과 전기적으로 연결되는 제1 BLSA(Bitline Sense Amplifier); 및
    상기 제1 연결배선과 길이가 다른 제2 연결배선을 통해 제2 비트라인과 전기적으로 연결되는 제2 BLSA를 포함하고,
    상기 제1 비트라인의 제1 보상부하와 상기 제2 비트라인의 제2 보상부하를 조절하여, 상기 제1 비트라인과 상기 제2 비트라인의 RC 로드(RC load)가 같아지는, 메모리 장치.
  2. 제1항에 있어서, 상기 제1 BLSA의 제1 오프셋제거 트랜지스터의 턴온 저항과 상기 제2 BLSA의 제2 오프셋제거 트랜지스터의 턴온저항의 비율이 상기 제1 연결배선의 길이와 상기 제2 연결배선의 길이의 역비율(reverse ratio)에 상응하게 조절하는, 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 BLSA는 제1 오프셋제거 트랜지스터 및 상기 제1 오프셋제거 트랜지스터에 직렬로 연결된 제1 스위치 트랜지스터를 포함하고,
    상기 제2 BLSA는 제2 오프셋제거 트랜지스터 및 상기 제2 오프셋제거 트랜지스터에 직렬로 연결된 제2 스위치 트랜지스터를 포함하여,
    상기 제1 스위치 트랜지스터 및 상기 제2 스위치 트랜지스터의 턴온저항의 비율을 상기 제1 연결배선과와 상기 제2 연결배선의 길이 역비율에 상응하게 조정하는, 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 BLSA는 상기 제1 비트라인에 직렬로 연결된 제1 보상 트랜지스터를 포함하고,
    상기 제2 BLSA는 상기 제2 비트라인에 직렬로 연결된 제2 보상 트랜지스터를 포함하여,
    상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터의 턴온저항의 비율을 상기 제1 연결배선의 길이와 상기 제2 연결배선의 길이의 역비율에 상응하게 조정하는, 메모리 장치.
  5. 제1 레이어 상에 배치되고, 복수의 센싱 비트라인 및 상보 센싱비트라인 쌍(pair) 사이에 연결된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 제1 레이어 아래 이격된 제2 레이어 상에 배치되고, 일단은 제1 센싱 비트라인에 연결되고 타단은 제1 연결배선을 통해 제1 비트라인에 연결된 제1 오프셋제거 트랜지스터;
    상기 제2 레이어 상에 배치되고, 일단은 제1 상보 센싱비트라인에 연결되고 타단은 제1 상보배선을 통해 상기 제1연결배선과 동일한 길이의 제1 상보비트라인에 연결된 제1 상보 오프셋제거 트랜지스터;
    상기 제2 레이어 상에 배치되고, 일단은 제2 센싱 비트라인에 연결되고 타단은 상기 제1 연결배선과 다른 길이의 제2 연결배선을 통해 제2 비트라인에 연결된 제2 오프셋 제거 트랜지스터; 및
    상기 제2 레이어 상에 배치되고, 일단은 제2 상보 센싱비트라인에 연결되고 타단은 상기 제2 연결배선과 동일한 길이의 제2 상보배선을 통해 제2 상보비트라인에 연결된 제2 상보 오프셋제거 트랜지스터를 포함하고,
    상기 제1 연결배선에 대한 제1 보상부하 및 상기 제2 연결배선 및 상기 제2 상보배선에 대한 제2 보상부하를 상기 제1 연결배선과 상기 제2 연결배선의 길이비율에 기초하여 조절하는 것인, 메모리 장치.
  6. 제5항에 있어서, 상기 제1 보상부하는
    상기 제1 오프셋제거 트랜지스터의 채널 길이 또는 채널 폭을 조절하는 것인, 메모리 장치.
  7. 제5항에 있어서, 상기 제2 보상부하는 상기 제2 오프셋 제거 트랜지스터 및 상기 제2 상보 오프셋제거 트랜지스터의 채널 길이 또는 채널 폭을 조절하는 것인, 메모리 장치.
  8. 제5항에 있어서, 상기 메모리 장치는
    상기 제1 오프셋제거 트랜지스터에 직렬로 연결된 제1 스위치 트랜지스터를 더 포함하고,
    상기 제1 보상부하는 상기 제1 스위치 트랜지스터의 채널 길이 또는 채널 폭을 조절하는 것인, 메모리 장치.
  9. 제5항에 있어서, 상기 메모리 장치는
    상기 제1 비트라인에 연결된 제1 보상 트랜지스터;
    상기 제2 비트라인에 연결된 제2 보상 트랜지스터; 및
    상기 제2 상보비트라인에 연결된 제3 보상 트랜지스터를 더 포함하고,
    상기 제1 보상부하는 상기 제1 보상 트랜지스터의 턴온 저항을 조절하는 것인, 메모리 장치.
  10. 제9항에 있어서, 상기 메모리 장치는
    상기 제1 비트라인에 연결된 제1 더미 커패시터를 더 포함하고,
    상기 제1 보상부하는 상기 제1 보상 트랜지스터의 턴온 저항 및 상기 제1 더미 커패시터에 상응하여 조절되는 것인, 메모리 장치.
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