CN116053144A - 功率模块及其封装方法 - Google Patents

功率模块及其封装方法 Download PDF

Info

Publication number
CN116053144A
CN116053144A CN202211687234.9A CN202211687234A CN116053144A CN 116053144 A CN116053144 A CN 116053144A CN 202211687234 A CN202211687234 A CN 202211687234A CN 116053144 A CN116053144 A CN 116053144A
Authority
CN
China
Prior art keywords
layer
substrate
sintering
copper
power module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211687234.9A
Other languages
English (en)
Inventor
揭丽平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Basic Semiconductor Ltd
Original Assignee
Basic Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Basic Semiconductor Ltd filed Critical Basic Semiconductor Ltd
Priority to CN202211687234.9A priority Critical patent/CN116053144A/zh
Publication of CN116053144A publication Critical patent/CN116053144A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本申请提出一种功率模块及其封装方法，所述封装方法包括如下步骤：贴装步骤、烧结步骤、金属线键合步骤、超声焊接步骤和灌封步骤。本申请通过优化工艺设计，实现了整个封装过程的去回流焊、去锡膏，突破了传统工艺的技术壁垒，解决了传统回流焊的位置精度不高、工艺良率低和工艺一致性差的问题。

Description

功率模块及其封装方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种功率模块及其封装方法。
背景技术
随着航空航天和新能源发电等技术的飞速发展，对电力电子系统的性能指标要求也日益提高，发展应用于高温等极端环境中的大功率器件芯片是当前电力电子技术领域发展的重点方向。例如，以碳化硅(SiC)材料为代表的半导体器件芯片便是当前研究的主要趋势。
随着碳化硅芯片的应用越来越广泛，碳化硅芯片也被要求在更高功率、更高温度下工作，从而对碳化硅等大功率芯片的封装工艺，提出了更高的挑战。封装是半导体生产的后段加工制作工序，其目的在于确保芯片经过封装之后具有较强的机械性能、良好的电气性能和散热性能，可以对芯片起到机械和环境保护的作用，保证芯片能够保持高效稳定的正常工作。而传统的封装工艺一般都包括回流焊步骤，回流焊使用的焊料大多为锡膏，锡膏在回流焊过程中会融化成液体而流动，从而容易导致焊接位置精度不高、工艺良率低和工艺一致性差等问题。
发明内容
有鉴于此，本申请提出一种功率模块的封装方法，以解决上述问题中的至少一个。
本申请一实施方式提供一种功率模块的封装方法，包括如下步骤：
贴装步骤，在基板上贴装元器件，所述基板的表面设有导体层，所述元器件贴装于所述导体层上；所述元器件包括芯片，在所述芯片的源级设置覆银膏铜箔层，所述覆银膏铜箔层包括层叠设置的银膏层和铜箔层，所述银膏层位于所述芯片和所述铜箔层之间；
烧结步骤，利用烧结模具进行烧结，所述烧结模具包括烧结上模和烧结下模，将所述基板设于所述烧结下模上，在所述元器件背离所述基板的表面依次设置软材料层和防护层，所述烧结上模位于所述防护层背离所述软材料层的一侧；经过所述烧结后，所述导体层和所述银膏层均形成烧结层；
金属线键合步骤，采用铜线连接所述芯片的源级和所述基板，采用铝线连接所述芯片的门级和所述基板；
超声焊接步骤，将铜针通过超声波焊接在所述基板未设置所述元器件的区域；和
灌封步骤，将所述基板置于外壳中，所述外壳具有第一开孔和第二开孔，所述铜针从所述第一开孔中伸出，在真空环境下将硅胶从所述第二开孔灌入，然后进行加热固化，完成功率模块的封装。
一种实施方式中，所述元器件还包括热敏电阻和门极电阻。
一种实施方式中，所述烧结上模包括本体和从所述本体凸出的第一压接头、第二压接头和第三压接头，所述第一压接头、第二压接头和第三压接头凸出于所述本体的高度不同。所述第一压接头与所述热敏电阻对应，所述第二压接头与所述芯片对应，所述第三压接头与所述门极电阻对应。
一种实施方式中，所述烧结步骤中的烧结压力为15Mpa～30Mpa，烧结温度为200℃以上，烧结时间为3min～10min。
一种实施方式中，所述导体层的材质包括银或金。
一种实施方式中，所述覆银膏铜箔层的厚度为45μm～55μm，所述银膏层的厚度为30μm～40μm。
一种实施方式中，所述软材料层的厚度为所述覆银膏铜箔层厚度的5～10倍。
一种实施方式中，所述软材料层的材质包括硅胶薄膜、聚四氟乙烯或石墨。
一种实施方式中，所述防护层的材质包括聚四氟乙烯。
一种实施方式中，所述基板为陶瓷覆铜板。所述陶瓷覆铜板包括陶瓷层和设于所述陶瓷层上的金属铜层，所述金属铜层背离所述陶瓷层的表面设有所述导体层。
本申请一实施方式提供一种功率模块，其包括：
功率器件，所述功率器件包括基板和设于所述基板上的元器件以及铜针；所述元器件和所述基板之间通过烧结层连接，所述元器件包括芯片，所述芯片的源级通过铜线与所述基板连接，所述芯片的门级通过铝线与所述基板连接；
封装体，所述封装体覆盖所述功率器件的表面以封装所述功率器件；和
外壳，所述外壳收容所述功率器件和所述封装体，所述外壳包括第一开孔，所述铜针从所述第一开孔中伸出。
本申请对芯片的上下表面进行一次烧结以形成银烧结层作为连接层，提升了连接层的散热性能、导电性能和机械性能。本申请还通过具有不同高度压接头的烧结模具以平衡各元器件的高度差，利用软材料层平衡芯片的门级和源级因为覆银膏铜箔层带来的高度差，从而可实现元器件(例如芯片)上下的一次烧结，降低银烧结层的热阻。另外，本申请使用相同设计的铜针作为信号针和电流针，降低了制作过程中的硬件投资，且采用超声焊接铜针，位置精度高，连接效果好，提升了电流针的通流能力，降低了电气连接材料的费用。本申请通过优化工艺设计，实现了整个封装过程的去回流焊、去锡膏，突破了传统工艺的技术壁垒，解决了传统回流焊的位置精度不高、工艺良率低和工艺一致性差的问题。
附图说明
图1为本申请一实施方式提供的在基板上贴装元器件的结构示意图。
图2为本申请一实施方式提供的烧结步骤的示意图。
图3为本申请一实施方式提供的芯片和覆银膏铜箔层的剖面示意图。
图4为本申请一实施方式提供的金属线键合的结构示意图。
图5为本申请一实施方式提供的对基板进行超声焊接的结构示意图。
图6为本申请一实施方式提供的对基板进行灌封的结构示意图。
主要元件符号说明
基板 10
陶瓷层 11
金属铜层 12
导体层 13
元器件 20
芯片 21
热敏电阻 22
门极电阻 23
覆银膏铜箔层 24
银膏层 241
铜箔层 242
烧结模具 30
烧结上模 31
烧结下模 32
软材料层 40
防护层 50
本体 310
第一压接头 311
第二压接头 312
第三压接头 313
铜线 60
铝线 70
铜针 80
外壳 90
第一开孔 91
第二开孔 92
功率模块 100
如下具体实施方式将结合上述附图进一步说明本申请实施例。
具体实施方式
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请实施例。
需要说明，本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
将理解，当一层被称为“在”另一层“上”时，它可以直接在该另一层上或者可以在其间存在中间层。相反，当一层被称为“直接在”另一层“上”时，不存在中间层。
另外，在本申请中如涉及“第一”“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施方式及实施方式中的特征可以相互组合。
请参阅图1至图5，本申请一实施方式提供一种功率模块100的封装方法，包括步骤S10～S50。
如图1所示，步骤S10：贴装步骤，在基板10上贴装元器件20。
本实施方式中，所述基板10为陶瓷覆铜板。所述陶瓷覆铜板可为直接键合铜-陶瓷基板(Direct Bonding Copper，DBC)或活性金属焊接陶瓷基板(Active Metal Brazing，AMB)等，本申请并不作限制。如图2所示，所述基板10包括陶瓷层11和设于所述陶瓷层11上的金属铜层12，所述金属铜层12背离所述陶瓷层11的表面局部设有导体层13。所述元器件20便是设于所述导体层13的表面。所述导体层13可为但不限于银或金等，本实施方式中，所述导体层13为银。
请同时参阅图2，本实施方式中，所述元器件20包括芯片21、热敏电阻22和门极电阻23。在其它实施方式中，还可以根据需求增加或替换为其它元器件。贴装时，可在芯片21、热敏电阻22和门极电阻23的朝向基板10的表面也设置一层导体层13(本实施方式中所述导体层13为银)，然后通过焊头对基板10表面的导体层13和上述元器件20表面的导体层13进行加热，通过所述导体层13的连接作用从而将上述元器件20贴装于所述基板10的表面。然后在所述芯片21的源级(图未示)设置覆银膏铜箔层24，如图3所示，所述覆银膏铜箔层24包括层叠设置的银膏层241和铜箔层242，所述银膏层241位于所述芯片21和所述铜箔层242之间。
一些实施例中，所述覆银膏铜箔层24的厚度较薄，大致为45μm～55μm左右，所述银膏层241的厚度大致为30μm～40μm左右。本实施方式中，所述覆银膏铜箔层24的厚度为50μm。
请继续参阅图2，步骤S20：烧结步骤。可以理解的是，所述芯片21、热敏电阻22和门极电阻23采用的都是耐高温(200℃以上)、耐高压(大于15Mpa)的可烧结器件。
烧结过程是将导体层13和银膏层241中的银粉颗粒(可为纳米或微纳米级别)致密化的过程，以形成孔隙率低、相对致密的烧结层(图未示)。本实施方式，所述烧结层为银烧结层。所述银烧结层的孔洞尺寸在微米及纳米级别，在孔隙率为10％的情况下，其导热及导电率可达纯银的90％，远高于普通软钎焊料。所述银烧结层为良好的机械连接层，具有优良的导电和导热性能(银烧结层的导热系数可以达到1.4～2W/cm/℃左右)，熔点高，能承受710℃以上的工作温度，是实现功率器件芯片封装的理想结构。并且，所述银烧结层的熔点就是银的熔点(961℃)，若需要二次焊，二次焊就可以选择更高温度的焊料，能大幅提升互连的耐温性能和高温可靠性，二次焊点的选择余地也大了很多。
本实施方式中，利用烧结模具30进行烧结，所述烧结模具30包括烧结上模31和烧结下模32。将所述基板10设于所述烧结下模32上，在所述元器件20背离所述基板10的表面依次设置软材料层40和防护层50，所述烧结上模31位于所述防护层50背离所述软材料40的一侧。
一些实施例中，如图2所示，所述烧结上模31包括本体310和从所述本体310凸出的具有不同高度的第一压接头311、第二压接头312第三压接头313。第一压接头311、第二压接头312第三压接头313凸出所述本体310的高度不相同。所述第一压接头311与所述热敏电阻22对应，所述第二压接头312与所述芯片21对应，所述第三压接头313与所述门极电阻23对应。可以理解的是，具有较高高度的压接头将与高度(厚度)较小的元器件对应，具有较小高度的压接头将与高度(厚度)较大的元器件对应，以平衡各元器件之间的高度差，从而能实现芯片和其它元器件上下表面的一次烧结。例如，本实施方式中，热敏电阻22的厚度最大，则热敏电阻22将与高度最小的第一压接头311对应；芯片21和门极电阻23的厚度相差不大，则芯片21和门极电阻23所分别对应的第二压接头312和第三压接头313的高度也相差不大。
一些实施例中，所述烧结步骤中烧结的压力为15Mpa～30Mpa，烧结温度为200℃以上，烧结时间为3min～10min。如此，既能加快银焊料烧结，又能使得到的烧结层具有良好的热电及机械性能。若压力过大，可能会在一定程度上损伤芯片21，且经济投入较大，不利于成本的控制。
一些实施例中，所述软材料层40的材质可为但不限于硅胶薄膜、聚四氟乙烯(PTFE)或石墨等孔隙率较高的材料。因为芯片21的源级设有覆银膏铜箔层24而门级并未设有所述覆银膏铜箔层24，门级和源级之间便有一定高度差，所述软材料层40便可平衡芯片21的源级和门级之间的高度差。进一步地，所述软材料层40的厚度可根据覆银膏铜箔层24的厚度进行调整，一般为所述覆银膏铜箔层24厚度的5～10倍。不同材料的收缩不同，倍数也会不同，可根据实际情况进行调整。
一些实施例中，所述防护层50的材质可为但不限于聚四氟乙烯(PTFE)。所述防护层50能防止软材料层40污染元器件20(如芯片21等)或烧结模具30。
如图4所示，步骤S30：金属线键合步骤。采用铜线60连接所述芯片21的源级和所述基板10(金属铜层12)，采用铝线70连接所述芯片21的门级和所述基板10(金属铜层12)。
相较于用铝线连接芯片21的源级，采用铜线60连接芯片21的源级能提升功率模块的寿命，因为铜线60的通流和散热能力都比铝线强，铝线通大电流后容易产生应力疲劳。而采用铝线70连接芯片21的门级便不会有上述问题，因为门级电的流较小，采用铝线连接合适。由于芯片21的源级设有覆银膏铜箔层24，所述覆银膏铜箔层24能防止铜线60键合时键合力过大导致芯片21破损。
如图5所示，步骤S40：超声焊接步骤，将铜针80通过超声波焊接在所述基板10未设置所述元器件20的区域。
本实施方式中，所述铜针80通过扭矩式超声波焊接的方式焊接在所述金属铜层12未设置所述元器件20的区域。所述扭矩式焊接的原理是将超声波发生器(图未示)产生的能量，以一个中心点为圆心的扭矩振动方式传递到焊接接头(图未示)，并通过焊接接头将扭矩式振动作用在待焊接工件(本实施方式中为基板10)表面上，使基板10与焊接接头产生摩擦，同时超声波使界面的金属铜层12的铜颗粒震动形成连接，达到了分子级别的焊接效果，能降低铜针80与基板10连接的热阻。由于扭矩式焊接在需要在待焊接工件表面的旋转扭矩，使焊接效率得到了提升。所述铜针80的焊接位置可通过图像识别等手段进行确认，从而可提高焊接位置的精度及工艺良率。
所述铜针80可用于连接外部的印刷电路板(PCB)。当所述铜针80用于导出信号与PCB连接时，所述铜针80便作为信号针；当所述铜针80用作输出端子与PCB连接时，所述铜针80便作为电流针。由于所述铜针80即可作为信号针又可作为电流针，基板10上无需另外设置铜端子，能减少制作硬件的投资。
如图6所示，步骤S50：灌封步骤。
本实施方式中，可先在基板10的外围点一圈密封胶(图未示)，然后将点好胶的所述基板10置于外壳90中，加热固化密封胶。所述外壳90具有第一开孔91和第二开孔92，所述第一开孔91的直径小于所述第二开孔92的直径，所述第二开孔92大致位于所述外壳90的中心。所述第一开孔91的数量具有多个，所述铜针80从所述第一开孔91中伸出。将硅胶(图未示)脱泡后，在真空环境下将硅胶从所述第二开孔92灌入，然后进行加热固化，完成功率模块100的封装。在真空环境下对硅胶进行加热固化，能降低硅胶内部的气泡，提升硅胶的绝缘性能。
如图6所示，本申请一实施方式提供一种功率模块100，其包括功率器件、封装体和外壳90。
如图1、图4和图5所示，所述功率器件包括基板10、设于所述基板10上的元器件20以及铜针80。所述元器件20和所述基板10之间通过烧结层(图未示)连接，所述元器件20包括芯片21，所述芯片21的源级通过铜线60与所述基板10(金属铜层12)连接，所述芯片21的门级通过铝线70与所述基板10(金属铜层12)连接。所述封装体覆盖所述功率器件的表面以封装所述功率器件。本实施方式中，所述封装体由硅胶加热固化而成。如图5所示，所述外壳90收容所述功率器件和所述封装体。所述外壳90包括第一开孔91，所述铜针80从所述第一开孔91中伸出。
本申请对芯片21的上下表面进行一次烧结以形成银烧结层作为连接层，提升了连接层的散热性能、导电性能和机械性能。本申请还通过具有不同高度压接头的烧结模具30以平衡各元器件20的高度差，利用软材料层40平衡芯片21的门级和源级因为覆银膏铜箔层24带来的高度差，从而可实现元器件20(例如芯片21)上下的一次烧结，降低银烧结层的热阻。另外，本申请使用相同设计的铜针80作为信号针和电流针，降低了制作过程中的硬件投资，且采用超声焊接铜针80，位置精度高，连接效果好，提升了电流针的通流能力，降低了电气连接材料的费用。本申请通过优化工艺设计，实现了整个封装过程的去回流焊、去锡膏，突破了传统工艺的技术壁垒，解决了传统回流焊的位置精度不高、工艺良率低和工艺一致性差的问题。
以上说明是本申请一些具体实施方式，但在实际的应用过程中不能仅仅局限于这些实施方式。对本领域的普通技术人员来说，根据本申请的技术构思做出的其他变形和改变，都应该属于本申请的保护范围。

Claims (10)

1.一种功率模块的封装方法，其特征在于，包括如下步骤：
贴装步骤，在基板上贴装元器件，所述基板的表面设有导体层，所述元器件贴装于所述导体层上；所述元器件包括芯片，在所述芯片的源级设置覆银膏铜箔层，所述覆银膏铜箔层包括层叠设置的银膏层和铜箔层，所述银膏层位于所述芯片和所述铜箔层之间；
烧结步骤，利用烧结模具进行烧结，所述烧结模具包括烧结上模和烧结下模，将所述基板设于所述烧结下模上，在所述元器件背离所述基板的表面依次设置软材料层和防护层，所述烧结上模位于所述防护层背离所述软材料层的一侧；经过所述烧结后，所述导体层和所述银膏层均形成烧结层；
金属线键合步骤，采用铜线连接所述芯片的源级和所述基板，采用铝线连接所述芯片的门级和所述基板；
超声焊接步骤，将铜针通过超声波焊接在所述基板未设置所述元器件的区域；和
灌封步骤，将所述基板置于外壳中，所述外壳具有第一开孔和第二开孔，所述铜针从所述第一开孔中伸出，在真空环境下将硅胶从所述第二开孔灌入，然后进行加热固化，完成功率模块的封装。
2.如权利要求1所述的功率模块的封装方法，其特征在于，所述元器件还包括热敏电阻和门极电阻。
3.如权利要求2所述的功率模块的封装方法，其特征在于，所述烧结上模包括本体和从所述本体凸出的第一压接头、第二压接头和第三压接头，所述第一压接头、第二压接头和第三压接头凸出于所述本体的高度不相同，所述第一压接头与所述热敏电阻对应，所述第二压接头与所述芯片对应，所述第三压接头与所述门极电阻对应。
4.如权利要求1所述的功率模块的封装方法，其特征在于，所述烧结步骤中的烧结压力为15Mpa～30Mpa，烧结温度为200℃以上，烧结时间为3min～10min。
5.如权利要求1所述的功率模块的封装方法，其特征在于，所述导体层的材质包括银或金。
6.如权利要求1所述的功率模块的封装方法，其特征在于，所述覆银膏铜箔层的厚度为45μm～55μm，所述银膏层的厚度为30μm～40μm。
7.如权利要求1所述的功率模块的封装方法，其特征在于，所述软材料层的厚度为所述覆银膏铜箔层厚度的5～10倍。
8.如权利要求1所述的功率模块的封装方法，其特征在于，所述软材料层的材质包括硅胶薄膜、聚四氟乙烯或石墨，所述防护层的材质包括聚四氟乙烯。
9.如权利要求1所述的功率模块的封装方法，其特征在于，所述基板为陶瓷覆铜板，所述陶瓷覆铜板包括陶瓷层和设于所述陶瓷层上的金属铜层，所述金属铜层背离所述陶瓷层的表面设有所述导体层。
10.一种功率模块，其特征在于，所述功率模块包括：
功率器件，所述功率器件包括基板和设于所述基板上的元器件以及铜针；所述元器件和所述基板之间通过烧结层连接，所述元器件包括芯片，所述芯片的源级通过铜线与所述基板连接，所述芯片的门级通过铝线与所述基板连接；
封装体，所述封装体覆盖所述功率器件的表面以封装所述功率器件；和
外壳，所述外壳收容所述功率器件和所述封装体，所述外壳包括第一开孔，所述铜针从所述第一开孔中伸出。
CN202211687234.9A 2022-12-27 2022-12-27 功率模块及其封装方法 Pending CN116053144A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211687234.9A CN116053144A (zh) 2022-12-27 2022-12-27 功率模块及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211687234.9A CN116053144A (zh) 2022-12-27 2022-12-27 功率模块及其封装方法

Publications (1)

Publication Number Publication Date
CN116053144A true CN116053144A (zh) 2023-05-02

Family

ID=86122928

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211687234.9A Pending CN116053144A (zh) 2022-12-27 2022-12-27 功率模块及其封装方法

Country Status (1)

Country Link
CN (1) CN116053144A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117103750A (zh) * 2023-10-25 2023-11-24 泰姆瑞（北京）精密技术有限公司 芯片加工的施压装置、施压工作方法及压力设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117103750A (zh) * 2023-10-25 2023-11-24 泰姆瑞（北京）精密技术有限公司 芯片加工的施压装置、施压工作方法及压力设备

Similar Documents

Publication Publication Date Title
CN109478521B (zh) 半导体装置
US8952520B2 (en) Power semiconductor device
JP4635564B2 (ja) 半導体装置
KR102103196B1 (ko) 다층 전자기기 어셈블리 및 3차원 모듈 내에 전기 회로 부품들을 내장시키기 위한 방법
JP4023397B2 (ja) 半導体モジュールおよびその製造方法
US20100134979A1 (en) Power semiconductor apparatus
JP6835238B2 (ja) 半導体装置およびその製造方法
WO2013171946A1 (ja) 半導体装置の製造方法および半導体装置
JP4030930B2 (ja) 半導体パワーモジュール
CN111668196A (zh) 半导体封装件以及相关方法
JP6945418B2 (ja) 半導体装置および半導体装置の製造方法
KR20200068285A (ko) 양면 냉각 파워 모듈 및 이의 제조방법
CN113140528A (zh) 半导体装置
JP2012074497A (ja) 回路基板
CN116053144A (zh) 功率模块及其封装方法
JP6508193B2 (ja) 半導体装置の製造方法および半導体装置
JP4220641B2 (ja) 樹脂モールド用回路基板と電子パッケージ
JP2013008749A (ja) 半導体装置及びその製造方法
JP5898575B2 (ja) 半導体装置
CN110429071B (zh) 功率器件模组及其制备方法
JPH08288605A (ja) 金属回路基板
JP4492257B2 (ja) 半導体モジュールおよびその製造方法
CN112151453A (zh) 一种电源模块的封装结构及工艺
JP3447043B2 (ja) 電子部品用パッケージ
WO2022162871A1 (ja) 両面冷却パワーモジュール

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination