CN116031246A - 具有改进的导电短柱覆盖度的半导体装置封装 - Google Patents

具有改进的导电短柱覆盖度的半导体装置封装 Download PDF

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Abstract

一种半导体装置封装包含多层衬底，所述多层衬底包含底部层和顶部层。一个或多个裸片安装在所述衬底的所述顶部层上且电耦合到所述顶部层。电磁干扰(EMI)屏蔽件囊封所述衬底和半导体裸片。第一多个导电短柱定位在所述衬底的所述顶部层的边缘周围。所述导电短柱中的每一个包含具有第一厚度且与所述EMI屏蔽件接触的边缘部分。第二多个导电短柱定位在所述衬底的所述底部层的边缘周围。所述第二多个导电短柱中的每一个包含具有小于所述第一厚度的第二厚度且与所述EMI屏蔽件接触的边缘部分。

Description

具有改进的导电短柱覆盖度的半导体装置封装
背景技术
具有电磁干扰(EMI)保护的嵌入式裸片封装可包含一起封装在衬底上的一个或多个半导体裸片。裸片和衬底由EMI屏蔽件囊封和覆盖。用于此类封装的组装过程通常包含将力施加到衬底的底部的操作。此类力会导致组装封装中的导电材料不受EMI屏蔽件保护，这不利地影响封装的EMI特性。
发明内容
本公开描述一种具有经修改的导电短柱的嵌入式裸片封装，所述经修改的导电短柱提供封装的增强型EMI特性。
在一个实施中，一种半导体装置封装包含：衬底，其具有多个层，所述多个层包含底部层和顶部层；一个或多个裸片，其通过多个接合线安装在衬底的顶部层上且耦合到所述顶部层；EMI屏蔽件，其囊封衬底和一个或多个半导体裸片；第一多个导电短柱，其定位在衬底的顶部层的边缘周围，其中第一多个导电短柱中的每一个包含具有第一厚度且与EMI屏蔽件接触的边缘部分；以及第二多个导电短柱，其定位在衬底的底部层的边缘周围，其中第二多个导电短柱中的每一个包含具有小于第一厚度的第二厚度且与EMI屏蔽件接触的边缘部分。
在一些实施中，第二多个导电短柱中的每一个进一步包含具有大于第二厚度的厚度的中心部分。在一些实施中，第一多个导电短柱中的每一个进一步包含具有与第二多个导电短柱中的每一个的中心部分的厚度相等的厚度的中心部分。
在一些实施中，EMI屏蔽件完全覆盖第一和第二多个导电短柱中的每一个。
在一些实施中，第二厚度被设置成使得第二多个导电短柱318在EMI屏蔽件组装操作期间不与带状粘合层接触。
在一些实施中，衬底进一步包含至少一个中间层，每一中间层包含与EMI屏蔽件230接触的第三多个导电短柱；且第三多个导电短柱中的每一导电短柱包含具有大于第二厚度的厚度的边缘部分。在一些实施中，第三多个导电短柱中的每一个的边缘部分的厚度等于第一厚度。
在一些实施中，包含于衬底中的每一导电短柱在电介质材料之上经图案化且由焊料掩模覆盖。
在一些实施中，包含于衬底中的每一导电短柱为铜，且EMI屏蔽件为金属、碳、陶瓷或聚合物。
在一些实施中，对于第二多个导电短柱中的每一个，边缘部分与中心部分一体地形成且定位在中心部分与EMI屏蔽件之间。
在一些实施中，对于第二多个导电短柱中的每一个，边缘部分在包括阶梯的接合点处与中心部分接合。在一些实施中，第二多个导电短柱中的每一个的底部表面包含在边缘部分与中心部分的接合点处的阶梯。
在一些实施中，衬底包含平面底部表面，且从衬底的底部表面到第二多个导电短柱中的每一个的中心部分的距离小于从衬底的底部表面到第二多个导电短柱的边缘部分的距离。
在本文中所描述的实施的另一方面中，一种用于半导体装置的多层衬底包含：边缘区，其被配置成用于与EMI屏蔽件接触；中心区，其连接到边缘区；以及由非导电层分离的多个金属层，其包含顶部金属层和底部金属层；其中底部金属层在对应于衬底的中心区的位置中具有第一厚度，且在对应于衬底的边缘区的位置中具有小于第一厚度的第二厚度。
在一些实施中，顶部金属层在对应于衬底的边缘区的位置中具有大于第二厚度的厚度。在一些实施中，顶部金属层在对应于衬底的中心区360的位置中具有等于第一厚度的厚度。在一些实施中，顶部金属层被配置成用于通过多个接合线耦合到一个或多个裸片。
在本文所描述的实施的另一方面中，一种衬底包含：顶部表面，其被配置成用于电连接到安装于其上的一个或多个集成电路；顶部层，其具有用于接触EMI屏蔽件的第一电接触构件，所述第一电接触构件具有第一厚度；以及底部层，其具有用于接触EMI屏蔽件的第二电接触构件，所述第二电接触构件具有小于第一厚度的第二厚度。
在一些实施中，第一电接触构件包含具有第一厚度的第一多个导电短柱边缘。在一些实施中，第二电接触构件包含具有第二厚度的第二多个导电短柱边缘。
附图说明
当结合附图阅读时，将更好地理解前述概述以及以下详细描述。出于说明本公开的目的，在附图中展示当前优选的实施例，其中相同的参考标号始终指示相同的元件。然而，应注意，本公开的各方面可以不同形式体现且因此不应理解为受限于本文中所阐述的所说明的实施例。在附图中说明的元件未必按比例绘制，而是可能已被放大以突出其中主题的重要特征。此外，可以通过省略对于理解所公开的实施例未必需要的元件来简化附图。
图1A为根据一些实施的具有多层衬底和多个半导体裸片的半导体装置封装的一部分的横截面侧视图。
图1B为图1A的多层衬底的一部分的底视图。
图2A到2D为包含不被EMI屏蔽件覆盖的导电短柱的图1A到1B的多层衬底的边缘区的放大横截面侧视图。
图3A到3D为包含由EMI屏蔽件覆盖的经修改的导电短柱的图1A到1B的多层衬底的边缘区的放大横截面侧视图。
图3E到3F为图3A到3B的多层衬底的边缘区的增强型视图。
图4为说明根据一些实施的包含短柱薄化操作的组装图3A到3F的多层衬底的方法的示例性图。
具体实施方式
现将在下文中参考附图更全面地描述本主题，在所述附图中展示代表性实施例。然而，本发明的主题可以用不同形式体现，且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了描述和增强本领域的技术人员的能力。
图1A为根据一些实施的具有由电磁干扰(EMI)屏蔽件130囊封的多层衬底110和一个或多个半导体裸片120的半导体装置封装100的横截面侧视图。封装100也可称为具有EMI保护的嵌入式裸片封装，其中一个或多个裸片一起封装在衬底上，由EMI屏蔽件囊封，且由EMI屏蔽件覆盖。裸片120可包含例如一个或多个存储器裸片(例如，NAND裸片)、ASIC裸片、控制器裸片、倒装芯片裸片等。
一个或多个裸片120安装在衬底110的顶部表面上且电连接到所述顶部表面。衬底110可具有多个层(也被称为平面)。在一些实施中，衬底110包含一个或多个信号平面、电源平面和接地平面。每一层包含延伸到与EMI屏蔽件130接触的衬底110的边缘的多个导电短柱112(例如，铜短柱)。
图1B为图1A的多层衬底110的一部分的底视图。图式展示经图案化到衬底的底部层中的导电材料(例如，铜)。导电材料包含在衬底的边缘处的多个导电短柱112。尽管图1B仅展示衬底的底部层，但衬底的其它层中的至少一个也包含衬底的边缘处的导电短柱。
在一些实施中，导电短柱112通过使屏蔽件130接地而增强封装100的EMI特性。另外，导电短柱112通过使屏蔽件130稳定而增强封装100的机械特性。
图2A到2D为根据一些实施的图1A到1B的多层衬底的边缘区的放大横截面侧视图。衬底包含四个层：顶部层202、两个中间层204和206以及底部层208。中间层204和206安置于顶部层202与底部层208之间。虽然在所说明的实施中展示两个中间层，但其它实施可具有少于或多于两个中间层。衬底上方的区域200容纳一个或多个裸片(未展示)。
多层衬底的每一层包含多个导电短柱。如图2A到2D为横截面视图，图式仅展示每一层中的一个短柱。然而，每一层包含多个短柱(如图1B中所展示)。
参考图2A，顶部层202包含电介质(非导电)材料203，导电短柱212定位在整个材料中。中间层204包含电介质材料205，导电短柱214定位在整个材料中。中间层206包含电介质材料207，导电短柱216定位在整个材料中。最后，底部层208包含电介质材料209，导电短柱218定位在整个材料中。
导电短柱212、214、216和218位于衬底的边缘区220处。在组装期间，多个衬底可在分离衬底之前形成于单个板上。可使用锯分离衬底(例如，使用圆形刀片切割衬底)。在此分离过程期间，由于导电材料(例如，铜)的延展性，衬底的边缘220处的导电短柱的边缘部分可由锯变形。确切地说，导电短柱的边缘可由锯扩展或延长(例如，在竖直方向上)，如图2B中所展示。
当在组装期间安装EMI屏蔽件230时，可以将粘合带240施加到封装的底部以临时固定衬底的位置，如图2C中所展示。当移除带240(称为解除带)时，底部层208中的导电短柱218的边缘(其与带240接触)可能由于带移除施加的外力而暴露，如图2D中所展示。在一些实施中，例如，可在解除带期间从短柱218剥离覆盖底部层208的边缘的EMI屏蔽件230的一部分，从而导致短柱暴露。暴露的短柱可不利地影响封装的EMI特性。
图3A到3D为图1A到1B的多层衬底的边缘区的放大横截面侧视图，其包含由EMI屏蔽件覆盖的衬底的底部层中的经修改的导电短柱。
为了防止底部层的导电短柱暴露，可修改底部层中的导电短柱的边缘，使得其比衬底的其它层中的导电短柱的边缘薄。底部层中的导电短柱的较薄边缘可在衬底分离之后仍扩展，但扩展边缘仍与衬底的底部具有间隙。此间隙防止在EMI屏蔽件安装期间在底部层中的导电短柱与粘合带之间的接触，因此当移除带时，底部层中的导电短柱的边缘未暴露。以下论述包含衬底的底部层中的经修改的导电短柱的更详细描述。
所说明的衬底包含四个层：顶部层202、两个中间层204和206以及底部层308。中间层204和206安置于顶部层202与底部层308之间。虽然在所说明的实施中展示两个中间层，但其它实施可具有少于或多于两个中间层。衬底上方的区域200容纳一个或多个裸片(未展示)。
多层衬底的每一层包含多个导电短柱。如图3A到3D为部分横截面视图，图式仅展示每一层中的一个短柱。然而，每一层包含多个短柱(如图1B中所展示)。
参考图3A，顶部层202包含电介质(非导电)材料203，导电短柱212定位在整个材料中。中间层204包含电介质材料205，导电短柱214定位在整个材料中。中间层206包含电介质材料207，导电短柱216定位在整个材料中。最后，底部层308包含电介质材料309，导电短柱318定位在整个材料中。底部层中的导电短柱318的至少一些部分比边缘区220处的衬底的其它层的导电短柱212、214和216薄，由此确保在衬底分离之后衬底的导电短柱318与底部层308的底部表面361之间的间隙。
导电短柱212、214、216和318位于衬底的边缘区220处。在组装期间，多个衬底可在分离衬底之前形成于单个板上。可使用锯分离衬底(例如，使用圆形刀片切割衬底)。在此分离过程期间，由于导电材料(例如，铜)的延展性，衬底的边缘220处的导电短柱的边缘部分可由锯变形。确切地说，导电短柱的边缘可由锯扩展或延长(例如，在竖直方向上)，如图3B中所展示。
当在组装期间安装EMI屏蔽件230时，可以将粘合带240施加到封装的底部以临时固定衬底的位置，如图3C中所展示。虽然带240附连到底部层308的底部表面361，但导电短柱318与带240之间不存在接触。因此，当移除带240(称为解除带)时，底部层中的导电短柱318的边缘未暴露，因为由带移除所施加的外力并不作用于导电短柱318(由于前述间隙)，如图3D中所展示。由于衬底的全部或至少大部分导电短柱仍由EMI屏蔽件230覆盖(未暴露)，因此封装的EMI特性得到改进。
图3E为根据一些实施的图3A的多层衬底的边缘区的增强型视图(在衬底分离之前)，且图3F为根据一些实施的图3B的多层衬底的边缘区的增强型视图(在衬底分离之后)。
如图3E到3F中所展示，导电短柱中的每一个包含两个部分-中心部分360和边缘部分370。经修改的短柱318的中心部分360具有厚度362，且经修改的短柱318的边缘部分370具有小于厚度362的厚度372。换句话说，经修改的短柱318的边缘部分370比经修改的短柱318的中心部分360薄。
其它层中的导电短柱212、214和216的厚度分别为352、354和356，其大于底部层中的导电短柱318的边缘部分的厚度372。在一些实施中，厚度352、厚度354和厚度356等于厚度362。
经修改的短柱318的中心部分360具有距衬底的底部层308的底部表面361的第一间隙364，且经修改的短柱318的边缘部分370具有距衬底的底部层308的底部表面361的第二间隙374，其中第二间隙374大于第一间隙364。选择厚度372和/或间隙374以使得短柱318的边缘部分370在EMI屏蔽件组装期间不与施加到衬底的底部层308的底部表面361的粘合带240接触。
在衬底分离之后，如图3F中所展示，导电短柱的边缘可为延长的(例如，在竖直方向上)，具有扩展的厚度353、355、357和376。由于短柱318的较薄边缘部分，底部短柱318的边缘部分的厚度376小于其它层的短柱的厚度353、355和357。因此，底部短柱318具有仍足以防止在EMI屏蔽件安装期间底部短柱318与粘合带240之间的接触的间隙378。
在一些实施中，底部短柱318的中心部分360和边缘部分370在包括阶梯的接合点365处接合。在一些实施中，接合点365具有厚度的离散(而非渐进)变化。在一些实施中，底部短柱318的边缘部分370与底部短柱318的中心部分360一体地形成(连续地形成)，且定位在中心部分360与EMI屏蔽件230之间(如图3D中所展示)。
虽然图3A到3F展示由于图式的横截面性质，每层一个导电短柱，但每一层中的导电短柱表示每一层中的多个导电短柱。举例来说，导电短柱318(图3A到3F)可对应于底部层中的多个导电短柱112中的一个(图1A到1B)，等等。
因此，参考图3A到3F，一种半导体装置封装包含：衬底，其具有多个层(202、204、206、308)，所述多个层包含底部层308和顶部层202；一个或多个裸片，其通过多个接合线安装在衬底的顶部层上且耦合到所述顶部层(例如，图1A中位于区域200中的裸片120)；EMI屏蔽件230，其囊封衬底和一个或多个半导体裸片；第一多个导电短柱(由短柱212表示)，其定位在衬底的顶部层202的边缘周围，其中第一多个导电短柱中的每一个包含具有第一厚度352且与EMI屏蔽件230接触的边缘部分370；以及第二多个导电短柱(由短柱318表示)，其定位在衬底的底部层308的边缘周围，其中第二多个导电短柱中的每一个包含具有小于第一厚度352的第二厚度(372或376)且与EMI屏蔽件230接触的边缘部分370。
在一些实施中，第二多个导电短柱318中的每一个进一步包含具有大于第二厚度(372或376)的厚度362的中心部分360。在一些实施中，第一多个导电短柱212中的每一个进一步包含具有与第二多个导电短柱318中的每一个的中心部分360的厚度362相等的厚度352的中心部分360。
在一些实施中，EMI屏蔽件230完全覆盖第一和第二多个导电短柱212和318中的每一个(如图3C到3D中所展示)。
在一些实施中，第二厚度(372或376)被设置成使得第二多个导电短柱318在EMI屏蔽件组装操作期间(在EMI屏蔽件230的安装期间，如图3C中所展示)不与带状粘合层240接触。
在一些实施中，衬底进一步包含至少一个中间层(例如，204、206)，每一中间层包含与EMI屏蔽件230接触的第三多个导电短柱(例如，214、216)；且第三多个导电短柱(214、216)的每一导电短柱包含具有大于第二厚度(372或376)的厚度(354、356)的边缘部分370。在一些实施中，第三多个导电短柱(214、216)中的每一个的边缘部分370的厚度(354、356)等于第一厚度352。
在一些实施中，包含于衬底中的每一导电短柱(212、214、216、318)在电介质材料(203、205、207、309)之上经图案化且由焊料掩模覆盖。
在一些实施中，包含于衬底中的每一导电短柱(212、214、216、318)为铜，且EMI屏蔽件230为金属、碳、陶瓷或聚合物。
在一些实施中，对于第二多个导电短柱318中的每一个，边缘部分370与中心部分360一体地形成且定位在中心部分360与EMI屏蔽件230之间。
在一些实施中，对于第二多个导电短柱318中的每一个，边缘部分370在包括阶梯的接合点365处与中心部分360接合。在一些实施中，第二多个导电短柱318中的每一个的底部表面包含在边缘部分370与中心部分360的接合点365处的阶梯。
在一些实施中，衬底包含平面底部表面361，且从衬底的底部表面361到第二多个导电短柱318中的每一个的中心部分360的距离364小于从衬底的底部表面361到第二多个导电短柱318的边缘部分370的距离374。
在本文所描述的实施的另一方面中，一种用于半导体装置的多层衬底包含：边缘区370，其被配置成用于与EMI屏蔽件230接触；中心区360，其连接到边缘区370；以及由非导电层(各自包括电介质材料，例如，203、205、207、309)分离的多个金属层(各自包括多个导电短柱，例如，212、214、216、318)，其包含顶部金属层212和底部金属层318；其中底部金属层318在对应于衬底的中心区360的位置中具有第一厚度362，且在对应于衬底的边缘区370的位置中具有小于第一厚度362的第二厚度(372或376)。
在一些实施中，顶部金属层212在对应于衬底的边缘区370的位置中具有大于第二厚度(372或376)的厚度352。在一些实施中，顶部金属层212在对应于衬底的中心区360的位置中具有等于第一厚度352的厚度。在一些实施中，顶部金属层212被配置成用于通过多个接合线耦合到一个或多个裸片(例如，图1A的120)。
在本文所描述的实施的另一方面中，一种衬底包含：顶部表面，其被配置成用于电连接到安装在其上的一个或多个集成电路(例如，图1A的120)；顶部层202，其具有用于接触EMI屏蔽件230的第一电接触构件(导电短柱212)，第一电接触构件具有第一厚度352；以及底部层308，其具有用于接触EMI屏蔽件230的第二电接触构件(导电短柱318)，第二电接触构件具有小于第一厚度352的第二厚度(372或376)。
在一些实施中，第一电接触构件212包含具有第一厚度352的第一多个导电短柱边缘。在一些实施中，第二电接触构件318包含具有第二厚度(372或376)的第二多个导电短柱边缘。
图4为说明根据一些实施的组装图3A到3F的多层衬底的方法的示例性图，所述方法包含用于薄化衬底的底部层的导电短柱的边缘部分的操作。
图4中的每一操作的左半部为描绘多层衬底的底部层的示例性底部表面361的底视图，并且图4中的每一操作的右半部为描绘如在底视图中由虚线标示的多层衬底的横截面的横截面侧视图。
在操作410中，外层用导电材料412(例如，铜或能够导电的任何其它材料)图案化。可通过将金属注射到构成衬底层的基底的电介质材料上来图案化导电材料412。导电材料412可被图案化为迹线、通孔、短柱和/或经设计以在整个衬底中传输电信号的任何其它特征。在操作410中的导电材料412包含多个导电短柱(例如，图2A的短柱218)。
在操作420中，在导电材料412之上应用干膜掩模叠层422，且在操作430中，光学图像处理移除在对应于形成短柱的导电材料的边缘部分(例如，图3E的370)的区432处的膜掩模叠层422的一部分。在从区432移除干膜掩模叠层422的所述部分的情况下，在区442(对应于区432)处将微蚀刻工艺440应用于导电材料，使导电材料薄化且形成较薄导电短柱(例如，图3A的短柱318)。在完成微蚀刻工艺后，剥离操作450从导电材料412移除干膜掩模叠层422。因此，操作420到450为短柱薄化操作，其在多层衬底的底部层的边缘区(例如，对应于图3E的边缘部分370)处产生较薄导电短柱。
在操作460中，在导电材料412之上施加焊料掩模462，从而留下开放区域，在所述开放区域处，与随后施加的导电材料进行电连接。焊料掩模462保护导电材料412免于短路或免于以其它方式受在后续组装操作中施加的其它导电材料影响。在操作470中，将镀覆材料472(例如，Ni Au镀覆)施加到由焊料掩模留下的导电材料412的开放区域，由此以允许对随后施加的导电材料进行电连接的方式保护导电材料412。
本领域的技术人员应了解，可在不脱离其广泛发明性概念的情况下对上文展示和描述的示例性实施例作出改变。因此，应理解本发明不限于所展示和描述的示例性实施例，但是希望涵盖如由权利要求所定义的在本发明的精神和范围内的修改。举例来说，示例性实施例的具体特征可以是或可以不是所要求的发明的一部分并且可以将所公开的实施例的各种特征进行组合。“右”、“左”、“下部”和“上部”这些词在参考的附图中用来标明方向。词“向内”和“向外”指代分别朝向及远离具有多表面迹线界面的球栅阵列的几何中心的方向。除非本文具体阐述，否则术语“一个(a/an)”和“所述”不限于一个元件，而是应解释为意指“至少一个”。
应理解，已经将本发明的图式和描述中的至少一些简化以集中于与本发明的清楚理解相关的元件，同时为清楚起见，排除本领域普通技术人员将了解也可以构成本发明的一部分的其它元件。然而，因为这些元件在所属领域中是众所周知的并且因为它们不一定有助于更好地了解本发明，所以本文中未提供这些元件的描述。
此外，就本发明的方法不依赖于本文中所阐述的步骤的特定次序来说，步骤的特定次序不应解释为对权利要求书的限制。针对本发明的方法的任何权利要求不应限于以所写次序执行其步骤，并且本领域的技术人员可以容易了解，步骤可以变化并且仍保持在本发明的精神和范围内。

Claims (20)

1.一种半导体装置封装，其包括：
衬底，其具有多个层，所述多个层包含底部层和顶部层；
一个或多个裸片，其安装在所述衬底的所述顶部层上且电耦合到所述顶部层；
电磁干扰(EMI)屏蔽件，其囊封所述衬底和所述一个或多个半导体裸片；
第一多个导电短柱，其定位在所述衬底的所述顶部层的边缘周围，其中所述第一多个导电短柱中的每一个包含具有第一厚度且与所述EMI屏蔽件接触的边缘部分；以及
第二多个导电短柱，其定位在所述衬底的所述底部层的边缘周围，其中所述第二多个导电短柱中的每一个包含具有小于所述第一厚度的第二厚度且与所述EMI屏蔽件接触的边缘部分。
2.根据权利要求1所述的半导体装置封装，其中所述第二多个导电短柱中的每一个进一步包含具有大于所述第二厚度的厚度的中心部分。
3.根据权利要求2所述的半导体装置封装，其中所述第一多个导电短柱中的每一个进一步包含具有与所述第二多个导电短柱中的每一个的所述中心部分的所述厚度相等的厚度的中心部分。
4.根据权利要求2所述的半导体装置封装，其中对于所述第二多个导电短柱中的每一个，所述边缘部分与所述中心部分一体地形成且定位在所述中心部分与所述EMI屏蔽件之间。
5.根据权利要求2所述的半导体装置封装，其中对于所述第二多个导电短柱中的每一个，所述边缘部分在包括阶梯的接合点处与所述中心部分接合。
6.根据权利要求2所述的半导体装置封装，其中所述第二多个导电短柱中的每一个的底部表面包含在所述边缘部分与所述中心部分的接合点处的阶梯。
7.根据权利要求2所述的半导体装置封装，其中：
所述衬底包含平面底部表面；且
从所述衬底的所述底部表面到所述第二多个导电短柱中的每一个的所述中心部分的距离小于从所述衬底的所述底部表面到所述第二多个导电短柱的所述边缘部分的距离。
8.根据权利要求1所述的半导体装置封装，其中所述EMI屏蔽件完全覆盖所述第一和第二多个导电短柱中的每一个。
9.根据权利要求1所述的半导体装置封装，其中所述第二厚度被设置成使得所述第二多个导电短柱在EMI屏蔽件组装操作期间不与带状粘合层接触。
10.根据权利要求1所述的半导体装置封装，其中：
所述衬底进一步包含至少一个中间层，每一中间层包含与所述EMI屏蔽件接触的第三多个导电短柱；且
所述第三多个导电短柱中的每一导电短柱包含具有大于所述第二厚度的厚度的边缘部分。
11.根据权利要求10所述的半导体装置封装，其中所述第三多个导电短柱中的每一个的所述边缘部分的所述厚度等于所述第一厚度。
12.根据权利要求1所述的半导体装置封装，其中包含于所述衬底中的每一导电短柱在电介质材料之上经图案化且由焊料掩模覆盖。
13.根据权利要求1所述的半导体装置封装，其中包含于所述衬底中的每一导电短柱为铜，且所述EMI屏蔽件为金属、碳、陶瓷或聚合物。
14.一种用于半导体装置的多层衬底，所述衬底包括：
边缘区，其被配置成用于与电磁干扰(EMI)屏蔽件接触；
中心区，其连接到所述边缘区；以及
由非导电层分离的多个金属层，其包含顶部金属层和底部金属层；
其中所述底部金属层在对应于所述衬底的所述中心区的位置中具有第一厚度，且
在对应于所述衬底的所述边缘区的位置中具有小于所述第一厚度的第二厚度。
15.根据权利要求14所述的用于半导体装置的多层衬底，其中所述顶部金属层在对应于所述衬底的所述边缘区的位置中具有大于所述第二厚度的厚度。
16.根据权利要求15所述的用于半导体装置的多层衬底，其中所述顶部金属层在对应于所述衬底的所述中心区的位置中具有等于所述第一厚度的厚度。
17.根据权利要求16所述的用于半导体装置的多层衬底，其中所述顶部金属层被配置成用于耦合到一个或多个裸片。
18.一种半导体封装，其包括：
衬底，其具有被配置成用于电连接到安装于其上的一个或多个集成电路的顶部表面；
所述衬底的顶部层，其具有用于接触电磁干扰(EMI)屏蔽件的第一电接触构件，所述第一电接触构件具有第一厚度；以及
所述衬底的底部层，其具有用于接触所述EMI屏蔽件的第二电接触构件，所述第二电接触构件具有小于所述第一厚度的第二厚度。
19.根据权利要求18所述的半导体封装，其中所述第一电接触构件包含具有所述第一厚度的第一多个导电短柱边缘。
20.根据权利要求19所述的半导体封装，其中所述第二电接触构件包含具有所述第二厚度的第二多个导电短柱边缘。
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