CN116031160A - 一种mosfet器件及其制造方法 - Google Patents

Abstract

本发明公开了一种MOSFET器件及其制造方法，涉及半导体集成电路制造技术领域，该MOSFET器件的制造方法包括：提供一衬底；在所述衬底的表面制作包含有第一预设数量的P+柱的外延层；在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P‑柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P‑柱连接；在所述外延层的表面制作栅氧化层，在所述栅氧化层表面淀积多晶硅形成多晶硅层，刻蚀所述多晶硅层；制作所述MOSFET器件的金属层，得到MOSFET器件；当MOSFET的体二极管处于反向恢复状态时，该P+柱与P‑柱交替连接的结构可以有效的抑制和缓解此处的峰值电场，从而提高抑制动态雪崩的能力。

Description

一种MOSFET器件及其制造方法

技术领域

本发明涉及半导体集成电路制造技术领域，特别涉及一种MOSFET器件及其制造方法。

背景技术

功率MOSFET器件的体二极管的反向恢复性能与快恢复二极管和肖特基二极管相比，其反向恢复速度要低很多，反向恢复电荷也要大很多，因此，反向恢复的特性较差；导致二极管的开关损耗增加，降低系统的效率，同时，也会产生较高的振铃，影响功率MOSFET器件的安全工作。

为了解决上述问题，人们发明了超结型MOSFET器件，该MOSFET器件是一种新型功率器件，具备高电流密度和低导通电阻的优点；对于传统的高压功率超结型MOSFET器件来说，目前使用较多的方式是通过在MOSFET器件体内引入复合中心，通过电子/中子辐照或者重金属源扩散的方式，利用杂质空穴缺陷或重金属深能级杂质离子对MOSFET器件体内引入缺陷，达到降低少数载流子寿命的目的，进而提高体二极管反向恢复速率；但是，通过该方式制造的MOSFET器件，其体区结构仍然是采用P-N柱交替的方式维持电荷平衡，由于P-N结面积较大，会导致二极管瞬态反向电流的极大值(Irrm)和二极管电流反向部分与时间的积分值(Qrr)急剧增大，进而引起雪崩效应，使MOS器件失效。

发明内容

基于此，有必要针对上述技术问题，提供一种MOSFET器件及其制造方法，以解决现有技术的MOSFET器件，会导致二极管瞬态反向电流的极大值(Irrm)和二极管电流反向部分与时间的积分值(Qrr)急剧增大，进而引起雪崩效应，使MOS器件失效的问题。

第一方面，本发明提供一种MOSFET器件的制造方法，包括：

提供一衬底；

在所述衬底的表面制作包含有第一预设数量的P+柱的外延层；

在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P-柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P-柱连接；

在所述外延层的表面制作栅氧化层，在所述栅氧化层表面淀积多晶硅形成多晶硅层，刻蚀所述多晶硅层；

制作所述MOSFET器件的金属层，得到MOSFET器件。

上述方案具有以下有益效果：

本发明的MOSFET器件的制造方法，在栅极区域的P+柱之间制作连接于P+柱的P-柱，当MOSFET的体二极管处于反向恢复状态时，该P+柱与P-柱交替连接的结构可以有效的抑制和缓解此处的峰值电场，从而提高抑制动态雪崩的能力。

可选的是，在所述衬底的表面制作包含有第一预设数量的P+柱的外延层，包括：

在所述衬底的表面淀积预设厚度的第一外延层；

在所述第一外延层的表面涂抹光刻胶；

曝光所述光刻胶，利用P+光罩掩膜版光刻刻蚀曝光后的所述光刻胶，形成表面具有所述第一预设数量窗口的硬掩膜；

在所述硬掩膜的各个窗口的位置进行P型离子注入，在所述第一外延层内形成第一预设数量的初始P+柱；

去除所述光刻胶，在所述第一外延层的表面重复制作若干层具有P+柱的外延层，在最后一层外延层制作完成之后，进行高温退火，形成包含有第一预设数量的P+柱的外延层。

可选的是，在所述衬底的表面淀积预设厚度的第一外延层，包括：

采用化学气相沉积法在所述衬底的表面淀积N型杂质，形成预设厚度的N-外延层。

可选的是，在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P-柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P-柱连接，包括：

在所述外延层表面的栅极区域通过光刻胶制作光罩，所述光罩覆盖所述栅极区域的各个所述P+柱，暴露出所述栅极区域的各个P+柱之间的区域；

在所述光罩上方注入P-型离子，使所述P-型离子穿过所述光罩暴露的区域注入到所述栅极区域的各个所述P+柱之间的区域，形成各个所述P-柱。

可选的是，刻蚀所述多晶硅层之后，包括：

在所述多晶硅层的表面制作绝缘介质层；

在所述绝缘介质层的表面制作金属层。

第二方面，本发明提供一种MOSFET器件，包括：

衬底；

外延层，所述外延层位于所述衬底的上方；

所述外延层内设置有第一预设数量的P+柱和第二预设数量的P-柱，各个所述P+柱自所述外延层的表面向所述外延层内延伸预设距离，各个所述P-柱设置于栅极区域的各个所述P+柱之间，各个所述P-柱的两侧分别与相邻的P+柱相连；

栅氧化层，所述栅氧化层位于所述外延层的上方；

多晶硅层，所述多晶硅层位于所述栅氧化层的上方；

金属层，所述金属层位于所述MOSFET器件的表面。

上述方案具有以下有益效果：

本发明的MOSFET器件，在栅极区域的P+柱之间设置连接于P+柱的P-柱，当MOSFET的体二极管处于反向恢复状态时，该P+柱与P-柱交替连接的结构可以有效的抑制和缓解此处的峰值电场，从而提高抑制动态雪崩的能力。

可选的是，所述MOSFET器件还包括：

绝缘介质层，所述绝缘介质层位于所述多晶硅层的上方。

可选的是，所述外延层的厚度范围为70μm-110μm。

可选的是，所述P+柱向所述外延层内延伸的距离大于所述P-柱向所述外延层内延伸的距离。

可选的是，所述P+柱的上表面与所述P-柱的上表面处于同一平面。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例中提供的一种MOSFET器件的制造方法流程示意图；

图2(a)是本发明一实施例中提供的一种在衬底上制作具有P+柱的外延层的结构示意图；

图2(b)是本发明一实施例中提供的一种在外延层上制作P-柱的结构示意图；

图2(c)是本发明一实施例中提供的一种在外延层上制作栅氧化层和多晶硅层的结构示意图；

图2(d)是本发明一实施例中提供的一种在栅氧化层上制作绝缘介质层和金属层的结构示意图；

图3是本发明一实施例中提供的一种MOSFET器件的结构示意图；

符号说明如下：

1、衬底；2、外延层；3、P+柱；4、P-柱；5、栅氧化层；6、多晶硅层；7、绝缘介质层；8、金属层；9、元胞区P-区域。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

应当理解，下面阐述的实施例代表了使本领域技术人员能够实施实施例并说明实施实施例的最佳模式的必要信息。在根据附图阅读以下描述后，本领域技术人员将理解本公开的概念并且将认识到这些概念在本文中未特别提及的应用。应当理解，这些概念和应用落入本公开和所附权利要求的范围内。

还应当理解，尽管本文中可以使用术语第一、第二等来描述各种元素，但是这些元素不应受这些术语的限制。这些术语仅用于区分一个元素与另一个元素。例如，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件，而不脱离本公开的范围。如本文所用，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

还应当理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元素被称为“直接连接”或“直接耦合”到另一个元素时，不存在中间元素。

还应当理解，术语“上”、“下”、“左”、“右”、“前”、“后”、“底部”、“中间”、“中间”、“顶部”等可以在本文中用于描述各种元素，指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此这些元素不应受这些条款的限制。

这些术语仅用于区分一个元素与另一个元素。例如，第一元件可以被称为“上”元件，并且类似地，第二元件可以根据这些元件的相对取向被称为“上”元件，而不脱离本公开的范围。

进一步理解，术语“包括”、“包含”、“包括”和/或“包含”在本文中使用时指定了所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除存在或添加一个或多个其他特征、整数、步骤、操作、元素、组件和/或它们的组。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同含义。将进一步理解，本文使用的术语应被解释为具有与其在本说明书和相关技术的上下文中的含义一致的含义，并且除非本文明确如此定义，否则不会以理想化或过于正式的意义进行解释。

在一实施例中，提供一种如图1所示的一种MOSFET器件的制造方法，该MOSFET器件的制造方法包括以下步骤：

步骤S100：提供一衬底。

本实施例中，参见图2(a)首先提供一衬底1，该衬底1可以选择硅(si)基，一般采用硅(Si)或二氧化硅(SiO₂)作为衬底，硅(Si)或二氧化硅(SiO₂)衬底是在硅衬底通过热氧化工艺在硅表面形成二氧化硅(sio2)绝缘层；也可以采用晶圆作为MOSFET器件的衬底。

步骤S200：在衬底的表面制作包含有第一预设数量的P+柱的外延层。

参见图2(a)，在衬底1的表面制作包含有第一预设数量的P+柱3的外延层2，制作包含有P+柱3的外延层2采用多步外延的制作方法，该制作方法包括以下步骤：

步骤S201：在衬底的表面淀积预设厚度的第一外延层。

本实施例中，在衬底1的表面通过低压力化学气相沉积法(Low PressureChemical Vapor Deposition，LPVCD)淀积N型杂质，形成预设厚度的第一外延层，该外延层为N-型外延层；低压力化学气相沉积法广泛用于氧化硅、氮化物、多晶硅沉积，过程在管炉中执行，要求相当高的温度。

步骤S202：在所第一外延层的表面涂抹光刻胶。

衬底1表面的第一外延层制作完之后，在第一外延层的表面涂抹光刻胶，该光刻胶可以用于制作具有第一预设数量窗口的硬掩膜。

步骤S203：曝光光刻胶，利用P+光罩掩膜版光刻刻蚀曝光后的光刻胶，形成表面具有第一预设数量窗口的硬掩膜。

涂抹完光刻胶之后，曝光涂抹的光刻胶，然后将预先制作好的P+光罩掩膜版置于曝光后的光刻胶上，通过激光刻蚀曝光后的光刻胶，在曝光后的光刻胶的表面设定制作P+柱3的位置，然后在各个P+柱3对应的光刻胶的位置进行开窗，开窗的数量与P+柱的数量相同，即第一预设数量。

步骤S204：在各个窗口的位置进行P型离子注入，在第一外延层内形成第一预设数量的初始P+柱。

在由光刻胶形成的硬掩膜的表面通过离子注入的方式进行P+离子掺杂，在P+型离子注入的时候，P+离子穿过光刻胶上开设的窗口进入到外延层2中，形成第一预设数量的初始P+柱；本实施例中，P+离子可以选择磷(P)，P+离子注入浓度约为1E13/cm²，注入能量为40KeV-70KeV。

步骤S205：去除光刻胶，在第一外延层的表面重复制作若干层具有P+柱的外延层，在最后一层外延层制作完成之后，进行高温退火，形成包含有第一预设数量的P+柱的外延层。

通过上述步骤制作完第一外延层，然后去除掉第一外延层表面的光刻胶，采用的相同的方式制作第二外延层，在制作第二外延层的时候，需要保证再次开设窗户的位置与第一次开设窗口的位置相同，以保证每层的P+柱上下位置保持一致；制作完第二层外延层之后，再制作第三层，直至外延层2的厚度达到预设的厚度，以及外延层2的厚度达到器件可适用耐压量时，最后通过一步高温驱入将各层的埋层离子进行杂质激活，在高温环境里让P+离子相互运动联通起来，形成P+柱状结构，形成如图2(a)所示的包含有第一预设数量P+柱3的外延层2。

本实施例中，外延层共生长9-11次，每次生长的厚度为8μm-10μm，外延层2的厚度为70μm-110μm。

步骤S300：在外延层表面的栅极区域的各个P+柱之间制作第二预设数量的P-柱，使得栅极区域的各个P+柱之间通过各个P-柱连接。

参见图2(b)，在制作完P+柱之后，需要制作栅极区域的P-柱4和元胞区P-区域9，制作方法包括以下步骤：

步骤S301：在外延层表面的栅极区域通过光刻胶制作光罩，光罩覆盖栅极区域的各个P+柱，暴露出栅极区域的各个P+柱之间的区域。

本实施例中，在进行终端结构版图设计时，将外围原本主结的终端扩展区域减少，以终端结构区域的源极金属孔为起点，一直到多晶硅栅极走线右边的末端为止，覆盖4-7个P+柱3；根据上述终端结构版图设计，在外延层2的表面通过光刻胶制作光罩，该光罩覆盖栅极区域的4-7个P+柱3，暴露出栅极区域的P+柱3之间的区域；同时，暴露出右侧的元胞区P-区域9。

步骤S302：在光罩上方注入P-型离子，使P-型离子穿过光罩暴露的区域注入到栅极区域的各个P+柱之间的区域，形成各个P-柱。

上述制作完光罩之后，以光罩作为阻挡，阻挡P-型离子注入到P+柱3内，使得P-型离子只注入到光罩暴露的区域，即栅极区域的P+柱3之间的区域以及元胞区的区域；P-离子注入能量约60KeV-85KeV，P-离子注入浓度约1E12/cm²-1E14/cm²。

最终一步高温退火，将P-离子推进到特定位置，在栅极区域的P+柱3之间形成P-柱4，使得P-柱4的两侧分别连接相邻的P+柱3，以形成P+柱、P-柱交替连接的结构，作为MOSFET器件的体区结构。

本实施例中，除了上述描述的步骤之外，还包括MOSFET器件制造过程中的其他步骤，采用现有的制造工艺进行制造，在此不再赘述。

步骤S400：在外延层的表面制作栅氧化层，在栅氧化层表面淀积多晶硅形成多晶硅层，刻蚀多晶硅层。

参见图2(c)，采用现有的超结MOSFET的制作工艺，在外延层2的表面生长栅氧化层5，然后在栅氧化层的表面淀积多晶硅形成多晶硅层6，然后根据设计光刻刻蚀多晶硅层6。

完成多晶硅淀积以后，需要制作P-body区域，在之前P-区域的基础上，利用多晶硅层6作为注入阻挡层，进行P-body微调制作，保证器件沟道开启长度不受影响，然后通过正常工艺，完成N+阱及其它工艺结构制造。

步骤S500：制作MOSFET器件的金属层，得到MOSFET器件。

参见图2(d)，在多晶硅层6以及栅氧化层5的表面制作绝缘介质层7，在绝缘介质层7的表面制作金属层8，制作MOSFE器件的各个电极，以及其它工艺制造，得到制作好的MOSFET器件。

本实施例的MOSFET器件的制造方法具有以下特点：

(1)本实施例的场限环结构(FLR)区别于传统的Pbody矩形电场结构，在终端的P+柱结构区域之间通过离子注入形成P+柱，然后通过Pbody退火工艺将P型离子注入区域连接起来，形成P+柱、P-柱交替排列的结构；这样此处会形成一个动态的场限环结构，也就是以终端结构区域的源极金属孔为起点，一直到多晶硅栅极走线右边的末端为止，覆盖4-7个P+柱；它的目的是替代传统的Pbody结构，由P+柱、P-柱相互交替间隔形成；当静态阻断时，该结构与Pbody区所表现的功能相同，可以实现主结耗尽的功能；当MOS管的体二极管处于反向恢复状态时，传统的Pbody结构的峰值电场会迅速上升导致形成动态雪崩，而P+柱、P-柱相互交替结构则可以有效抑制和环节此处的峰值电场，从而达到抑制动态雪崩的能力。

(2)在现有的超结MOSFET器件的制造工艺基础上可以实现本实施例的MOSFET器件的制造，不会额外增加制造成本。

(3)在不影响器件性能的前提下，有效解决MOSFET器件的体二极管反向恢复过程中高速电流变化率di/dt造成的自由载流子抽取不均匀的现象。

在一实施例中，提供一种如图3所示的MOSFET器件，该MOSFET器件包括：衬底1；外延层2，其中，外延层2位于衬底1的上方；外延层2内设置有第一预设数量的P+柱3和第二预设数量的P-柱4，各个P+柱3自外延层2的表面向外延层2内延伸预设距离，各个P-柱4设置于栅极区域的各个P+柱3之间，各个P-柱4的两侧分别与相邻的P+柱3相连；栅氧化层5，栅氧化层5位于外延层2的上方；多晶硅层6，多晶硅层6位于栅氧化层5的上方；金属层8，金属层8位于MOSFET器件的表面。

进一步的，该MOSFET器件还包括：绝缘介质层7，其中，绝缘介质层7位于栅氧化层5的上方，起到绝缘的作用。

进一步的，上述外延层2的厚度范围为70μm-110μm。

进一步的，上述P+柱向外延层2内延伸的距离大于P-柱向外延层2内延伸的距离，以使P-柱与P+柱的上部分连接。

进一步的，上述P+柱的上表面与P-柱的上表面处于同一平面。

本实施例的MOSFET器件具有以下特点：

(1)P+柱、P-柱交替排列的结构，当静态阻断时，该结构与P-body区所表现的功能相同，可以实现主结耗尽的功能；当MOS管的体二极管处于反向恢复状态时，传统的P-body结构的峰值电场会迅速上升导致形成动态雪崩，而P+柱、P-柱相互交替结构则可以有效抑制和环节此处的峰值电场，从而达到抑制动态雪崩的能力。

(2)在不影响器件性能的前提下，有效解决MOSFET器件的体二极管反向恢复过程中高速电流变化率di/dt造成的自由载流子抽取不均匀的现象。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种MOSFET器件的制造方法，其特征在于，包括：

提供一衬底；

在所述衬底的表面制作包含有第一预设数量的P+柱的外延层；

在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P-柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P-柱连接；

在所述外延层的表面制作栅氧化层，在所述栅氧化层表面淀积多晶硅形成多晶硅层，刻蚀所述多晶硅层；

制作所述MOSFET器件的金属层，得到MOSFET器件。

2.根据权利要求1所述的MOSFET器件的制造方法，其特征在于，在所述衬底的表面制作包含有第一预设数量的P+柱的外延层，包括：

在所述衬底的表面淀积预设厚度的第一外延层；

在所述第一外延层的表面涂抹光刻胶；

曝光所述光刻胶，利用P+光罩掩膜版光刻刻蚀曝光后的所述光刻胶，形成表面具有所述第一预设数量窗口的硬掩膜；

在所述硬掩膜的各个窗口的位置进行P型离子注入，在所述第一外延层内形成第一预设数量的初始P+柱；

去除所述光刻胶，在所述第一外延层的表面重复制作若干层具有P+柱的外延层，在最后一层外延层制作完成之后，进行高温退火，形成包含有第一预设数量的P+柱的外延层。

3.根据权利要求2所述的MOSFET器件的制造方法，其特征在于，在所述衬底的表面淀积预设厚度的第一外延层，包括：

采用化学气相沉积法在所述衬底的表面淀积N型杂质，形成预设厚度的N-外延层。

4.根据权利要求1所述的MOSFET器件的制造方法，其特征在于，在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P-柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P-柱连接，包括：

在所述外延层表面的栅极区域通过光刻胶制作光罩，所述光罩覆盖所述栅极区域的各个所述P+柱，暴露出所述栅极区域的各个P+柱之间的区域；

在所述光罩上方注入P-型离子，使所述P-型离子穿过所述光罩暴露的区域注入到所述栅极区域的各个所述P+柱之间的区域，形成各个所述P-柱。

5.根据权利要求1所述的MOSFET器件的制造方法，其特征在于，刻蚀所述多晶硅层之后，包括：

在所述多晶硅层的表面制作绝缘介质层；

在所述绝缘介质层的表面制作金属层。

6.一种MOSFET器件，其特征在于，包括：

衬底；

外延层，所述外延层位于所述衬底的上方；

所述外延层内设置有第一预设数量的P+柱和第二预设数量的P-柱，各个所述P+柱自所述外延层的表面向所述外延层内延伸预设距离，各个所述P-柱设置于栅极区域的各个所述P+柱之间，各个所述P-柱的两侧分别与相邻的P+柱相连；

栅氧化层，所述栅氧化层位于所述外延层的上方；

多晶硅层，所述多晶硅层位于所述栅氧化层的上方；

金属层，所述金属层位于所述MOSFET器件的表面。

7.根据权利要求6所述的MOSFET器件，其特征在于，所述MOSFET器件还包括：

绝缘介质层，所述绝缘介质层位于所述多晶硅层的上方。

8.根据权利要求6所述的MOSFET器件，其特征在于，所述外延层的厚度范围为70μm-110μm。

9.根据权利要求6所述的MOSFET器件，其特征在于，所述P+柱向所述外延层内延伸的距离大于所述P-柱向所述外延层内延伸的距离。

10.根据权利要求6所述的MOSFET器件，其特征在于，所述P+柱的上表面与所述P-柱的上表面处于同一平面。

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