CN115884672A - 半导体结构及其制作方法以及电容器 - Google Patents

Abstract

本公开实施例公开了一种半导体结构及其制作方法，所述半导体结构包括：第一电极，第一电极具有相对设置的第一端和第二端；第一介电层，覆盖第一电极的部分顶表面和第二端的侧面；第二电极，位于第一介电层上，覆盖第一电极的部分顶表面和第二端的侧面；其中，第二电极和第一介电层显露第一端，第一电极和第二电极通过第一介电层电隔离；第二电极靠近第二端的一端包括第一台阶面和第二台阶面，第一台阶面的平面高度小于或者等于第二台阶面的平面高度；第一导电通道，位于第一端上，与第一端电连接；第二导电通道，位于第一台阶面上，与第一台阶面电连接。

Description

半导体结构及其制作方法以及电容器

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法以及电容器。

背景技术

在集成电路中，会集成多种类型的器件，例如晶体管、二极管、电阻器或者电容器。电容器包括由介电层分隔的两个电极，在两个电极上可设置导电通道(例如，导电插塞)来施加控制电压。电容器可应用于诸如电子滤波器、模数转换器、存储器件、逻辑控制等电路或者器件中。

随着集成电路集成度的提高，电容器的电极以及介电层的厚度以及面积越来越小。由此带来的是，制作工艺难度的提高，以及制作良率的降低。例如，在制作导电通道时会应用到蚀刻开孔工艺，因为两个电极存在高度差，导致蚀刻深度也不同，会造成上部电极的过蚀刻，甚至会将介电层贯穿造成两个电极的短路，降低良率。如何提高制作良率成为亟待解决的问题。

发明内容

根据本公开实施例的第一方面，提供一种半导体结构，包括：

第一电极，所述第一电极具有相对设置的第一端和第二端；

第一介电层，覆盖所述第一电极的部分顶表面和所述第二端的侧面；

第二电极，位于所述第一介电层上，覆盖所述第一电极的部分顶表面和所述第二端的侧面；其中，所述第二电极和所述第一介电层显露所述第一端，所述第一电极和所述第二电极通过所述第一介电层电隔离；

所述第二电极靠近所述第二端的一端包括第一台阶面和第二台阶面，所述第一台阶面的平面高度小于或者等于所述第二台阶面的平面高度；

第一导电通道，位于所述第一端上，与所述第一端电连接；

第二导电通道，位于所述第一台阶面上，与所述第一台阶电连接。

在一些实施例中，所述第一台阶面与所述第一电极的顶表面在同一平面高度。

在一些实施例中，所述第一介电层为台阶状，所述第一介电层的一部分位于所述第一台阶面下方。

在一些实施例中，所述半导体结构还包括：

第二介电层，覆盖所述第一电极以及第二电极的外露表面；

其中，所述第一导电通道贯穿所述第一端上的所述第二介电层，所述第二导电通道贯穿所述第一台阶上的所述第二介电层。

在一些实施例中，所述半导体结构还包括：

半导体层，位于所述第一电极下；

第三介电层，位于所述第一电极和所述半导体层之间；所述第一电极通过所述第三介电层与所述半导体层电隔离。

根据本公开实施例的第二方面，提供一种电容器，包括上述实施例所述的半导体结构。

根据本公开实施例的第三方面，提供一种半导体结构的制作方法，包括：

形成第一电极，所述第一电极包括相对设置的第一端和第二端；

形成覆盖所述第一电极部分顶表面和所述第二端侧面的第一介电层；

在所述第一介电层上形成第二电极；其中，所述第二电极覆盖所述第一电极的部分顶表面和所述第二端的侧面；所述第二电极和所述第一介电层显露所述第一端，所述第一电极和所述第二电极通过所述第一介电层电隔离；所述第二电极靠近所述第二端的一端包括第一台阶面和第二台阶面，所述第一台阶面的平面高度小于或者等于所述第二台阶面的平面高度；

在所述第一端上形成第一导电通道，所述第一导电通道与所述第一端电连接；

在所述第一台阶面上形成第二导电通道，所述第二导电通道与所述第一台阶面电连接。

在一些实施例中，形成所述第一介电层和所述第二电极的方法包括：

形成覆盖所述第一电极顶表面和侧面的第一介电材料层；

形成覆盖所述第一介电材料层的第二电极材料层；

去除所述第一端顶表面和侧面上的所述第二电极材料层，以形成所述第二电极；其中，所述第二电极显露所述第一介电材料层；

去除所述第一端顶表面和侧面上的所述第一介电材料层，以形成所述第一介电层；其中，所述第一介电层显露所述第一电极。

在一些实施例中，所述制作方法还包括：

形成覆盖所述第一电极和第二电极的外露表面的第二介电层。

在一些实施例中，形成所述第一导电通道的方法包括：

形成贯穿所述第一端上的所述第二介电层的所述第一导电通道；

形成所述第二导电通道的方法包括：

形成贯穿所述第一端上的所述第二介电层的所述第二导电通道。

本公开实施例的第二电极覆盖第一电极的部分表面和第一电极的第二端的侧面，可以增加第二电极与第一电极的正对面积，增加电容器的有效面积，从而增加电容大小。一方面，第二电极和第一介电层显露第一端，第二电极靠近第二端的一端包括第一台阶面和第二台阶面，第一台阶面的平面高度要小于或者等于第二台阶面的平面高度，第一导电通道设置在第一电极的第一端上且与第一端电连接，第二导电通道设置在第一台阶面上且与第一台阶面电连接，有利于减小第一导电通道底部与第二导电通道底部的高度差，减少制作过程中过蚀刻现象产生，提高制作良率。另一方面，第一导电通道和第二导电通道不占用第二电极与第一电极的正对面积，即使出现过蚀刻现象导致第一导电通道延伸进第一电极中，或者导致第二导电通道延伸进第二电极中，也不会导致半导体结构的电容量减少，有利于提高半导体结构的器件稳定性以及扩大制作工艺窗口。

附图说明

图1a至图1c是根据一示例性实施例示出的一种半导体结构的制作方法示意图；

图2是根据本公开实施例示出的一种半导体结构的示意图；

图3是根据本公开实施例示出的另一种半导体结构的示意图；

图4是根据本公开实施例示出的一种半导体结构的制作方法的流程示意图；

图5a至图5g是根据本公开实施例示出的一种半导体结构的制作方法的示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

图1a和图1b是根据本公开示例性实施例示出的一种半导体结构制作方法示意图。参照图1a和图1b所示，该半导体结构的制作方法包括以下步骤：

步骤一：参照图1a所示，形成第一电极111，第一电极111在x方向上具有相对设置的第一端和第二端。

步骤二：参照图1a所示，在第一电极111上形成介电层121。

步骤三：参照图1a所示，在介电层121上形成第二电极112，第一电极111和第二电极112通过介电层121电隔离；第二电极112在x方向上具有相对设置的第三端和第四端，第二电极112以及介电层121显露第一电极111的第一端，在x方向上，第二电极112的特征尺寸可小于第一电极111的特征尺寸。

步骤四：参照图1b所示，形成覆盖第一电极111、第二电极112以及介电层121的绝缘层122；对第一电极111的第一端上的绝缘层122蚀刻以形成贯穿绝缘层122的第一开孔131，第一开孔131的底部显露第一电极111；对第二电极112第三端上的绝缘层122进行蚀刻以形成贯穿绝缘层122的第二开孔132，第二开孔132的底部显露第二电极112；

步骤五：用导电材料填充第一开孔131形成第一导电通道，用导电材料填充第二开孔132形成第二导电通道，第一导电通道和第二导电通道图中未示出。

第一电极111、第二电极112、第一导电通道以及第二导电通道的组成材料可包括：钨、铜、金、银、铝、镍、铬、或者钛等导电材料。

介电层121和绝缘层122的组成材料可包括：氧化硅、氮化硅、氮氧化硅或者氧化铝等绝缘材料。

参照图1b所示，在z方向上，相较于第一电极111顶表面的平面高度，第二电极112顶表面的平面高度更高，即第二电极112的顶表面在第一电极111的顶表面之上。

在形成第一开孔131和第二开孔132的蚀刻过程中，第一开孔131的蚀刻深度要大于第二开孔132的蚀刻深度，在完成第二开孔132后，还需要继续蚀刻以形成第一开孔131，此时就会造成图1c所示的第二电极112过蚀刻现象。参照图1c所示，发生过蚀刻现象时，第二开孔132会延伸进第二电极112中，甚至可能会贯穿第二电极112以及介电层121，从而使得第二电极112与第一电极111通过第二导电通道电连接，使得第一电极111和第二电极112短路，使半导体结构的电容特性失效，降低良率。

一般的，当半导体结构作为电容器应用时，其电容量的大小与第一电极111和第二电极112的正对面积成正比，也即是电容器的有效面积，也即是第一电极111与第二电极112在z方向上重合的面积。

继续参照图1c所示，当第二开孔132因为过蚀刻延伸进第二电极112中后，形成的第二导电通道也会延伸进第二电极112中，第二导电通道会占用一部分第一电极111和第二电极112的正对面积，造成第二电极112的厚度分布不均，从而会使得电荷在两个电极之间的分布不均，降低半导体结构的电容量，降低器件稳定性。

有鉴于此，本公开实施例提出一种半导体结构，参照图2所示，该半导体结构包括：

第一电极221，第一电极221具有相对设置的第一端和第二端；

第一介电层231，覆盖第一电极221的部分顶表面和第二端的侧面；

第二电极222，位于第一介电层231上，覆盖第一电极221的部分顶表面和第二端的侧面；其中，第二电极222和第一介电层231显露第一端，第一电极221和第二电极222通过第一介电层231电隔离；

第二电极222靠近第二端的一端包括第一台阶面222a和第二台阶面222b，第一台阶面222a的平面高度小于或者等于第二台阶面222b的平面高度；

第一导电通道241，位于第一端上，与第一端电连接；

第二导电通道242，位于第一台阶面222a上，与第一台阶面222a电连接。示例性的，第一电极221、第二电极222、第一导电通道241以及第二导电通道242的组成材料可包括：钨、铜、金、银、铝、镍、铬、或者钛等导电材料。

示例性的，第一介电层231的组成材料可包括：氧化硅、氮化硅、氮氧化硅或者氧化铝等绝缘材料。

具体的，在一些实施例中，参照图2所示，第一电极221在x方向上有相对设置的第一端和第二端，例如第二端可以是在x正方向上远离第一端。第一介电层231从第一电极221的顶表面向第一电极221的第二端的侧面延伸，第一介电层231覆盖第一电极221的部分顶表面和第二端的侧面，第一介电层231显露第一端的顶表面(至少是部分的顶表面)以及第一端的侧面。

在一些实施例中，参照图2所示，可在半导体层210上设置第三介电层233，在第三介电层233上设置第一电极221，半导体层210可包括衬底。第一电极221的顶表面以及底表面可以是沿着xoy平面或者平行于xoy平面延伸的表面，其中顶表面是相对远离半导体层210的表面，底表面是相对靠近半导体层210的表面。第一电极221第二端的侧面可以是位于第二端的，沿着zoy平面或者平行于zoy平面延伸的表面。

第二电极222可与第一介电层231的形状尺寸相同，以覆盖第一介电层231，即第二电极222沿z方向的投影可与第一介电层231沿z方向上的投影重合。第二电极222显露第一电极221的第一端的顶表面(至少部分顶表面)以及第一端的侧面。第一介电层231的尺寸可大于第二电极222，即第二电极222沿z方向的投影落在第一介电层231沿z方向的投影之内，避免第二电极222延伸出第一介电层231之外而与第一电极221发生尖端放电进而引起半导体结构失效的情形，由此提高半导体结构的良率。

本公开实施例中的顶表面和底表面为一结构或者膜层在z方向上的相对设置的表面，例如图2中第一电极221的顶表面为第一电极221在正z方向上的一侧表面，第一电极221的底表面为第一电极221在负z方向上的一侧表面。

继续参照图2所示，第二电极222沿着第一电极221的顶表面向第一电极221第二端的侧面延伸，以覆盖第二端的侧面，由此第二电极222可为台阶状，第二电极222的顶表面也为台阶状。相较于第二电极222仅覆盖第一电极221顶表面的方案，本公开实施例的第二电极222还覆盖第一电极221的第二端的侧面，有利于增加第二电极222和第一电极221的正对面积，有利于增加电容量大小。

需要指出的是，本公开实施例的覆盖可以是直接接触的覆盖，例如第一介电层231与第一电极221直接接触，且覆盖第一电极221的部分顶表面和第二端的侧面。或者，本公开实施例的覆盖还可以是不接触的覆盖，例如第二电极222与第一介电层231直接接触，第二电极222位于第一电极221和第一介电层231之上，第二电极222覆盖第一电极221的部分顶表面和第二端的侧面。

具体的，为了便于解释说明，可将第二电极222的顶表面划分为第一台阶面222a和第二台阶面222b。在图2和图3中，在第二电极靠近第一电极第二端的一端，用虚线划分出第一台阶面222a和第二台阶面222b。

在一些实施例中，参照图2所示，在z方向上，第一台阶面222a与第二台阶面222b的平面高度可以同一参考面来进行确定，例如可以以第一电极221的底表面为参考面，第一台阶面222a与第一电极221的底表面之间的高度差为第一台阶面222a的平面高度，第二台阶面222b与第一电极221的底表面之间的高度差为第二台阶面222b的平面高度。在另外一些实施例中，参考面还可包括半导体层210的顶表面或者底表面。第一台阶面222a与第二台阶面222b之间具有高度差，当第一台阶面222a的平面高度低于第二台阶面222b的平面高度时，第二电极222形状呈现出明显的台阶状。

可以理解的是，相较于在图1b的第二开孔132中形成第二导电通道的方案，图2中的第二导电通道242位于第一台阶面222a上且与第一台阶面222a电连接，通过降低第一台阶面222a的平面高度，降低第一导电通道241和第二导电通道242底表面的高度差，由此可减少第一导电通道241和第二导电通道242的制作过程中的开孔蚀刻深度差，减少制作过程中对第二电极222的过蚀刻。

在另外一些实施例中，参照图3所示，在z方向上，第一台阶面222a与第一电极221的底表面的高度差等于第二台阶面222b与第一电极221的底表面的高度差时，且第一台阶面222a的平面高度大于第一电极221的顶表面的平面高度，此时第二电极222的顶表面整体处于同一平面高度，不存在实质的台阶面的高度差。可以理解的是，此时第一台阶面222a与第二台阶面222b平齐，相较于在图1b的第二开孔132中形成第二导电通道的方案，该实施例并未降低第一台阶面222a的平面高度，也并没有降低第一导电通道241与第二导电通道242的底部的高度差，并且第二导电通道242因为制作过程的过蚀刻效应而延伸进第二电极222中。

需要指出的是，在图3中，第二导电通道242在第二电极222的着陆处并没有占用第一电极221和第二电极222的正对面积(重叠面积)，第一电极221沿z方向的投影与第二电极222沿z方向的投影具有重合区域，第二导电通道242沿z方向的投影与该重合区域不重叠，不会减少第一电极221和第二电极222的正对面积，有利于保持半导体结构的电容量良好。

图3中展示的第一台阶面222a与第二台阶面222b只是本公开实施例的一种示例，在本公开实施例的其他示例中，第一台阶面222a的平面高度可大于第一电极221的顶表面的平面高度，小于或者等于第二台阶面222b的平面高度，甚至大于第二台阶面222b的平面高度，此时因为制作过程中的过蚀刻效应，第二导电通道242会延伸进第二电极222的第一台阶面222a中，但第二导电通道242并不占用第一电极221和第二电极222的正对面积，不会降低电容量。另一方面，第二导电通道242延伸进第二电极222的第一台阶面222a，可增大第二导电通道242与第二电极222的电连接面积，提高电连接性能，从而提高半导体结构的器件稳定性，并且在一定程度上可以降低制作过程中蚀刻开孔工艺的难度，有利于扩大蚀刻工艺窗口。

在另外一些实施例中，第一台阶面222a的平面高度可小于第一电极221的顶表面的平面高度，此时因为制作过程中的过蚀刻效应，第一导电通道241可能会延伸进第一电极221的第一端中，此时第一导电通道241并不占用第一电极221和第二电极222的正对面积，所以不会降低半导体结构的电容量。可以理解的是，本公开实施例在一定程度上可允许第一导电通道241延伸进第一电极221中，也可允许第二导电通道242延伸进第二电极222中，在维持电容量大小不降低的同时，可以提高导电通道与电极的电连接性能以提高器良率和稳定性，并且还可以降低制作过程中蚀刻开孔工艺的难度，有利于降低制作成本和扩大制作工艺窗口。

在一些实施例中，继续参照图2和图3所示，可在第一导电通道241上设置第一导电部251，在第二导电通道242上设置第二导电部252，在第一导电部251和第二导电部252上方设置互联层261，互联层261通过第一导电部251、第一导电通道241向第一电极221供电，互联层261通过第二导电部252、第二导电通道242向第二电极222供电，互联层261可与集成电路中其他器件(例如，电源供电器件)电连接。第一导电部251可以是焊盘，第一导电通道241可以是导电插塞。

本公开实施例的第二电极222覆盖第一电极221的部分表面和第一电极221的第二端的侧面，可以增加第二电极222与第一电极221的正对面积，增加电容器的有效面积，从而增加电容大小。一方面，第二电极222和第一介电层231显露第一端，第二电极222靠近第二端的一端包括第一台阶面222a和第二台阶面222b，第一台阶面222a的平面高度要小于或者等于第二台阶面222b的平面高度，第一导电通道241设置在第一电极221的第一端上，且与第一端电连接，第二导电通道242设置在第一台阶面222a上，与第一台阶面222a电连接，有利于减小第一导电通道241底部与第二导电通道242底部的高度差，减少制作过程中过蚀刻现象产生，提高制作良率。

另一方面，第一导电通道241和第二导电通道242不占用第二电极222与第一电极221的正对面积，即使出现过蚀刻现象导致第一导电通道241延伸进甚至贯穿第一电极221，或者导致第二导电通道242延伸进甚至贯穿第二电极222，也不会导致半导体结构的电容量减少，提高半导体结构的器件稳定性。

在一些实施例中，参照图2所示，第一台阶面222a与第一电极221的顶表面在同一平面高度。

在该实施例的制作过程中，第一台阶面222a和第一电极221顶表面在同一平面高度，可以避免制作过程中因为蚀刻高度差问题造成第一电极221或者第二电极222的过蚀刻现象，可使得第二导电通道242的底部与第一导电通道241的底部处于同一平面高度，利于维持半导体结构的器件稳定性良好。

需要指出的是，本公开实施例的第一导电通道241以及第二导电通道242不占用第一电极221与第二电极222的正对面积，第一导电通道241可延伸进第一电极221的第一端中，第二导电通道242也可延伸进第二电极222的第一台阶面222a中，在维持半导体结构电容量和稳定性良好的同时，有利于降低制作难度和扩大工艺窗口。

在一些实施例中，参照图2所示，第一介电层231为台阶状，第一介电层231的一部分位于第一台阶面222a下方。

在图2中，第二电极222为台阶状，第一介电层231也可以是与第二电极222形状对应的台阶状，第一介电层231除了覆盖第一电极221的部分顶表面以及第一电极221第二端的侧面外，还包括由第二端侧面向着x正方向延伸的一部分，位于第二电极222的第一台阶面222a下方，提高第一介电层231对第一电极221的第二端与第二电极222的电隔离性能，减少第一电极221和第二电极222之间的尖端放电引起的半导体结构失效。

在一些实施例中，结合图2和图3所示，该半导体结构还包括：

第二介电层232，覆盖第一电极221以及第二电极222的外露表面；

其中，第一导电通道241贯穿第一端上的第二介电层232，第二导电通道242贯穿第一台阶上的第二介电层232。

第一电极221与第二电极222有重合部分，如第一电极221的部分顶表面和第二端的侧面被第二电极222覆盖，该重合部分并不外露，其余的第一电极221以及第二电极222的外露表面可被第二介电层232覆盖，第二介电层232用以电隔离第一电极221以及第二电极222，避免与其他器件电连接而引起短路，第二介电层232也可减少第一电极221以及第二电极222的氧化，提高半导体结构的稳定性。第二介电层232的组成材料可包括：氧化硅、氮化硅、氮氧化硅或者氧化铝等绝缘材料。

在一些实施例中，该半导体结构还包括：

半导体层210，位于第一电极221下；

第三介电层233，位于第一电极221和半导体层210之间；第一电极221通过第三介电层233与半导体层210电隔离。

示例性的，半导体层210的组成材料可包括单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。半导体层210可以是裸晶圆，也可以是基于裸晶圆表面外延生长的外延层，外延层材料可与裸晶圆材料相同，也可不同，而裸晶圆可在某个制作工序中被去除或者减薄。半导体层210也可通过元素掺杂改变导电特性。

在一些实施例中，半导体层210可作为该半导体结构的基底，对第一电极221以及第二电极222等结构提供机械支撑，也可提供低电位，例如可提供接地电压。在另外一些实施例中，也可在半导体层210上设置其他半导体器件，增加集成密度和器件性能。第三介电层233用于电隔离第一电极221和半导体层210，减少第一电极221通过半导体层210漏电。

根据本公开实施例的一些方面，提供一种电容器，该电容器包括图2和图3所示的半导体结构。

在一些实施例中，图2和图3所示的半导体结构可被配置为电荷泵的电容器应用于集成电路中，通过第一导电通道241和第二导电通道242施加不同的电压来实现电容器的充电或者放电，进而来实现对输入电压的升压、降压或者负压等电压转换功能。

在一些实施例中，图2和图3所示的半导体结构还可被配置为解耦电容器应用于集成电路中，用于降低集成电路中不同模块中不同电压的噪声干扰。

根据本公开实施例的一些方面，提供一种半导体结构的制作方法，结合图4所示，该制作方法包括以下步骤：

S100：参照图5a所示，形成第一电极221，第一电极221包括相对设置的第一端和第二端；

S200：参照图5b至图5e所示，形成覆盖第一电极221部分顶表面和第二端侧面的第一介电层231；

S300：参照图5b至图5e所示，在第一介电层231上形成第二电极222；其中，第二电极222覆盖第一电极221的部分顶表面和第二端的侧面；第二电极222和第一介电层231显露第一端，第一电极221和第二电极222通过第一介电层231电隔离；第二电极222靠近第二端的一端包括第一台阶面222a和第二台阶面222b，第一台阶面222a的平面高度小于或者等于第二台阶面222b的平面高度；

S400：参照图5f和图5g所示，在第一端上形成第一导电通道241，第一导电通道241与第一端电连接；

S500：参照图5f和图5g所示，在第一台阶面上形成第二导电通道242，第二导电通道242与第一台阶面222a电连接。

在一些实施例中，参照图5a所示，可在半导体层210上形成第三介电层233，在第三介电层233上再形成第一电极221。第一电极221的形成工艺可包括化学沉积、物理沉积、剥离或者电镀等工艺。第三介电层233的形成工艺可包括：低温化学气相沉积、低压化学气相沉积、快速热化学气相沉积、原子层沉积或者等离子体增强化学气相沉积等工艺。可先在第三介电层233上形成第一电极材料层，再以图案化后的光刻胶为蚀刻掩膜蚀刻第一电极材料层，形成特定尺寸以及形状的第一电极221。第一电极221可以为条形电极。

参照图5f所示，形成覆盖第一电极221和第二电极222的外露表面的第四介电层234，蚀刻第一电极221第一端上部的第四介电层234，形成第一开孔271，第一开孔271贯穿第四介电层234，第一开孔271的底部显露第一电极221的第一端；蚀刻第二电极222第一台阶面222a上的第四介电层234，形成第二开孔272，第二开孔272的底部显露第一台阶面222a。以导电材料填充第一开孔271以形成第一导电通道241，以导电材料填充第二开孔272以形成第二导电通道242。第一开孔271与第二开孔272可在同一蚀刻开孔工艺中同时形成，第一导电通道241和第二导电通道242也可在同一填充工艺中形成，以降低制作成本。蚀刻工艺可包括：干法蚀刻、湿法蚀刻以及任意组合。填充工艺可包括：化学沉积或者物理沉积。

在另外一些实施例中，参照图5f所示，在形成第四介电层234之前，先形成覆盖第一电极221和第二电极222外露表面的第二介电层232，再形成覆盖第二介电层232的第四介电层234，最终形成图5g所示的贯穿第四介电层234和第二介电层232的第一导电通道241和第二导电通道242。

本公开实施例的第一开孔271以及第二开孔272不占用第一电极221与第二电极222的正对面积，第一开孔271可延伸进第一电极221的第一端中，第二开孔272也可延伸进第二电极222的第一台阶面222a中，在维持半导体结构电容量和稳定性良好的同时，有利于降低制作难度和扩大工艺窗口。

在一些实施例中，半导体层210可作为该半导体结构的基底，对第一电极221以及第二电极222等结构提供机械支撑，也可提供低电位，例如可提供接地电压。在另外一些实施例中，也可在半导体层210上形成其他半导体器件，增加集成密度和器件性能。第三介电层233用于电隔离第一电极221和半导体层210，减少第一电极221通过半导体层210漏电。

在一些实施例中，形成如图5e所示的第一介电层231和第二电极222的方法包括：

参照图5b所示，形成覆盖第一电极221顶表面和侧面的第一介电材料层231’；

参照图5c所示，形成覆盖第一介电材料层231’的第二电极材料层222’；

参照图5d和图5e所示，去除第一端顶表面和侧面上的第二电极材料层222’，以形成第二电极222；其中，第二电极222显露第一介电材料层231’；去除第一端顶表面和侧面上的第一介电材料层231’，以形成第一介电层231；其中，第一介电层231显露第一电极221。

具体的，在第一电极221上沉积绝缘材料，形成如图5b所示的覆盖第一电极221顶表面和侧面的第一介电材料层231’，在第一介电材料层231’上沉积导电材料形成如图5c所示的第二电极材料层222’，第二电极材料层222’覆盖第一介电材料层231’的顶表面和侧面，第二电极材料层222’与第一介电材料层231’的形状相同。第一介电材料层231’覆盖第一电极221的顶表面和侧面而形成台阶状，第二电极材料层222’覆盖第一介电材料层231’的顶表面而形成台阶状。

在第二电极材料层222’的顶表面形成图5d所示的掩膜层281，掩膜层281可以是图案化后的光刻胶，掩膜层281覆盖第一电极221的第二端的部分顶表面以及第二端的侧面。以图5d中的掩膜层281为蚀刻掩膜，蚀刻去除第一电极221第一端顶表面和侧面上的第二电极材料层222’以及第一介电材料层231’以显露第一电极221的第一端，蚀刻完成后去除掩膜层281，第二电极材料层222’经蚀刻后形成图5e所示的第二电极222，第一介电材料层231’经蚀刻后形成图5e所示的第一介电层231。

在一些实施例中，该制作方法还包括：

参照图5f所示，在形成第四介电层234之前，可形成覆盖第一电极221和第二电极222的外露表面的第二介电层232。第二介电层232可用于电隔离第一电极221以及第二电极222，避免与其他器件短路，第二介电层232也可减少第一电极221以及第二电极222的氧化，提高半导体结构的稳定性。

在一些实施例中，结合图5f和图5g所示，形成第一导电通道241的方法包括：

形成贯穿第一端上的第二介电层232的第一导电通道241；

形成第二导电通道242的方法包括：

形成贯穿第一端上的第二介电层232的第二导电通道242。

具体的，参照图5f所示，形成贯穿第四介电层234、第二介电层232的第一开孔271，第一开孔271的底部显露第一电极221的第一端的顶表面；形成贯穿第四介电层234、第二介电层232的第二开孔272，第二开孔272的底部显露第二电极222的第一台阶面222a。

参照图5g所示，以导电材料填充图5f中的第一开孔271，在第一电极221的第一端上形成第一导电通道241，第一导电通道241与第一电极221的第一端电连接；以导电材料填充第二开孔272，在第二电极222的第一台阶面222a上形成第二导电通道242，第二导电通道242与第二电极222的第一台阶面222a电连接。

在一些实施例中，结合图2所示，还可在图5g所示的第一导电通道241上形成第一导电部251，在第二导电通道242上形成第二导电部252，在第一导电部251和第二导电部252上方形成互联层261，互联层261通过第一导电部251、第一导电通道241向第一电极221供电，互联层261通过第二导电部252、第二导电通道242向第二电极222供电。第一导电部251可以是焊盘，第一导电通道241可以是导电插塞。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：

第一电极，所述第一电极具有相对设置的第一端和第二端；

第一介电层，覆盖所述第一电极的部分顶表面和所述第二端的侧面；

第二电极，位于所述第一介电层上，覆盖所述第一电极的部分顶表面和所述第二端的侧面；其中，所述第二电极和所述第一介电层显露所述第一端，所述第一电极和所述第二电极通过所述第一介电层电隔离；

所述第二电极靠近所述第二端的一端包括第一台阶面和第二台阶面，所述第一台阶面的平面高度小于或者等于所述第二台阶面的平面高度；

第一导电通道，位于所述第一端上，与所述第一端电连接；

第二导电通道，位于所述第一台阶面上，与所述第一台阶面电连接。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一台阶面与所述第一电极的顶表面在同一平面高度。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一介电层为台阶状，所述第一介电层的一部分位于所述第一台阶面下方。

4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

第二介电层，覆盖所述第一电极以及第二电极的外露表面；

其中，所述第一导电通道贯穿所述第一端上的所述第二介电层，所述第二导电通道贯穿所述第一台阶上的所述第二介电层。

5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

半导体层，位于所述第一电极下；

第三介电层，位于所述第一电极和所述半导体层之间；所述第一电极通过所述第三介电层与所述半导体层电隔离。

6.一种电容器，其特征在于，包括：权利要求1至5任一项所述的半导体结构。

7.一种半导体结构的制作方法，其特征在于，包括：

形成第一电极，所述第一电极包括相对设置的第一端和第二端；

形成覆盖所述第一电极部分顶表面和所述第二端侧面的第一介电层；

在所述第一介电层上形成第二电极；其中，所述第二电极覆盖所述第一电极的部分顶表面和所述第二端的侧面；所述第二电极和所述第一介电层显露所述第一端，所述第一电极和所述第二电极通过所述第一介电层电隔离；所述第二电极靠近所述第二端的一端包括第一台阶面和第二台阶面，所述第一台阶面的平面高度小于或者等于所述第二台阶面的平面高度；

在所述第一端上形成第一导电通道，所述第一导电通道与所述第一端电连接；

在所述第一台阶面上形成第二导电通道，所述第二导电通道与所述第一台阶面电连接。

8.根据权利要求7所述的制作方法，其特征在于，形成所述第一介电层和所述第二电极的方法包括：

形成覆盖所述第一电极顶表面和侧面的第一介电材料层；

形成覆盖所述第一介电材料层的第二电极材料层；

去除所述第一端顶表面和侧面上的所述第二电极材料层，以形成所述第二电极；其中，所述第二电极显露所述第一介电材料层；

去除所述第一端顶表面和侧面上的所述第一介电材料层，以形成所述第一介电层；其中，所述第一介电层显露所述第一电极。

9.根据权利要求7所述的制作方法，其特征在于，所述制作方法还包括：

形成覆盖所述第一电极和所述第二电极的外露表面的第二介电层。

10.根据权利要求9所述的制作方法，其特征在于，形成所述第一导电通道的方法包括：

形成贯穿所述第一端上的所述第二介电层的所述第一导电通道；

形成所述第二导电通道的方法包括：

形成贯穿所述第一端上的所述第二介电层的所述第二导电通道。

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