CN115881691A - 三维半导体器件及其制造方法 - Google Patents

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semiconductor device
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金孝真
河大元
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了三维半导体器件及其制造方法。所述器件包括：第一有源区，在衬底上，并且包括第一源/漏图案和被连接到所述第一源/漏图案的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，并且包括第二源/漏图案和被连接到所述第二源/漏图案的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，所述栅电极从所述第一沟道图案朝着所述第二沟道图案竖直地延伸；第一电力线和第二电力线，在所述第一有源区下方；以及第一金属层，在所述栅电极和所述第二有源接触部上。

Description

三维半导体器件及其制造方法
相关申请的交叉引用
本申请根据要求于2021年9月27日在韩国知识产权局递交的韩国专利申请No.10-2021-0127028的优先权，其公开内容由此通过引用全部并入。
技术领域
本发明构思涉及三维半导体器件和/或其制造方法，更具体地，涉及包括场效应晶体管的三维半导体器件和/或其制造方法。
背景技术
半导体器件包括含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也逐渐地缩小。MOSFET的缩小可能使半导体器件的操作特性变差。因此，已经进行各种研究以开发具有卓越性能同时克服由半导体器件的高集成度导致的限制的半导体器件的制造方法。
发明内容
本发明构思的一些示例实施例提供了具有增大的集成度的三维半导体器件。
本发明构思的一些示例实施例提供了具有增大的集成度的半导体器件的制造方法。
根据本发明构思的一些示例实施例，一种三维半导体器件可以包括：衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，所述栅电极从所述第一沟道图案向所述第二沟道图案竖直延伸；第一电力线和第二电力线，在所述第一有源区下方；以及第一金属层，在所述栅电极和所述第二有源接触部上。所述第一有源接触部可以包括：第一连接部，被连接到所述第一源/漏图案；以及第一焊盘部，所述第一焊盘部从所述第一连接部水平延伸。所述第二有源接触部可以包括：第二连接部，被连接到所述第二源/漏图案；以及第二焊盘部，所述第二焊盘部从所述第二连接部水平延伸。所述第一焊盘部可以从所述第二有源接触部水平偏移。所述第二焊盘部可以从所述第一有源接触部水平偏移。所述第一焊盘部可以通过第一通孔电连接到所述第一金属层中的第一布线和所述第一电力线之一。所述第二焊盘部可以通过第二通孔电连接到所述第一金属层中的第二布线和所述第二电力线之一。
根据本发明构思的一些示例实施例，一种三维半导体器件可以包括：衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；第二有源接触部，在所述第二源/漏图案上，所述第二有源接触部包括与所述第一有源接触部竖直交叠的第一部分以及不与所述第一有源接触部竖直交叠的第二部分；栅电极，所述栅电极从所述第一沟道图案向所述第二沟道图案竖直延伸；电力线，在所述第一有源区下方；第一金属层，在所述栅电极和所述第二有源接触部上；以及下通孔，在所述第二部分的底表面上，所述下通孔将所述第二部分电连接到所述电力线。所述下通孔可以与所述第一有源接触部的侧壁间隔开。
根据本发明构思的一些示例实施例，一种三维半导体器件可以包括：衬底上的器件隔离层；第一电力线和第二电力线，被掩埋在所述器件隔离层中；第一有源区，在所述器件隔离层上，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；第一有源接触部，在所述第一源/漏图案上；第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；第二有源接触部，在所述第二源/漏图案上；栅电极，所述栅电极从所述第一沟道图案向所述第二沟道图案竖直延伸；第一栅极切割图案和第二栅极切割图案，在所述栅电极的相对端；以及第一金属层，在所述栅电极和所述第二有源接触部上。所述第一栅极切割图案和所述第二栅极切割图案可以与所述第一电力线和所述第二电力线竖直交叠。
附图说明
图1示出根据本发明构思的比较实施例的半导体器件的逻辑单元的概念图。
图2示出示出了根据本发明构思的一些示例实施例的半导体器件的概念图。
图3示出示出了根据本发明构思的一些示例实施例的三维半导体器件的平面图。
图4A、图4B、图4C和图4D示出分别沿图3的线A-A′、B-B′、C-C′和D-D′截取的截面图。
图5和图6示出示出了根据本发明构思的一些示例实施例的半导体器件的沿图3的线C-C′截取的截面图。
图7A至图16C示出示出了根据本发明构思的一些示例实施例的半导体器件的制造方法的截面图。
图17A、图17B、图17C和图17D示出了分别沿图3的线A-A′、B-B′、C-C′和D-D′截取的截面图，从而示出根据本发明构思的一些示例实施例的半导体器件。
图18示出了沿图3的线B-B′截取的截面图，从而示出根据本发明构思的一些示例实施例的半导体器件。
图19示出了沿图3的线C-C′截取的截面图，从而示出根据本发明构思的一些示例实施例的半导体器件。
具体实施方式
图1示出根据本发明构思的比较实施例的半导体器件的逻辑单元的概念图。图1示出了根据本发明构思的比较示例的二维器件的逻辑单元。
参考图1，可以设置单倍高度单元SHC’。例如，衬底100可以在其上设置有第一电力线POR1和第二电力线POR2。可以向第一电力线POR1和第二电力线POR2之一提供漏电压(VDD)或电源电压。可以向第一电力线POR1和第二电力线POR2中的另一个提供源电压(VSS)或地电压。例如，可以对第一电力线POR1施加源电压(VSS)，并且可以对第二电力线POR2施加漏电压(VDD)。
单倍高度单元SHC’可以限定在第一电力线POR1与第二电力线POR2之间。单倍高度单元SHC’可以包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2之一可以是PMOSFET区，并且第一有源区AR1和第二有源区AR2中的另一个可以是NMOSFET区。例如，第一有源区AR1可以是NMOSFET区，并且第二有源区AR2可以是PMOSFET区。例如，单倍高度单元SHC’可以具有：互补金属氧化物半导体(CMOS)结构，设置在第一电力线POR1与第二电力线POR2之间。
根据比较示例的半导体器件可以是二维器件，其中前端工序(FEOL)层的晶体管进行二维布置。例如，第一有源区AR1上的NMOSFET可以与第二有源区AR2上的PMOSFET在第一方向D1上间隔开。
第一有源区AR1和第二有源区AR2中的每一个可以在第一方向D1上具有第一宽度W1。可以将第一高度HE1限定为指示根据比较示例的单倍高度单元SHC’在第一方向D1上的长度。第一高度HE1可以在实质上与第一电力线POR1和第二电力线POR2之间的距离(例如，间距)相同。
单倍高度单元SHC’可以构成单个逻辑单元。在本说明书中，逻辑单元可以表示执行特定功能的逻辑器件，例如与(AND)、或(OR)、异或(XOR)、同或(XNOR)和反相器。例如，逻辑单元可以包括用于构成逻辑器件的晶体管和将晶体管彼此连接的布线。
因为二维器件被包括在根据比较示例的单倍高度单元SHC’中，所以第一有源区AR1和第二有源区AR2可以设置为在第一方向D1上彼此间隔开而不彼此交叠。因此，可能需要将单倍高度单元SHC’的第一高度HE1限定为包括第一有源区AR1和第二有源区AR2全部，其中第一有源区AR1和第二有源区AR2在第一方向D1上彼此间隔开。因此，根据比较示例的单倍高度单元SHC’的第一高度HE1可能需要变得较大。因此，根据比较示例的单倍高度单元SHC’可以具有较大的面积。
图2示出示出了根据本发明构思的一些示例实施例的半导体器件的概念图。图2描绘了根据本发明构思的一些示例实施例的三维器件的逻辑单元。
参考图2，可以提供包括三维器件(例如，堆叠晶体管)的单倍高度单元SHC。例如，衬底100可以在其上设置有第一电力线POR1和第二电力线POR2。单倍高度单元SHC可以被限定在第一电力线POR1与第二电力线POR2之间。
单倍高度单元SHC可以包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2之一可以是PMOSFET区，并且第一有源区AR1和第二有源区AR2中的另一个可以是NMOSFET区。
根据一些示例实施例的半导体器件可以是三维器件，其中前端工序(FEOL)层的晶体管是竖直堆叠的。衬底100可以在其上设置有作为底层的第一有源区AR1，并且第一有源区AR1可以在其上设置有作为顶层的第二有源区AR2。例如，第一有源区AR1的NMOSFET可以设置在衬底100上，并且第二有源区AR2的PMOSFET可以堆叠在NMOSFET上。第一有源区AR1和第二有源区AR2可以在竖直方向或第三方向D3上彼此间隔开。
第一有源区AR1和第二有源区AR2中的每一个可以在第一方向D1上具有第一宽度W1。可以将第二高度HE2限定为指示根据一些示例实施例的单倍高度单元SHC在第一方向D1上的长度。
因为根据一些示例实施例的单倍高度单元SHC包括三维器件或堆叠晶体管，所以第一有源区AR1和第二有源区AR2可以彼此交叠。因此，单倍高度单元SHC的第二高度HE2可以具有足以获得第一宽度W1的大小。因此，根据一些示例实施例的单倍高度单元SHC的第二高度HE2可以小于以上在图1中讨论的单倍高度单元SHC’的第一高度HE1。例如，根据一些示例实施例的单倍高度单元SHC可以具有较小的面积。对于根据一些示例实施例的三维半导体器件，可以减小逻辑单元的面积以提高器件的集成度。
图3示出示出了根据本发明构思的一些示例实施例的三维半导体器件的平面图。图4A、图4B、图4C和图4D示出分别沿图3的线A-A′、B-B′、C-C′和D-D′截取的截面图。图3以及图4A至图4D所示的三维半导体器件可以是图2所示的单倍高度单元SHC的具体示例。
参考图3以及图4A至图4D，逻辑单元LC可以设置在衬底100上。例如，根据一些示例实施例的逻辑单元LC可以是反相器单元。衬底100可以是化合物半导体衬底，或包括硅、锗、硅-锗的半导体衬底。例如，衬底100可以是硅衬底。
逻辑单元LC可以包括顺序堆叠在衬底100上的第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2之一可以是PMOSFET区，并且第一有源区AR1和第二有源区AR2中的另一个可以是NMOSFET区。第一有源区AR1可以设置在前端工序(FEOL)层的底层上，并且第二有源区AR2可以设置在前端工序(FEOL)层的顶层上。第一有源区AR1和第二有源区AR2的PMOS场效应晶体管和NMOS场效应晶体管可以竖直地堆叠，以构成三维堆叠晶体管。
第一有源区AR1和第二有源区AR2的PMOS场效应晶体管和NMOS场效应晶体管可以是包括在逻辑电路中的逻辑晶体管。在本发明构思的一些示例实施例中，可以通过第一有源区AR1和第二有源区AR2的PMOS场效应晶体管和NMOS场效应晶体管构成反相器。当在平面图中查看时，堆叠的第一有源区AR1和第二有源区AR2可以设置在第一电力线POR1与第二电力线POR2之间。
有源图案AP可以由形成在衬底100的上部上的沟槽TR限定。有源图案AP可以是衬底100的竖直突出部。当在平面图中观察时，有源图案AP可以具有在第二方向D2上延伸的条形。有源图案AP可以在其上设置有顺序堆叠的第一有源区AR1和第二有源区AR2。
沟槽TR可以填充有器件隔离层ST。器件隔离层ST可以包括氧化硅层。器件隔离层ST可以具有与有源图案AP的顶表面一样高或更低的顶表面。器件隔离层ST可以不覆盖将在下面讨论的第一沟道图案CH1和第二沟道图案CH2中的任一个。
有源图案AP可以在其上设置有包括第一沟道图案CH1和第一源/漏图案SD1的第一有源区AR1。每个第一沟道图案CH1可以介于一对第一源/漏图案SD1之间。第一沟道图案CH1可以将该对第一源/漏图案SD1彼此连接。
第一沟道图案CH1可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在竖直方向或第三方向D3上彼此间隔开。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种或多种。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括晶体硅。
第一源/漏图案SD1可以设置在有源图案AP的顶表面上。第一源/漏图案SD1可以是由选择性外延生长工艺形成的外延图案。例如，第一源/漏图案SD1可以具有比包括在第一沟道图案CH1中的第三半导体图案SP3的顶表面高的顶表面。
第一源/漏图案SD1可以掺杂有杂质，以具有第一导电类型。第一导电类型可以是p型或n型。当第一导电类型是p型时，第一有源区AR1的晶体管可以是PMOSFET。当第一导电类型是n型时，第一有源区AR1的晶体管可以是NMOSFET。第一源/漏图案SD1可以包括硅锗(SiGe)和硅(Si)中的一种或多种。
第一有源接触部AC1可以对应地设置在第一源/漏图案SD1上。第一有源接触部AC1可以设置在前端工序(FEOL)层的底层上。每个第一有源接触部AC1可以具有在第一方向D1上延伸的线形。第一有源接触部AC1可以电连接到第一源/漏图案SD1。在一些示例实施例中，第一有源接触部AC1可以设置在形成于第一源/漏图案SD1的上部的凹陷中(参见图4A)。
例如，第一有源接触部AC1可以包括掺杂半导体和金属中的一种或多种。金属可以包括选自铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)的至少一种。
第一层间介电层110可以设置在第一源/漏图案SD1上。第一层间介电层110可以覆盖第一有源接触部AC1。例如，每个第一有源接触部AC1可以具有与第一层间介电层110的顶表面共面的顶表面。第二层间介电层120可以设置在第一层间介电层110上。第二层间介电层120可以覆盖第一层间介电层110的顶表面。
第二有源区AR2可以设置在第二层间介电层120上。第二层间介电层120可以介于第一有源区AR1与第二有源区AR2之间。例如，第二层间介电层120可以将第一有源区AR1与第二有源区AR2竖直间隔开。
第二有源区AR2可以包括第二沟道图案CH2和第二源/漏图案SD2。第二沟道图案CH2与第一沟道图案CH1可以对应且竖直地交叠。第二源/漏图案SD2与第一源/漏图案SD1可以对应且竖直地交叠。每个第二沟道图案CH2可以介于一对第二源/漏图案SD2之间。第二沟道图案CH2可以将该对第二源/漏图案SD2彼此连接。
第二沟道图案CH2可以包括顺序堆叠的第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6。第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6可以在第三方向D3上彼此间隔开。第二沟道图案CH2的第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6可以包括与第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的半导体材料相同的半导体材料。
第二源/漏图案SD2可以设置在第二层间介电层120的顶表面上。第二源/漏图案SD2可以是由选择性外延生长工艺形成的外延图案。例如，第二源/漏图案SD2可以具有比第二沟道图案CH2中包括的第六半导体图案SP6的顶表面高的顶表面。
第二源/漏图案SD2可以掺杂有杂质，以具有第二导电类型。第二导电类型可以与第一源/漏图案SD1的第一导电类型不同。第二源/漏图案SD2可以包括硅锗(SiGe)和硅(Si)中的一种或多种。
第二有源接触部AC2可以对应地设置在第二源/漏图案SD2上。第二有源接触部AC2可以设置在前端工序(FEOL)层的顶层上。每个第二有源接触部AC2可以具有在第一方向D1上延伸的线形。第二有源接触部AC2可以电连接到第二源/漏图案SD2。在一些示例实施例中，第二有源接触部AC2可以设置在形成于第二源/漏图案SD2的上部上形成的凹陷中(参见图4A)。例如，第二有源接触部AC2可以包括与第一有源接触部AC1的材料相同的材料。
第三层间介电层130可以设置在第二源/漏图案SD2上。第三层间介电层130可以覆盖第二有源接触部AC2。例如，每个第二接触部AC2可以具有与第三层间介电层130的顶表面共面的顶表面。
栅电极GE可以设置在堆叠的第一沟道图案CH1和第二沟道图案CH2上。当在平面图中观察时，栅电极GE可以具有在第一方向D1上延伸的条形。多个栅电极GE可以设置在衬底100上，并且栅电极GE可以以第一间距沿第二方向D2布置。栅电极GE可以与堆叠的第一沟道图案CH1和第二沟道图案CH2竖直交叠。
返回参考图4B，栅电极GE可以从器件隔离层ST的顶表面(或从有源图案AP的顶表面)沿竖直方向(例如，第三方向D3)延伸到将在下面讨论的栅极封盖图案GP。栅电极GE可以在第三方向D3上从第一有源区AR1的第一沟道图案CH1延伸到第二有源区AR2的第二沟道图案CH2。栅电极GE可以在第三方向D3上从最低位置处的第一半导体图案SP1延伸至最上方位置处的第六半导体图案SP6。
栅电极GE可以包括：介于有源图案AP与第一半导体图案SP1之间的第一部分PO1、介于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、介于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3、介于第三半导体图案SP3与第四半导体图案SP4之间的第四部分PO4、介于第四半导体图案SP4与第五半导体图案SP5之间的第五部分PO5、介于第五半导体图案SP5与第六半导体图案SP6之间的第六部分PO6、以及在第六半导体图案SP6上的第七部分PO7。第四部分PO4和第七部分PO7中的每一个在第三方向D3上的长度可以大于第一部分PO1、第二部分PO2、第三部分PO3、第五部分PO5和第六部分PO6中的每一个在第三方向D3上的长度。
栅电极GE可以设置在第一半导体图案SP1至第六半导体图案SP6中的每一个的顶表面TS、底表面BS和相对侧壁SW上。在这个意义上，根据一些示例实施例的晶体管可以是三维场效应晶体管(例如，MBCFET或GAAFET)，其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2。
返回参考图3以及图4A至图4D，一对栅极间隔物GS可以设置在栅电极GE的第七部分PO7的相对侧壁上。栅极间隔物GS可以沿栅电极GE在第一方向D1上延伸。栅极间隔物GS可以具有比栅电极GE的顶表面高的顶表面。栅极间隔物GS的顶表面与第一层间介电层110的顶表面可以共面。栅极间隔物GS可以包括选自SiCN、SiCON和SiN的至少一种。备选地，栅极间隔物GS均可以包括由选自SiCN、SiCON和SiN的至少两种形成的多层。一对衬套层LIN可以设置在栅电极GE的第四部分PO4的相对侧壁上。
栅极封盖图案GP可以设置在栅电极GE上。栅极封盖图案GP可以沿栅电极GE在第一方向D1上延伸。具体地，栅极封盖图案GP可以包括选自SiON、SiCN、SiCON和SiN的至少一种。
栅极介电层GI可以介于第一半导体图案SP1至第六半导体图案SP6中的每一个和栅电极GE之间。栅极介电层GI可以覆盖第一半导体图案SP1至第六半导体图案SP6中的每一个的顶表面TS、底表面BS和相对侧壁SW。栅极介电层GI可以覆盖栅电极GE下方的器件隔离层ST的顶表面(参见图4B)。
在本发明构思的一些示例实施例中，栅极介电层GI可以包括氧化硅层、氮氧化硅层和高k介电层中的一种或两种。高k介电层可以包括介电常数比氧化硅层的介电常数大的高k介电材料。例如，高k介电材料可以包括选自以下项的至少一种：氧化铪、铪硅氧化物、铪锆氧化物、铪钽氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物和铌锌酸铅。
备选地，根据本发明构思的半导体器件可以包括使用负电容器的负电容场效应晶体管。例如，栅极介电层GI可以包括表现铁电性质的铁电材料层和表现顺电性质的顺电材料层。
铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小到小于每个电容器的电容。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大到大于每个电容器的电容的绝对值的正值。
当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容可以增大。总电容的增大可以用于使包括铁电材料层的晶体管在室温(例如，大约或正好20℃、22℃或20℃-22℃)下具有小于大约或正好60mV/十年(decade)的次阈值摆动。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、铪锆氧化物、钡锶钛氧化物和铅锆钛氧化物中的一种或多种。例如，铪锆氧化物可以是向氧化铪掺杂锆(Zr)的材料。在另一示例中，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可以包括掺杂在其中的杂质。例如，杂质可以包括选自以下项的至少一种：铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)。铁电材料层中包括的杂质的类型可以根据铁电材料层中包括什么铁电材料而改变。
当铁电材料层包括氧化铪时，铁电材料层可以包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)的杂质中的至少一种。
当杂质是铝(Al)时，铁电材料层可以包括大约或正好3原子百分比至8原子百分比的铝。在这种描述中，杂质的比率可以是铝相对铪和铝之和的比率。
当杂质是硅(Si)时，铁电材料层可以包括大约或正好2原子百分比至大约或正好10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括大约或正好2原子百分比至大约或正好10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括大约或正好1原子百分比至大约或正好7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括大约或正好50原子百分比至大约或正好80原子百分比的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如选自氧化硅和高k金属氧化物的至少一种。顺电材料层中包括的金属氧化物可以包括例如选自氧化铪、氧化锆和氧化铝的至少一种，但是本发明构思不限于此。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但是顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，铁电材料层中包括的氧化铪可以具有与包括在顺电材料层中的氧化铪的晶体结构不同的晶体结构。
铁电材料层可以具有一厚度，该厚度具有铁电性质。铁电材料层的厚度可以在例如从大约或正好0.5nm至大约或正好10nm的范围，但是本发明构思不限于此。因为铁电材料具有其自身的表现铁电性质的临界厚度，所以铁电材料层的厚度可以依赖于铁电材料。
例如，栅极介电层GI可以包括单个铁电材料层。又例如，栅极介电层GI可以包括彼此间隔开的多个铁电材料层。栅极介电层GI可以具有多个铁电材料层与多个顺电材料层交替地堆叠的堆叠结构。
栅电极GE可以包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电层GI上并且靠近第一半导体图案SP1至第六半导体图案SP6。
第一金属图案可以包括控制晶体管的阈值电压的功函数金属。第一金属图案的厚度和成分可以调整，以实现晶体管的期望阈值电压。例如，栅电极GE的第一部分PO1、第二部分PO2、第三部分PO3、第五部分PO5和第六部分PO6可以由第一金属图案或功函数金属形成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)和选自钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)的至少一种金属。此外，第一金属图案还可以包括碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。
第二金属图案可以包括具有比第一金属图案的电阻小的电阻的金属。例如，第二金属图案可以包括选自钨(W)、铝(Al)、钛(Ti)和钽(Ta)的至少一种金属。例如，栅电极GE的第四部分PO4和第七部分PO7可以包括第一金属图案和在第一金属图案上的第二金属图案。
参考图3，逻辑单元LC可以包括在第二方向D2上延伸的第一单元边界CB1。在与第一单元边界CB1的位置相对的位置上，第二单元边界CB2可以被限定为在第二方向D2上延伸。栅极切割图案CT可以设置在逻辑单元LC的第一单元边界CB1和第二单元边界CB2上。当在平面图中观察时，栅极切割图案CT可以沿着第一单元边界CB1以第一间距布置。栅极切割图案CT可以沿着第二单元边界CB2以第一间距布置。当在平面图中观察时，第一单元边界CB1和第二单元边界CB2上的栅极切割图案CT可以被设置为与栅电极GE对应交叠。
栅极切割图案CT可以穿透栅电极GE。栅极切割图案CT可以将栅电极GE与靠近栅电极GE的另一个栅电极间隔开。例如，参考图4B，一对栅极切割图案CT可以设置在栅电极GE的两端。栅极切割图案CT可以包括诸如氧化硅层、氮化硅层或其组合之类的介电材料。
当在平面图中查看时，第一电力线POR1可以设置在第一单元边界CB1上，第二电力线POR2可以设置在第二单元边界CB2上。栅极切割图案CT可以与第一电力线POR1和第二电力线POR2竖直地交叠。可以对第一电力线POR1和第二电力线POR2之一施加漏电压(VDD)，并且可以对第一电力线POR1和第二电力线POR2中的另一个施加源电压(VSS)。
第一电力线POR1和第二电力线POR2可以被掩埋在器件隔离层ST中。有源图案AP可以设置在第一电力线POR1与第二电力线POR2之间，并与它们水平地间隔开。
第一电力线POR1和第二电力线POR2可以在器件隔离层ST中均具有在第二方向D2上延伸的线形。第一电力线POR1和第二电力线POR2可以沿第一单元边界CB1和第二单元边界CB2延伸。
输电网络PDN可以设置在衬底100的底表面上。输电网络PDN可以包括在衬底100的底表面上顺序地堆叠的第一下介电层LIL1和第二下介电层LIL2。
输电网络PDN还可以包括第一下线LMI1和第二下线LMI2。第一下线LMI1可以设置在第一下介电层LIL1中，并且第二下线LMI2可以设置在第二下介电层LIL2中。通孔VI可以设置在第一下线LMI1与第二下线LMI2之间。通孔VI可以设置在第一下线LMI1与第二下线LMI2之间。第一下线LMI1和第二下线LMI2以及通孔VI可以包括选自铜(Cu)、铝(A1)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)的金属。
贯通孔TVI可以设置在衬底100下方的输电网络PDN与位于衬底100上方的第一电力线POR1和第二电力线POR2之间。贯通孔TVI可以具有在第三方向D3上延伸同时穿透衬底100的柱形。介电间隔物SPC可以设置在贯通孔TVI的外侧壁上。介电间隔物SPC可以使贯通孔TVI与衬底100绝缘。
贯通孔TVI可以从第一下线LMI1延伸到第一电力线POR1和第二电力线POR2中的对应电力线。贯通孔TVI可以将第一电力线POR1和第二电力线POR2电连接到输电网络PDN。贯通孔TVI可以包括选自铜(Cu)、铝(A1)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)的金属。
输电网络PDN的第一下线LMI1和第二下线LMI2可以构成用于向逻辑单元LC的第一电力线POR1和第二电力线POR2施加漏电压(VDD)和源电压(VSS)的布线网络。虽然未示出，但是输电网络PDN还可以包括堆叠在第二下线LMI2上的多个布线层。
第四层间介电层140可以设置在第三层间介电层130上。第一金属层M1可以设置在第四层间介电层140中。逻辑单元LC的第一金属层M1可以包括第一布线MI1至第四布线MI4。
第一布线MI1至第四布线MI4可以在逻辑单元LC上沿第二方向D2平行延伸。第一布线MI1至第四布线MI4中的每一个可以具有在第二方向D2上延伸的线形或条形。第一布线MI1可以与第一电力线POR1竖直地交叠，并且第四布线MI4可以与第二电力线POR2竖直地交叠。
第一布线MI1至第四布线MI4可以沿第一方向D1以第二间距布置。例如，第一布线MI1至第四布线MI4之间的第二间距可以小于栅电极GE之间的第一间距。第一布线MI1至第四布线MI4可以包括选自铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)的金属。
栅极接触部GC可以设置为穿透第四层间介电层140和栅极封盖图案GP，并且电连接到栅电极GE。例如，栅极接触部GC可以将第三布线MI3电连接到栅电极GE。栅极接触部GC可以包括选自铜(Cu)、铝(A1)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)的金属。
第一有源接触部AC1可以电连接到第一有源区AR1下方的第二电力线POR2和选自第一布线MI1至第四布线MI4的至少一个布线。第二有源接触部AC2可以电连接到第一有源区AR1下方的第一电力线POR1和选自第一布线MI1至第四布线MI4的至少一个布线。
返回参考图4C，第一有源接触部AC1可以包括连接到第一源/漏图案SD1的连接部CNP以及从连接部CNP水平延伸的焊盘部PDP。第一下通孔LVI1可以设置在焊盘部PDP的底表面上，焊盘部包括在第一有源接触部AC1中。第一下通孔LVI1可以将第二电力线POR2电连接到第一有源接触部AC1。
第二有源接触部AC2可以包括被连接到第二源/漏图案SD2的连接部CNP和从连接部CNP水平延伸的焊盘部PDP。第二下通孔LVI2可以设置在焊盘部PDP的底表面上，焊盘部包括在第二有源接触部AC2中。第二下通孔LVI2可以将第一电力线POR1电连接到第二有源接触部AC2。
第一有源接触部AC1的连接部CNP可以竖直地连接第一源/漏图案SD1。第二有源接触部AC2的连接部CNP可以与第二源/漏图案SD2竖直地交叠。第一有源接触部AC1的连接部CNP可以与第二有源接触部AC2的连接部CNP竖直地交叠。
当在平面图中查看时，第一有源接触部AC1的焊盘部PDP可以从第二有源接触部AC2水平偏移。第二有源接触部AC2的焊盘部PDP可以从第一有源接触部AC1水平偏移。因此，第二下通孔LVI2可以与第一有源接触部AC1的侧壁间隔开而不接触第一有源接触部AC1。
根据本发明构思的一些示例实施例，即使第二有源接触部AC2堆叠在第一有源接触部AC1上，也可以使第一有源接触部AC1和第二有源接触部AC2的焊盘部PDP交错。第一有源接触部AC1和第二有源接触部AC2的不交叠的焊盘部PDP可以用于将第一有源接触部AC1和第二有源接触部AC2电连接到其目标布线。因此，本发明构思可以实现包括堆叠的NMOS场效应晶体管和PMOS场效应晶体管的三维单元结构。
返回参考图4D，第一上通孔UVI1可以设置在焊盘部PDP的顶表面上，焊盘部包括在第一有源接触部AC1中。第一上通孔UVI1可以从包括在第一有源接触部AC1中的焊盘部PDP的顶表面竖直地延伸到第四布线MI4。第二有源接触部AC2的焊盘部PDP可以与第一有源接触部AC1的焊盘部PDP竖直地交叠。因此，第一上通孔UVI1可以穿透第一有源接触部AC1的焊盘部PDP以延伸到第四布线MI4。第一上通孔UVI1可以使第一有源接触部AC1、第二有源接触部AC2和第四布线MI4彼此电连接。
第二上通孔UVI2可以设置在连接部CNP的顶表面上，连接部包括在第二有源接触部AC2中。第二上通孔UVI2可以从包括在第二有源接触部AC2中的连接部CNP的顶表面竖直地延伸到第二布线MI2。
根据本发明构思的一些示例实施例，第一有源接触部AC1和第二有源接触部AC2的焊盘部PDP可以彼此交叠，并且第一有源接触部AC1和第二有源接触部AC2可以通过穿透第一有源接触部AC1和第二有源接触部AC2的焊盘部PDP的上通孔竖直地彼此连接。因此，在顶层的第二源/漏图案SD2可以被电连接到在底层的第一源/漏图案SD1。
可以在第一金属层M1上堆叠附加的金属层(例如，M2、M3、M4等)。第一金属层M1和在第一金属层M1上的金属层(例如，M2、M3、M4等)可以构成半导体器件的后端工序(BEOL)层。第一金属层M1上的金属层(例如，M2、M3、M4等)可以包括用于使逻辑单元彼此连接的路由线。
根据本发明构思的一些示例实施例，第一电力线POR1和第二电力线POR2可以不设置在后端工序(BEOL)层的第一金属层M1中，而是可以设置在前端工序(FEOL)层下方的器件隔离层ST中。此外，向第一电力线POR1和第二电力线POR2施加电压的输电网络PDN可以不设置在后端工序(BEOL)层的金属层中，而是可以设置在衬底100下方。
因为根据本发明构思的半导体器件具有如参考图2所讨论的三维单元结构，所以根据本发明构思的半导体器件相对于图1的二维单元结构可以具有较小的单元高度HE2。根据一些示例实施例，在第一金属层M1中省略第一电力线POR1和第二电力线POR2，即使当逻辑单元LC具有较小的单元高度HE2时，第一金属层M1也可以在其中具有足够数量的用于信号传输的布线MI1至布线MI4。因此，根据本发明构思的半导体器件可以提高集成度和路由自由度。
图5和图6示出示出了根据本发明构思的一些示例实施例的半导体器件的沿图3的线C-C′截取的截面图。在下面的示例实施例中，将省略与上面参考图3以及图4A至图4D讨论的技术特征重复的技术特征的详细描述，并且将详细讨论它们的差异。
参考图5，第一有源接触部AC1的焊盘部PDP可以通过第一上通孔UVI1电连接到第一布线MI1。第一有源接触部AC1的焊盘部PDP可以不与第二有源接触AC2竖直地交叠。当在平面图中观察时，第一有源接触部AC1的焊盘部PDP可以从第二有源接触AC2偏移。第一上通孔UVI1可以与第二有源接触部AC2的侧壁水平地间隔开。
参考图6，第一有源接触部AC1可以包括第一焊盘部PDP1和第二焊盘部PDP2。第一有源接触部AC1的第一焊盘部PDP1和第二焊盘部PDP2可以设置在连接部CNP的两侧。第一有源接触部AC1的第一焊盘部PDP1和第二焊盘部PDP2两者可以都不与第二有源接触部AC2竖直地交叠。
第一有源接触部AC1的第一焊盘部PDP1可以通过第一上通孔UVI1电连接到第一布线MI1。第一有源接触部AC1的第二焊盘部PDP2可以通过第三上通孔UVI3电连接到第四布线MI4。第一上通孔UVI1和第三上通孔UVI3可以与第二有源接触部AC2相对侧壁间隔开。第二有源接触部AC2可以通过第二上通孔UVI2电连接到第二布线MI2。
图7A至图16C示出示出了根据本发明构思的一些示例实施例的半导体器件的制造方法的截面图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A示出了沿图3的线A-A′截取的截面图。图7B、图8B、图14B、图15B和图16B示出了沿图3的线B-B′截取的截面图。图9B、图10B、图11B、图12B、图13B和图16C示出了沿图3的线C-C′截取的截面图。
参考图7A和图7B，第一牺牲层SAL1和第一有源层ACL1可以交替地堆叠在衬底100上。第一牺牲层SAL1可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种，并且第一有源层ACL1可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的另一种。例如，第一牺牲层SAL1可以包括硅-锗(SiGe)，并且第一有源层ACL1可以包括硅(Si)。每个牺牲层SAL可以具有大约或正好10at％至大约或正好30at％的锗浓度。
可以在最上方第一有源层ACL1上形成第二牺牲层SAL2。第二牺牲层SAL2的厚度可以大于第一有源层ACL1的厚度和第一牺牲层SAL1的厚度。第二牺牲层SAL2可以包括与第一牺牲层SAL1的材料相同的材料。
第三牺牲层SAL3和第二有源层ACL2可以交替地堆叠在第二牺牲层SAL2上。每个第三牺牲层SAL3可以包括与第一牺牲层SAL1的材料相同的材料，并且每个第二有源层ACL2可以包括与第一有源层ACL1的材料相同的材料。
可以图案化第一牺牲层SAL1、第二牺牲层SAL2和第三牺牲层SAL3以及第一有源层ACL1和第二有源层ACL2，以形成堆叠图案STP。形成堆叠图案STP可以包括：在最上方第二有源层ACL2上形成硬掩模图案；以及将硬掩模图案用作蚀刻掩模来蚀刻堆叠在衬底100上的层SAL1至SAL3、ACL1和ACL2。在形成堆叠图案STP期间，可以图案化衬底100的上部，以形成限定有源图案AP的沟槽TR。堆叠图案STP可以具有在第二方向D2上延伸的线形。
堆叠图案STP可以包括有源图案AP上的第一堆叠图案STP1、第一堆叠图案STP1上的第二堆叠图案STP2、以及第一堆叠图案STP1与第二堆叠图案STP2之间的第二牺牲层SAL2。第一堆叠图案STP1可以包括交替地堆叠的第一牺牲层SAL1和第一有源层ACL1。第二堆叠图案STP2可以包括交替地堆叠的第三牺牲层SAL3和第二有源层ACL2。
可以在衬底100上形成器件隔离层ST以填充沟槽TR。例如，可以在衬底100的整个表面上形成介电层，从而覆盖有源图案AP和堆叠图案STP。可以使介电层凹陷以形成器件隔离层ST，直到堆叠图案STP显露为止。
形成器件隔离层ST可以包括：形成嵌入在器件隔离层ST中的第一电力线POR1和第二电力线POR2。第一电力线POR1和第二电力线POR2可以具有在第二方向D2上延伸的线形。
参考图8A和图8B，可以形成在堆叠图案STP之间经过的牺牲图案PP。每个牺牲图案PP可以形成为具有在第一方向D1上延伸的线形。牺牲图案PP可以沿第二方向D2以第一间距布置。
例如，形成牺牲图案PP可以包括在衬底100的整个表面上形成牺牲层、在牺牲层上形成硬掩模图案MP、以及将硬掩模图案MP用作蚀刻掩模以便对牺牲层进行图案化。牺牲层可以包括非晶硅和多晶硅中的一项或多项。
可以在衬底100的整个表面上保形地形成间隔物层GSL。间隔物层GSL可以覆盖牺牲图案PP和硬掩模图案MP。例如，间隔物层GSL可以包括选自SiCN、SiCON和SiN的至少一种。
参考图9A和图9B，间隔物层GSL和硬掩模图案MP可以用作用于执行第一蚀刻工艺的蚀刻掩模。第一蚀刻工艺可以在牺牲图案PP之间在堆叠图案STP中形成第一凹陷RS1。可以在一对牺牲图案PP之间形成第一凹陷RS1。
第一蚀刻工艺可以是各向异性的蚀刻工艺。第一蚀刻工艺可以使间隔物层GSL形成为覆盖牺牲图案PP的侧壁的栅极间隔物GS。可以执行第一蚀刻工艺，直到第一堆叠图案STP1的最上方第一有源层ACL1显露为止。例如，第一凹陷RS1可以显露第一堆叠图案STP1。
可以在衬底100的整个表面上保形地形成衬套层LIN。衬套层LIN可以覆盖栅极间隔物GS和硬掩模图案MP。衬套层LIN可以覆盖第一凹陷RS1的内壁。衬套层LIN可以覆盖已显露的第一堆叠图案STP1。例如，衬套层LIN可以包括氮化硅。
参考图10A和图10B，可以将衬套层LIN、栅极间隔物GS和硬掩模图案MP用作蚀刻掩模，以在堆叠图案STP上执行第二蚀刻工艺。在第二蚀刻工艺中，可以去除牺牲图案PP之间的第一堆叠图案STP1以形成第二凹陷RS2。第二凹陷RS2还可以从第一凹陷RS1向下延伸。
第二蚀刻工艺可以是各向异性的蚀刻工艺。可以执行第二蚀刻工艺，直到显露有源图案AP的顶表面为止。例如，第二凹陷RS2可以显露有源图案AP的顶表面。
参考图11A和图11B，可以在第二凹陷RS2中形成第一源/漏图案SD1。例如，可以通过执行将第二凹陷RS2的内壁用作种子层的第一选择性外延生长(SEG)工艺来形成第一源/漏图案SD1。第一源/漏图案SD1可以从显露于第二凹陷RS2的种子(衬底100和第一有源层ACL1)生长。例如，第一SEG工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。
在第一SEG工艺期间，第一源/漏图案SD1可以原位掺杂有杂质。备选地，在形成第一源/漏图案SD1之后，杂质可以被注入到第一源/漏图案SD1中。第一源/漏图案SD1可以掺杂为具有第一导电类型。
第一沟道图案CH1可以由介于一对第一源/漏图案SD1之间的第一有源层ACL1形成。例如，第一有源层ACL1可以构成第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一沟道图案CH1和第一源/漏图案SD1可以形成作为三维器件的底层的第一有源区AR1。
因为衬套层LIN覆盖第一凹陷RS1的内壁，所以在第一SEG工艺期间在第一凹陷RS1中不可以单独形成半导体层。
参考图12A和图12B，可以形成第一层间介电层110，以覆盖第一源/漏图案SD1。可以使第一层间介电层110凹陷，以具有比第二牺牲层SAL2的顶表面低的顶表面。
可以在第一层间介电层110中形成要耦接到第一源/漏图案SD1的有源接触部AC。例如，至少一个第一有源接触部AC1可以包括：耦接到第一源/漏图案SD1的连接部CNP和从连接部CNP水平地延伸的焊盘部PDP。
可以在第一有源接触部AC1的焊盘部PDP下方形成耦接到第二电力线POR2的第一下通孔LVI1。例如，可以在形成第一有源接触部AC1之前形成第一下通孔LVI1。又例如，可以在双镶嵌工艺中同时形成第一下通孔LVI1和第一有源接触部AC1。
第二层间介电层120可以形成在第一层间介电层110上。第二层间介电层120可以形成为具有与第二牺牲层SAL2的顶表面共面的顶表面。
参考图13A和图13B，可以部分地去除显露于第一凹陷RS1的衬套层LIN。剩余的衬套层LIN可以覆盖第二牺牲层SAL2的侧壁。
可以在第二凹陷RS2中对应地形成第二源/漏图案SD2。例如，可以通过执行将第一凹陷RS1的内壁用作种子层的第二SEG工艺来形成第二源/漏图案SD2。可以从种子或显露于第一凹陷RS1的第二有源层ACL2生长第二源/漏图案SD2。第二源/漏图案SD2可以掺杂为具有与第一导电类型不同的第二导电类型。
第二沟道图案CH2可以由介于一对第二源/漏图案SD2之间的第二有源层ACL2形成。例如，第二有源层ACL2可以构成第二沟道图案CH2的第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6。第二沟道图案CH2和第二源/漏图案SD2可以形成第二有源区AR2，作为三维器件的顶层。
参考图14A和图14B，可以形成第三层间介电层130以覆盖硬掩模图案MP、栅极间隔物GS和第二源/漏图案SD2。例如，第三层间介电层130可以包括氧化硅层。
可以执行平坦化工艺，从而可以对第三层间介电层130进行平坦化，直到显露牺牲图案PP的顶表面为止。可以将回蚀或化学机械抛光(CMP)工艺用于对第三层间介电层130进行平坦化。硬掩模图案MP可以在平坦化工艺期间被全部去除。因此，第三层间介电层130可以具有与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面的顶表面。
栅极切割图案CT可以形成为穿透牺牲图案PP。可以在逻辑单元LC的第一单元边界CB1和第二单元边界CB2上形成栅极切割图案CT(参见图3)。栅极切割图案CT可以包括氧化硅层和氮化硅层中的一种或多种。
已显露的牺牲图案PP可以被选择性地去除。去除牺牲图案PP可以形成显露第一沟道图案CH1和第二沟道图案CH2的外区域ORG(参见图14B)。去除牺牲图案PP可以包括执行湿蚀刻工艺，该湿蚀刻工艺使用能够选择性地蚀刻多晶硅的蚀刻剂。
可以选择性地去除显露于外部区域ORG的第一牺牲层SAL1、第二牺牲层SAL2和第三牺牲层SAL3，以分别形成第一内部区域IRG1、第二内部区域IRG2和第三内部区域IRG3(参见图14B)。例如，可以执行选择性地蚀刻第一牺牲层SAL1、第二牺牲层SAL2和第三牺牲层SAL3的蚀刻工艺，使得可以去除第一牺牲层SAL1、第二牺牲层SAL2和第三牺牲层SAL3但可以保留第一半导体图案SP1至第六半导体图案SP6。蚀刻工艺可以相对于锗浓度较高的硅-锗具有极好的蚀刻选择性。例如，蚀刻工艺可以对锗浓度大于大约或正好10at％的硅-锗具有较高的蚀刻速率。
选择性地去除第一牺牲层SAL1、第二牺牲层SAL2和第三牺牲层SAL3可以导致第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3保留在第一有源区AR1上，还可以导致第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6保留在第二有源区AR2上。第一内部区域IRG1可以被限定为指示第一有源区AR1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3之间的中空空间。第三内部区域IRG3可以被限定为指示第二有源区AR2的第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6之间的中空空间。第二内部区域IRG2可以限定为指示第一有源区AR1与第二有源区AR2之间的空空间。
参考图15A和图15B，可以在已显露的第一半导体图案SP1至第六半导体图案SP6上保形地形成栅极介电层GI。可以在栅极介电层GI上形成栅电极GE。栅电极GE可以包括：在第一内部区域IRG1、第二内部区域IRG2和第三内部区域IRG3中形成的第一部分PO1至第六部分PO6。栅电极GE还可以包括在外区域ORG中形成的第七部分PO7。
栅电极GE可以凹陷，以具有更低的高度。可以在凹陷的栅电极GE上形成栅极封盖图案GP。栅极封盖图案GP可以经历平坦化工艺，以使栅极封盖图案GP具有与第三层间介电层130的顶表面共面的顶表面。
参考图16A至图16C，可以形成要耦接到第三层间介电层130中的第二源/漏图案SD2的第二有源接触部AC2。例如，至少一个第二有源接触部AC2可以包括：耦接到第二源/漏图案SD2的连接部CNP和从连接部CNP水平地延伸的焊盘部PDP。
可以在第二有源接触部AC2的焊盘部PDP下方形成耦接到第一电力线POR1的第二下通孔LVI2。例如，可以在形成第二有源接触部AC2以前形成第二下通孔LVI2。又例如，可以在双镶嵌工艺中同时形成第二下通孔LVI2和第二有源接触部AC2。
可以在第三层间介电层130上形成第四层间介电层140。可以在第四层间介电层140中形成第一金属层M1。形成第一金属层M1可以包括：在第四层间介电层140的上部上形成第一布线MI1至第四布线MI4。
可以形成栅极接触部GC，以将栅电极GE连接到第一金属层M1。可以形成第一上通孔UVI1和第二上通孔UVI2，以将第一有源接触部AC1和第二有源接触部AC2连接到第一金属层M1(参见图4D)。例如，可以在形成第一布线MI1至第四布线MI4以前形成栅极接触部GC以及第一上通孔UVI1和第二上通孔UVI2。又例如，可以执行双镶嵌工艺以同时形成栅极接触部GC、第一上通孔UVI1和第二上通孔UVI2、以及第一布线MI1至第四布线MI4。
虽然未示出，但是可以在第一金属层M1上形成附加的金属层(例如，M2、M3、M4等)。第一金属层M1和第一金属层M1上的金属层(例如，M2、M3、M4等)可以构成半导体器件的后端工序(BEOL)层。
返回参考图3以及图4A至图4D，可以在衬底100的底表面上形成输电网络PDN。例如，可以在衬底100的底表面上形成第一下介电层LIL1。可以形成贯通孔TVI，以穿透第一下介电层LIL1和衬底100，由此被耦接到第一电力线POR1和第二电力线POR2。可以在贯通孔TVI上形成第一下线LMI1。可以在第一下介电层LIL1上形成第二下介电层LIL2和第二下线LMI2。
图17A、图17B、图17C和图17D示出示出了根据本发明构思的一些示例实施例的半导体器件的分别沿图3的线A-A′、B-B′、C-C′和D-D′截取的截面图。在下面的一些示例实施例中，将省略与上面参考图3以及图4A至图4D讨论的技术特征重复的技术特征的详细描述，并且将详细讨论它们的差异。
参考图3以及图17A至图17D，器件隔离层ST可以限定衬底100的上部上的多个有源图案AP。器件隔离层ST可以覆盖每个有源图案AP的下侧壁。每个有源图案AP的上部可以从器件隔离层ST向上突出(参见图17B)。
每个有源图案AP可以包括：其上部上的第一源/漏图案SD1和第一源/漏图案SD1之间的第一沟道图案CH1。第一沟道图案CH1可以不包括：如上面参考图4A至图4D所讨论的堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的任一个。第一沟道图案CH1可以具有从器件隔离层ST向上突出的半导体柱形状。
第二有源图案AP2可以包括：第二源/漏图案SD2和第二源/漏图案SD2之间的第二沟道图案CH2。第二沟道图案CH2可以不包括：如上面参考图4A至图4D所讨论的堆叠的第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6中的任一个。第二沟道图案CH2可以具有半导体柱形状。
可以在第一沟道图案CH1的顶表面和相对侧壁上设置栅电极GE。栅电极GE可以围绕第二沟道图案CH2。根据一些示例实施例的晶体管可以包括鳍形沟道。根据一些示例实施例的晶体管可以是三维场效应晶体管(例如，FinFET)，其中的栅电极GE在三个维度上围绕第一沟道图案CH1和第二沟道图案CH2。
返回参考图17C，第一源/漏图案SD1可以与有源图案AP相对应地设置。例如，相邻的第一源/漏图案SD1可以合并，以构成单个第一源/漏图案SD1。相邻的第二源/漏图案SD2也可以合并，以构成单个第二源/漏图案SD2。
此外，第一有源接触部AC1和第二有源接触部AC2、栅极接触部GC、第一金属层M1、以及输电网络PDN的详细描述可以与以上参考图3以及图4A至图4D讨论的那些实质上相同。
图18示出了沿图3的线B-B’截取的截面图，从而示出根据本发明构思的一些示例实施例的半导体器件。图19示出了沿图3的线C-C′截取的截面图，从而示出根据本发明构思的一些示例实施例的半导体器件。在下面的示例实施例中，将省略与上面参考图3以及图4A至图4D讨论的技术特征重复的技术特征的详细描述，并且将详细讨论它们的差异。
参考图18，栅电极GE可以包括：第一栅电极GE1，位于与第一有源区AR1的高度相同的高度处；以及第二栅电极GE2，位于与第二有源区AR2的高度相同的高度处。第二层间介电层120可以使第一栅电极GE1和第二栅电极GE2在第三方向D3上彼此分离。
第一栅电极GE1可以包括：围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的第一部分PO1、第二部分PO2、第三部分PO3和第四部分PO4。第二栅电极GE2可以包括：围绕第四半导体图案SP4、第五半导体图案SP5和第六半导体图案SP6的第五部分PO5、第六部分PO6和第七部分PO7。
可以在第一栅电极GE1的相对端设置第一栅极切割图案CT1。可以在第二栅电极GE2的相对端设置第二栅极切割图案CT2。第一栅极切割图案CT1在第一方向D1上的长度可以小于第二栅极切割图案CT2在第一方向D1上的长度。
第一栅电极GE1还可以包括焊盘部PAD。第一栅电极GE1的焊盘部PAD可以不与第二栅电极GE2竖直地交叠。当在平面图中查看时，第一栅电极GE1的焊盘部PAD可以从第二栅电极GE2水平偏移。
第一栅极接触部GC1可以设置在焊盘部PAD的顶表面上，焊盘部包括在第一栅电极GE1中。第一栅电极GE1可以通过第一栅极接触部GC1电连接到第四布线MI4。第二栅极接触部GC2可以设置在第二栅电极GE2的顶表面上。第二栅电极GE2可以通过第二栅极接触部GC2电连接到第三布线MI3。
参考图19，可以从衬底100的底表面去除输电网络PDN。第一电力线POR1和第二电力线POR2可以设置在第一金属层M1中。
第一有源接触部AC1可以通过第一上通孔UVI1连接到第二电力线POR2。第一上通孔UVI1可以设置在第一有源接触部AC1的第二电力线POR2和焊盘部PAD之间。第一上通孔UVI1可以与第二有源接触部AC2的侧壁间隔开。
第二有源接触部AC2可以通过第二上通孔UVI2连接到第一电力线POR1。第二上通孔UVI2可以设置在第二有源接触部AC2的第一电力线POR1和焊盘部PAD之间。
根据本发明构思的三维半导体器件可以被配置为使得PMOSFET区和NMOSFET区不是二维水平设置的，而是三维竖直堆叠的，其可以导致逻辑单元的单元高度的减小。因此有可能提高器件的集成度。此外，根据本发明构思，第一有源接触部和第二有源接触部可以彼此偏移地设置，并且电力线可以不设置在后端工序(BEOL)层中，而是设置在前端工序(FEOL)层下方。因此，可以获得路由自由度。
当在本说明书中与数值相结合地使用术语“约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“一般地”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状被修饰为“大约”还是“基本上”，应理解，这些数值和形状应解释为包括在所述数值或形状附近的制造或操作公差(例如，±10％)。
尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下可以在其中进行形式和细节的变化。因此，上述公开的实施例应被认为是说明性的而非限制性的。

Claims (20)

1.一种三维半导体器件，包括：
衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；
第一有源接触部，在所述第一源/漏图案上；
第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；
第二有源接触部，在所述第二源/漏图案上；
栅电极，从所述第一沟道图案向所述第二沟道图案竖直地延伸；
第一电力线和第二电力线，在所述第一有源区下方；以及
第一金属层，在所述栅电极和所述第二有源接触部上，
所述第一有源接触部包括：
第一连接部，与所述第一源/漏图案连接；以及
第一焊盘部，从所述第一连接部水平地延伸，
所述第二有源接触部包括：
第二连接部，与所述第二源/漏图案连接；以及
第二焊盘部，从所述第二连接部水平地延伸，
所述第一焊盘部从所述第二有源接触部水平地偏移，
所述第二焊盘部从所述第一有源接触部水平地偏移，
所述第一焊盘部通过第一通孔电连接到所述第一金属层中的第一布线和所述第一电力线之一，并且
所述第二焊盘部通过第二通孔电连接到所述第一金属层中的第二布线和所述第二电力线之一。
2.根据权利要求1所述的三维半导体器件，其中，所述第一连接部和所述第二连接部彼此竖直地交叠。
3.根据权利要求2所述的三维半导体器件，其中，
所述第一源/漏图案与所述第一连接部竖直地交叠，并且
所述第二源/漏图案与所述第二连接部竖直地交叠。
4.根据权利要求1所述的三维半导体器件，其中，
所述第一通孔与所述第一布线电连接，并且
所述第一通孔与所述第二有源接触部的侧壁间隔开。
5.根据权利要求1所述的三维半导体器件，其中，
所述第二通孔与所述第二电力线电连接，并且
所述第二通孔与所述第一有源接触部的侧壁间隔开。
6.根据权利要求1所述的三维半导体器件，其中，
所述第一有源区是PMOSFET区和NMOSFET区之一，并且
所述第二有源区是PMOSFET区和NMOSFET区中的另一个。
7.根据权利要求1所述的三维半导体器件，还包括：
第一栅极切割图案和第二栅极切割图案，在所述栅电极的相对端，
其中，所述第一栅极切割图案和所述第二栅极切割图案与所述第一电力线和所述第二电力线竖直地交叠。
8.根据权利要求1所述的三维半导体器件，还包括：
输电网络，在所述衬底的底表面上；以及
多个贯通孔，将所述第一电力线和所述第二电力线电连接到所述输电网络。
9.根据权利要求1所述的三维半导体器件，其中，
所述第一通孔的至少一部分与所述第一布线竖直地交叠，并且
所述第二通孔的至少一部分与所述第二布线竖直地交叠。
10.根据权利要求1所述的三维半导体器件，其中，
所述第一有源接触部还包括：第三焊盘部，与所述第一焊盘部相对地设置，
所述第三焊盘部从所述第二有源接触部水平地偏移，并且
所述第三焊盘部通过第三通孔电连接到所述第一金属层中的第三布线。
11.一种三维半导体器件，包括：
衬底上的第一有源区，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；
第一有源接触部，在所述第一源/漏图案上；
第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；
第二有源接触部，在所述第二源/漏图案上，所述第二有源接触部包括与所述第一有源接触部竖直交叠的第一部分以及不与所述第一有源接触部竖直交叠的第二部分；
栅电极，从所述第一沟道图案向所述第二沟道图案竖直延伸；
电力线，在所述第一有源区下方；
第一金属层，在所述栅电极和所述第二有源接触部上；以及
下通孔，在所述第二部分的底表面上，所述下通孔将所述第二部分电连接到所述电力线，所述下通孔与所述第一有源接触部的侧壁间隔开。
12.根据权利要求11所述的三维半导体器件，其中，
所述第一有源区是PMOSFET区和NMOSFET区之一，并且
所述第二有源区是PMOSFET区和NMOSFET区中的另一个。
13.根据权利要求11所述的三维半导体器件，还包括：
上通孔，在所述第一有源接触部上，所述上通孔将所述第一有源接触部电连接到所述第一金属层的布线，
其中，所述第一有源接触部包括：
第三部分，与所述第二有源接触部竖直地交叠；以及
第四部分，不与所述第二有源接触部竖直地交叠，
其中，所述上通孔在所述第四部分的顶表面上，并且
其中，所述上通孔与所述第二有源接触部的侧壁间隔开。
14.根据权利要求13所述的三维半导体器件，其中，所述下通孔和所述上通孔跨所述第一源/漏图案和所述第二源/漏图案彼此相对。
15.根据权利要求11所述的三维半导体器件，还包括：
器件隔离层，在所述衬底与所述第一有源区之间，
其中，所述电力线被掩埋在所述器件隔离层中。
16.一种三维半导体器件，包括：
衬底上的器件隔离层；
第一电力线和第二电力线，被掩埋在所述器件隔离层中；
第一有源区，在所述器件隔离层上，所述第一有源区包括第一源/漏图案和与所述第一源/漏图案连接的第一沟道图案；
第一有源接触部，在所述第一源/漏图案上；
第二有源区，在所述第一有源区和所述第一有源接触部上，所述第二有源区包括第二源/漏图案和与所述第二源/漏图案连接的第二沟道图案；
第二有源接触部，在所述第二源/漏图案上；
栅电极，从所述第一沟道图案向所述第二沟道图案竖直地延伸；
第一栅极切割图案和第二栅极切割图案，在所述栅电极的相对端；以及
第一金属层，在所述栅电极和所述第二有源接触部上，
其中，所述第一栅极切割图案和所述第二栅极切割图案与所述第一电力线和所述第二电力线竖直地交叠。
17.根据权利要求16所述的三维半导体器件，其中，所述第一电力线与所述第二电力线之间的间距是逻辑单元的单元高度。
18.根据权利要求16所述的三维半导体器件，其中，
所述第一有源接触部和所述第二有源接触部相对于彼此偏移，并且
所述第一有源接触部的至少一部分与所述第二有源接触部的至少一部分竖直地交叠。
19.根据权利要求16所述的三维半导体器件，其中，
所述第一有源接触部通过第一通孔电连接到所述第一金属层中的第一布线和所述第一电力线之一，
所述第二有源接触部通过第二通孔电连接到所述第一金属层中的第二布线和所述第二电力线之一，
所述栅电极通过栅极接触部电连接到所述第一金属层中的第三布线。
20.根据权利要求16所述的三维半导体器件，还包括：
输电网络，在所述衬底的底表面上；以及
多个贯通孔，将所述第一电力线和所述第二电力线电连接到所述输电网络。
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