CN115856565A - 集成电路及其测试方法和系统 - Google Patents

集成电路及其测试方法和系统 Download PDF

Info

Publication number
CN115856565A
CN115856565A CN202210822013.1A CN202210822013A CN115856565A CN 115856565 A CN115856565 A CN 115856565A CN 202210822013 A CN202210822013 A CN 202210822013A CN 115856565 A CN115856565 A CN 115856565A
Authority
CN
China
Prior art keywords
circuit
test
integrated circuit
voltage
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210822013.1A
Other languages
English (en)
Inventor
赖昱安
陈建宏
谢正祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115856565A publication Critical patent/CN115856565A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0416—Connectors, terminals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Environmental & Geological Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的实施例提供了一种集成电路包括基于一种或多种III‑V族化合物材料形成的第一电路，第一电路被配置为以第一电压范围工作。该集成电路包括同样基于一种或多种III‑V族化合物材料形成的第二电路，第二电路可操作地连接至第一电路并且被配置为以第二电压范围工作，其中，第二电压范围显著高于第一电压范围。集成电路包括连接至第一电路的一组第一测试端子。该集成电路包括连接至第二电路的一组第二测试端子。分别施加至一组第一测试端子和一组第二测试端子的测试信号彼此独立。本发明的实施例还提供了用于测试集成电路的方法和系统。

Description

集成电路及其测试方法和系统
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其测试方法和系统。
背景技术
在过去的几十年中，硅基电子器件(例如，金属氧化物半导体场效应晶体管(MOSFET))已经相当成功，并且代表了范围从几十瓦到几百瓦甚至几千瓦的电源应用(例如，AC/DC电源，DC/DC电源和电机控制)的当前标准。这种硅基电子器件在诸如导通电阻RDS(ON)、额定电压、开关速度、封装和其他属性等关键参数方面不断得到改进。然而，这些硅基电子器件的改进速度已经趋于平稳，因为它们的性能现在接近由这些材料和工艺的底层基础物理特性所决定的理论极限。
发明内容
本发明的一个方面提供了一种集成电路，包括：第一电路，基于一种或多种III-V族化合物材料形成，被配置为以第一电压范围工作；第二电路，同样基于所述一种或多种III-V族化合物材料形成，可操作地连接至所述第一电路且被配置为以第二电压范围工作，其中，所述第二电压范围显著高于所述第一电压范围；一组第一测试端子，与所述第一电路连接；以及一组第二测试端子，与所述第二电路连接；其中，分别施加至所述一组第一测试端子和所述一组第二测试端子的测试信号彼此独立。
本发明的另一个方面提供了一种用于测试集成电路的方法，包括：提供集成电路，所述集成电路包括可操作地彼此连接的第一电路和第二电路，其中，所述第一电路至少包括以第一电压范围工作的第一晶体管，并且所述第二电路至少包括以第二电压范围工作的第二晶体管，并且所述第二电压范围显著高于所述第一电压范围；通过所述集成电路的多个第一测试端子，将多个第一测试信号施加至所述第一晶体管；以及通过所述集成电路的多个第二测试端子，将多个第二测试信号施加至所述第二晶体管；其中，独立于所述多个第二测试信号配置所述多个第一测试信号。
本发明的又一个方面提供了一种用于测试集成电路的测试系统，包括：信号发生器，被配置为：通过集成电路的多个第一测试端子将多个第一测试信号施加至所述集成电路的第一晶体管，其中，所述第一晶体管包括氮化镓并且被配置为以第一电压范围工作；和通过所述集成电路的多个第二测试端子将多个第二测试信号施加至所述集成电路的第二晶体管，其中，所述第二晶体管包括氮化镓并且被配置为以第二电压范围工作，所述第二电压范围比所述第一电压范围显著更高；以及控制器，可操作地连接至所述信号发生器并且被配置为确定独立于所述多个第二测试信号的所述多个第一测试信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了根据一些实施例的基于GaN的集成电路的框图。
图2示出了根据一些实施例的图1的基于GaN的集成电路的详细框图。
图3、图4、图5、图6、图7和图8示出了根据一些实施例的图1的基于GaN的集成电路的各种基于GaN的部件的实例截面图。
图9、图10和图11示出了根据一些实施例的图1的基于GaN的集成电路的各种基于GaN的电路的实例电路图。
图12示出了根据一些实施例的用于测试图1的基于GaN的集成电路的实例方法的流程图。
图13、图14、图15、图16、图17和图18示出了根据一些实施例的由图12的方法应用的各种测试信号。
图19示出了根据一些实施例的用于测试基于GaN的集成电路的测试系统的框图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个部件或部件与另一个(或另一些)部件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或工作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地做出相应的解释。
III族－V族(或III-V族)半导体化合物材料通常被认为是硅的替代材料之一，因为它们与硅相比具有卓越的材料特性。例如，氮化镓(GaN)基材料已在各种电子和/或光电应用中得到广泛研究。GaN基材料通常是指氮化镓(GaN)及其合金，诸如，氮化铝镓(AlGaN)、氮化铟镓(InGaN)和氮化铝铟镓(AlInGaN)。特别是，GaN基材料是一种宽带隙半导体，与其他半导体(如硅或砷化镓)相比，能够在更高的温度下保持其电气性能。与硅相比，GaN基材料还具有更高的载流子饱和速度。此外，GaN基材料具有纤锌矿晶体结构，是一种硬质材料，具有高导热性，并且具有比其他常规半导体(诸如硅、锗和砷化镓)高得多的熔点。因此，GaN基材料可用于高电压和高功率应用。
通常，只有高压器件由GaN基材料形成，而低压器件仍然可以由硅形成。这种混合集成有时会引起不利影响，例如增加制造成本/复杂性、额外消耗衬底面积(real estate)、相对较大的寄生电感等。随着半导体加工技术的进步，已采用单片(monolithically)集成均基于相同GaN基材料的高压器件和低压器件，有时称为基于GaN的集成电路。例如，基于GaN的集成电路可以包括以相对高的电压范围工作的多个电路(例如，控制电路、驱动器、保护电路等)和以相对低的电压范围工作的多个电路(例如，功率晶体管)，它们中的每个都可以包括形成为其有源部件之一(例如，晶体管沟道)的至少一种GaN基材料。
尽管基于GaN的光电和电子器件具有巨大的商业重要性，但是这些器件的质量和可靠性通常受到器件的一个或多个半导体层中相对高的缺陷水平的影响。例如，此类缺陷可能源于：(1)基于GaN的半导体层与非GaN衬底(如硅、蓝宝石或碳化硅)的晶格失配；(2)外延过生长层的聚结前缘(coalescence front)；(3)热膨胀失配；(4)杂质；(5)倾斜边界。缺陷的存在对外延生长层具有有害影响。这种影响包括损害电子/光电器件性能。
为了克服这些缺陷，已经提出了需要复杂、繁琐的制造工艺以降低缺陷的集中度和/或影响的技术。尽管已经提出了大量基于GaN的晶体的常规生长方法，但仍然存在局限性。例如，传统技术只能在制造完整的基于GaN的集成电路之前检测、测试、筛选或以其他方式识别此类缺陷。尽管已经提出了一些技术来识别高压器件中的某些缺陷，但这些技术无法识别低压器件侧的任何缺陷，并且有时会在测试高压器件时对低压器件造成额外的损坏。例如，现有的基于GaN的集成电路通常具有彼此连接在一起的低压电路和高压电路的对应电源，这可能固有地导致至少上述不利影响。也就是说，没有在电路级别上提出有效和高效的技术来检测、测试、筛选或以其他方式识别基于GaN的集成电路中的那些“材料级别”缺陷。
本公开提供基于GaN的集成电路的各个实施例，允许在电路级上检测基于GaN的集成电路的低压电路和高压电路中的任何一个中的缺陷。在各个实施例中，如本文所公开的，基于GaN的集成电路包括连接至低压电路和高压电路中的每一个的相应数量的测试端子(焊盘或引脚)。根据各个实施例，遍布在不同高/低压电路的这些测试端子可以彼此电隔离或以其他方式可操作地隔离。通过这种方式，可以共同或单独识别高压电路和低压电路中存在的缺陷或故障。例如，本公开提供了利用这些测试端子的方法的各个实施例以共同识别可能存在于高压和低压电路两者中的外延缺陷、单独识别可能存在于高压电路中的表面缺陷、单独识别可以存在于高压电路的栅极至源极的结中的缺陷同时大幅抑制来自低压电路的泄漏电流，并且分别识别低压和高压电路中的每一个的故障。
图1示出了根据各个实施例的基于GaN的集成电路100的框图。应该理解，图1的框图为了说明的目的而被简化。因此，基于GaN的集成电路100可以包括其他各种(例如，功能)块中的任何一个，同时保持在本公开的范围内。
如以下将讨论的，基于GaN的集成电路100包括GaN基材料，诸如，例如氮化镓(GaN)及其合金，诸如氮化铝镓(AlGaN)、氮化铟镓(InGaN)和氮化铝铟镓(AlInGaN)形成的多个部件。这些部件的实例包括但不限于晶体管、电阻器、电容器、二极管等。这种GaN基材料可以外延生长在用作基于GaN的集成电路100的衬底的非GaN基材料(例如硅、蓝宝石和/或碳化硅)上。基于GaN的集成电路100可以实现为单个片上系统(SoC)架构或多SoC架构。因此，基于GaN的集成电路100可以形成在单个衬底上或多个衬底上。
如图所示，基于GaN的集成电路100包括至少一个高压电路(或电路)110和至少一个低压电路(或电路)160。在各个实施例中，高压电路110和低压电路110电压电路160可操作地彼此连接。高压电路110和低压电路160中的每一个都包括多个基于GaN的部件。因此，高压电路110和低压电路160有时可以被称为单片集成在基于GaN的集成电路100中，这种集成电路100例如可以用作全GaN功率集成电路(例如，电源变流机)。
在各个实施例中，高压电路110的各部件可以在比低压电路160的部件可以工作的电压范围显著高的电压范围下工作。例如，高压电路110的部件可以在超过40伏的电压范围(例如，600伏左右的电压)下维持工作，而低压电路160的部件可以在高达12伏的电压范围内维持工作。然而，应当理解，高压电路110和低压电路160的相应部件可以在其他各种电压范围中的任何一个下工作，同时保持在本公开的范围内。
在各个实施例中，基于GaN的集成电路100还包括多个(测试)端子102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9、102-10、102-11和102-12。端子102-1至端子102-12可操作地(例如，电)彼此隔离。此外，端子102-1至端子102-5和端子102-10至端子102-12可操作地连接至低压电路160，并且端子102-6、102-8和102-9可操作地连接至高压电路110，同时端子102-7连接至基于GaN的集成电路100的一个或多个衬底。在各组端子对应地连接至高压电路110和低压电路160的情况下，高压电路110和/或低压电路160的各种缺陷可以被高效且有效地识别，这将在下面更详细地讨论。在各个实施例中，端子102-1至端子102-12中的每一个通过多个互连结构(例如，金属线、金属通孔等)电连接至基于GaN的集成电路100的一个或多个凸块结构(例如，焊球、铜凸块、铜柱或其他连接元件)，以及电连接至基于GaN的集成电路100的基于GaN的部件(例如，晶体管、电容器、电阻器、二极管等)的电极。
根据各个实施例，参考图2，基于GaN的集成电路100的进一步详细框图被示为代表性实例。应该理解，图2的框图为了说明的目的而被简化。因此，高压电路110和低压电路160中的每一个可以包括其他各种(例如，功能性)块或部件中的任何一个，同时保持在本公开的范围内。如图所示，高压电路110包括多个功率晶体管210(例如，彼此串联连接)；低压电路160包括静电放电(ESD)保护电路260、控制电路262和驱动电路264。
在高压侧，功率晶体管210具有分别连接至端子102-9、102-6和102-8的栅极(G)、源极(S)和漏极(D)。在低压侧，ESD保护电路可连接至端子102-1、102-2、102-3、102-4；控制电路262可以连接至端子102-1、102-2和102-12(以及通过ESD保护电路260连接至端子102-4)；驱动电路264连接至端子102-5、102-10、102-11。根据各个实施例，端子102-1至端子102-12中的每一个可以实现为基于GaN的集成电路100的引脚。
在各个实施例中，ESD保护电路260可以防止ESD事件发生至(或损坏)连接电路，例如控制电路262。端子102-2(其可以用作输入/基于GaN的集成电路100的输出(I/O)引脚)和端子102-4可以分别用作ESD保护电路260的高侧和低侧。例如，端子102-2和102-4可以分别防止ESD脉冲连接至控制电路262。端子102-3可以作为探测端子连接至ESD保护电路260的一个或多个内部节点以测试ESD保护电路260是否能正常工作。可选择形成端子102-3。可以通过端子102-2接收一个或多个输入信号且通过端子103-12接收电源电压的控制电路262可以向驱动电路264提供一个或多个控制信号。端子102-1可以作为探测端子连接至控制电路262的一个或多个内部节点，以测试控制电路262是否能够正常工作。端子102-11可以连接至驱动电路264的输入端子，这可以提供功能信号(例如，功能电压)以测试驱动电路264。端子102-10和端子102-5可以提供不同的电源分别向驱动电路264施加电压。端子102-9可以连接至功率晶体管210的输入端子，这可以向功率晶体管210提供功能信号(例如，功能电压)。端子102-8和102-6可以分别向功率晶体管210提供不同的电源电压。可以实现为开关或线性调节器的功率晶体管210可以通过基于GaN的集成电路100的I/O引脚(未示出)对基于GaN的集成电路100的负载充电。
根据各个实施例，图3、图4、图5、图6、图7和图8分别示出了各种实例性的基于GaN的部件300、400、500、600、700和800，它们可以被实现为构成基于GaN的集成电路100的高压电路110和低压电路160中的至少一个。基于GaN的部件300至800均包括用作其有源元件(例如，晶体管的有源沟道)的基于GaN的材料(例如，GaN、AlGaN、InGaN、AlInGaN等)中的至少一种。此外，基于GaN的部件300至800可以形成在集成电路100的相同或不同的非GaN基衬底(例如硅)上。这样，基于GaN的部件300至800中的每一个都具有一个或多个外延生长在非GaN基衬底上的GaN基材料，这可能具有一些上述存在于GaN基材料层中或不同基于GaN的层的界面处的缺陷。
应当理解，仅出于说明性目的提供图3－图8中所示的示意性截面图，但并不旨在限制本公开的范围。因此，基于GaN的集成电路100可以包括其他各种基于GaN和/或非基于GaN的部件中的任何一个，同时保持在本公开的范围内。
首先参考图3，部件300可以实现为可以在高压电路110中使用的功率晶体管。在一些实施例中，部件300可以是具有高电流密度、高击穿电压(HEMT承受高栅极和/或漏极电压而不被损坏和/或表现出不规则电流行为的能力)和低导通电阻的高电子迁移率晶体管(HEMT)，这允许部件300在约40伏至约650伏的电压范围下维持工作。因此，部件300在下文中被称为“功率HEMT 300”。下面将讨论的二维电子气(2DEG)通常用作这种HEMT中的电荷载流子。
如图3的截面图所示，功率HEMT 300包括衬底310、衬底310上方的过渡结构320、过渡结构320上方的缓冲层330、缓冲层330上方的沟道层340，以及在沟道层340上方的有源层350。功率HEMT 300可选地包括在衬底310与沟道层340之间的阻挡结构360。功率HEMT 300还包括位于沟道层340上方的源电极372和漏电极374，以及位于有源层350上方的栅电极380。在一些实施例中，源电极372和漏极374形成在有源层350上方。
衬底310包括碳化硅(SiC)衬底、蓝宝石衬底或硅(Si)衬底。在至少一个实施例中，衬底310包括Si(111)晶圆以提供与上覆层(例如本文所述的GaN层)的最佳晶格失配。
过渡结构320包括衬底310上方的成核层322。成核层322具有适合于缩小衬底310与上覆层(诸如本文所述的GaN层)之间的晶格失配和/或TEC失配的晶格结构和/或热膨胀系数(TEC)。在一些实施例中，成核层322包括氮化铝(AlN)。在一些实施例中，成核层322具有70至300纳米(nm)的厚度。在一些实施例中，成核层322被省略。
在省略成核层322的一个或多个实施例中，过渡结构320还包括在成核层322上方或在衬底310上方的过渡层324。过渡层324还促进成核层322(或衬底310)与上覆层(例如本文所述的GaN层)之间的晶格结构和TEC的逐渐变化。在一些实施例中，过渡层324包括渐变的铝－镓氮化物(AlxGa(1-x)N，x是铝－镓组份中的铝含量比，0<x<1)层。在一些实施例中，渐变的氮化铝镓层包括从邻近衬底310的底层到邻近缓冲层330的顶层的多个层，每个层具有降低的比率x。在至少一个实施例中，渐变的氮化铝镓层具有三层，底层的x比率在0.7-0.9范围内，中间层的x比率在0.4-0.6范围内，顶层的x比率在0.15-0.3范围内。在一些实施例中，渐变氮化铝镓层不是具有多个具有不同x比率的层，而是具有连续渐变的比率x。在一些实施例中，过渡层324具有500nm至1050nm的厚度。在一些实施例中，省略了过渡层324。
缓冲层330限定了用于增加功率HEMT 300的击穿电压(例如，高达约650伏)的高电阻率层。在一些实施例中，缓冲层330包括一个或多个III-V族化合物层。III-V族化合物层的实例包括但不限于GaN、AlGaN、InGaN和InAlGaN。在一些实施例中，缓冲层330包括掺杂剂以实现预定的高电阻率。在至少一个实施例中，掺杂剂是p型掺杂剂。在至少一个实施例中，缓冲层330包括掺杂有p型掺杂剂的GaN。p型掺杂剂的实例包括但不限于C、Fe、Mg和Zn。在至少一个实施例中，缓冲层330中p型掺杂剂的浓度大于或等于约5×1018离子/cm3。在至少一个实施例中，缓冲层330具有500nm至2000nm的厚度。
沟道层340具有比缓冲层330低的电阻率，从而用于改进功率HEMT300的电流性能。在一些实施例中，沟道层340包括一个或多个III-V族化合物层。III-V族化合物层的实例包括但不限于GaN、AlGaN、InGaN和InAlGaN。在至少一个实施例中，III-V族化合物层的一个或多个被掺杂。在一个或多个实施例中，沟道层340包括交替布置的p型掺杂和n型掺杂的III-V族化合物层。在至少一个实施例中，沟道层340包括p型掺杂的GaN层。p型掺杂的GaN层中的p型掺杂剂的实例包括但不限于C、Fe、Mg和Zn。在至少一个实施例中，沟道层340中的p型掺杂剂的浓度低于缓冲层330中的浓度。例如，沟道层340中的p型掺杂剂的浓度低于或等于至1×1017离子/cm3。在至少一个实施例中，沟道层340具有200nm至500nm的厚度。
有源层350包括一个或多个III-V族化合物层，它们在组份上与沟道层340的III-V族化合物层不同。在一些实施例中，有源层350包括AlN、AlyGa(1-y)N(其中y是铝含量比，0<y<1)或它们的组合。有源层350被配置为使二维电子气(2DEG)沿沟道层340与有源层350之间的界面341在沟道层340中形成。在具有两种不同半导体材料的有源层350与沟道层340之间形成异质结。在有源层350与沟道层340之间存在带隙不连续性。由有源层350中的压电效应产生的电子落入沟道层340，并且因此产生具有高迁移率导电电子的薄层343，即，2DEG，位于沟道层340中且邻接于沟道层340与有源层350之间的界面341。2DEG中的电子是沟道层340中的电荷载流子。在一些实施例中，当向栅电极380施加足够的电压时，调整从漏电极374经过沟道层340流至源电极372的电流(即，漏极电流)是可能的。
2DEG在形成沟道层340与有源层350之间的异质结的不同III-V族化合物材料的界面341处自然产生。由于自然产生的2DEG，功率HEMT 300在没有向栅电极380施加电压的情况下是导电的，即，在一些实施例中，即，半导体器件300是常开器件(有时称为耗尽模式)。
在一些实施例中，可以将功率HEMT 300转换为常关器件(有时称为增强模式)。例如，栅电极380包括栅极结构，此栅极结构被配置为耗尽在其下方的2DEG，即，耗尽电极380下方的区域344中的2DEG，而在(i)栅电极380分别与(ii)源电极372和漏电极374之间的区域345、346中留下2DEG。在至少一个实施例中，电极380的栅极结构包括有源层350上方的p掺杂层，以及p掺杂层上方的n掺杂层。p掺杂层和/或n掺杂层的实例材料包括但不限于GaN、AlGaN、InGaN和InAlGaN。p型掺杂剂的实例包括但不限于碳、铁、镁和锌。n型掺杂剂的实例包括但不限于硅和氧。在至少一个实施例中，省略了n掺杂层。
可选的阻挡结构360包括第一阻挡层362和第二阻挡层364中的至少一个。第一阻挡层362形成在过渡结构320与缓冲层330之间。第一阻挡层362被配置阻挡衬底310的材料向缓冲层330的扩散。第二阻挡层364形成在缓冲层330与沟道层340之间。第二阻挡层364被配置为阻挡p型掺杂剂从缓冲层330进入沟道层340的扩散。
接下来参考图4，部件400可以实现为可以在低压电路160中使用的HEMT。此外，部件400可以在增强模式下工作。因此，部件400在下文中被称为“E-HEMT 400”。E-HEMT 400与电源HEMT 300基本相似，但配置为在相对低的电压范围内工作，例如，在约6伏至约12伏(或高达40伏)的范围内。因此，E-HEMT 400的元件将简要描述如下。
如图4的截面图所示，E-HEMT 400包括衬底410、衬底410上方的缓冲层430、缓冲层430上方的沟道层440和沟道层440上方的有源层450。E-HEMT 400还包括在沟道层440上方的源电极472和漏电极474，以及在有源层450上方的栅电极480。在一些实施例中，源电极472和漏电极474形成在有源层450上方。元件410、430、440、450、472、474和480分别与图3的元件310、330、340、350、372、374和380基本相似，除了栅电极480还包括位于有源层450与金属接触件490之间的p掺杂层或n掺杂层(例如，GaN)492之外。
接下来参考图5，部件500可实施为可用于低压电路160中的HEMT。此外，部件500可在耗尽模式下工作。因此，部件500在下文中被称为“D-HEMT 500”。D-HEMT 500与电源HEMT300基本相似，但被配置为在相对低的电压范围内工作，例如，在约6伏至约12伏(或高达40伏)的范围内。因此，D-HEMT 500的元件将简要描述如下。
如图5的截面图所示，D-HEMT 500包括衬底510、衬底510上方的缓冲层530、缓冲层530上方的沟道层540和沟道层540上方的有源层550。D-HEMT 500还包括在沟道层540上方的源电极572和漏电极574，以及在有源层550上方的栅电极580。在一些实施例中，在有源层550上方形成源电极572和漏电极574。元件510、530、540、550、572、574和580分别基本上类似于图3的元件310、330、340、350、372、374和380。
接下来参考图6，部件600可以实现为可用于高压电路110和/或低压电路160的HEMT结构。部件600与功率HEMT 300基本相似，但配置为用作两端子器件，例如电阻器。因此，部件600在下文中被称为“HEMT电阻器600”，并且HEMT电阻器600的元件将简要描述如下。
如图6的截面图所示，HEMT电阻器600包括衬底610、衬底610上方的缓冲层630、缓冲层630上方的沟道层640和沟道层640上方的有源层650。HEMT电阻器600还包括位于沟道层640上方的第一电极672和第二电极674，它们可以分别作为HEMT电阻器600的两端子。在一些实施例中，第一电极672和第二电极674形成在有源层650上方。元件610、630、640、650、672和674分别基本上类似于图3的元件310、330、340、350、372和374。
除了这样的基于GaN的电阻器(例如，600)，基于GaN的集成电路100还可以包括不是由GaN基材料形成的多个其他类型的电阻器。例如，基于GaN的集成电路100可以包括由硅铬(SiCr)形成的薄膜电阻器。通常，这种薄膜电阻器具有形成在设置在那些HEMT结构之上的介电层中的SiCr薄膜。SiCr薄膜的两端子分别与作为薄膜电阻的两端子的两个接触件/电极连接。
接下来参考图7，部件700可以实现为可用于高压电路110和/或低压电路160的HEMT结构。部件700与功率HEMT 300基本相似，但被配置为作为例如电容器的两端子器件工作。因此，部件700在下文中被称为“HEMT电容器700”，并且HEMT电容器700的部件将简要描述如下。
如图7的截面图所示，HEMT电容器700包括衬底710、衬底710上方的缓冲层730、缓冲层730上方的沟道层740和沟道层740上方的有源层750。HEMT电容器700还包括沟道层740上方的源电极772和漏电极774，以及有源层750上方的栅电极780。在一些实施例中，源电极772和漏电极774形成在有源层750上方。源电极772和漏电极774可以短接在一起，同时源电极772和漏电极774用作HEMT电容器700的第一端子，栅电极780用作HEMT电容器700的第二端子。元件710、730、740、750、772、774和780分别基本上类似于图3的部件310、330、340、350、372、374和380。
除了这种基于GaN的电容器(例如，700)，基于GaN的集成电路100还可以包括不是由GaN基材料形成的许多其他类型的电容器。例如，基于GaN的集成电路100可以包括设置在那些HEMT结构上方的金属－绝缘体－金属(MIM)电容器。通常，MIM电容器包括第一互连(例如，金属)结构和第二互连(例如，金属)结构，介电层介于两者之间。第一互连结构和第二互连结构可以分别作为MIM电容的两端子。
接下来参考图8，部件800可以实现为可用于高压电路110和/或低压电路160中的HEMT结构。部件800基本上类似于功率HEMT 300，但配置为作为例如二极管的两端子器件工作。因此，部件800在下文中被称为“HEMT二极管800”，并且HEMT二极管800的部件将被简要描述如下。
如图8的截面图所示，HEMT二极管800包括衬底810、衬底810上方的缓冲层830、缓冲层830上方的沟道层840和沟道层840上方的有源层850。HEMT二极管800还包括在沟道层840上方的源电极872和漏电极874，以及有源层850上方栅电极880。在一些实施例中，源电极872和漏电极874形成在有源层850上方。源电极872和栅电极880可以短接在一起，同时源电极872和栅电极880共同用作HEMT二极管800的第一端子(例如，阳极)，而漏电极874用作HEMT二极管800的第二端子(例如，阴极)。元件810、830、840、850、872、874和880分别基本上类似于图3的元件310、330、340、350、372、374和380。
图9、图10和图11分别示出了根据各个实施例的基于GaN的集成电路100的低压电路160中的ESD保护电路260、控制电路262和驱动电路264的实例电路图900、1000和1100。应当理解，图9－图11中所示的电路图只是为了说明的目的而提供的，并不旨在限制本公开的范围。因此，低压电路160的每个电路可以被实施为各种其他电路布置中的任何一个，同时保持在本公开的范围内。
在图9的实例电路图900中，ESD保护电路260可以包括多个串联连接的基于GaN的栅－源短接的晶体管902、基于GaN或基于非GaN的电阻器904和基于GaN的分流晶体管906。在一些实施例中，ESD保护电路260的高侧可操作地(例如，电气地)连接在端子102-2与下一级(例如，控制电路262)的电路之间，并且ESD保护电路260的低侧可操作地(例如，电气地)连接至端子102-4。
在图10的实例电路图1000中，控制电路262可以包括多个基于GaN的晶体管1002和1004，如图所示，它们可操作地(例如，电气地)彼此连接，并且还在第一电源电压(例如，VDD)与第二个电源电压(例如，VSS)之间。晶体管1002可以具有第一导电类型(例如p型)或第一工作模式(例如，耗尽模式)，并且晶体管1004可以具有第二导电类型(例如n型)或第二工作模式(例如，增强模式)，这样将控制电路262形成为互补逻辑电路。然而，应当理解，控制电路262可以构造为电阻－晶体管逻辑电路(其中，例如，p型晶体管由HEMT电阻器形成，n型晶体管由p-GaN门控(p-GaN gated)HEMT形成)，同时保持在本公开的范围内。在一些实施例中，可以分别通过端子102-12和102-4接收第一电源电压和第二电源电压。在一些实施例中，控制电路262可以具有连接至端子102-2(其可以接收命令信号)的输入端子，以及连接至下一级中的电路(例如，驱动电路264)的输出端子。控制电路262例如可以向驱动电路264输出时钟信号。
在图11的实例电路图1100中，驱动电路264可以包括多个基于GaN的晶体管1102和1104，如图所示，它们可操作地(例如，电气地)彼此连接，并且还在第一电源电压(例如，VDD)与第二个电源电压(例如，VSS)之间。晶体管1102可以具有第一导电类型(例如，p型)或第一工作模式(例如，耗尽模式)，并且晶体管1104可以具有第二导电类型(例如n型)或第二工作模式(例如，增强模式)，这样将驱动电路264形成为互补逻辑电路。然而，应当理解，驱动电路264可以构造为电阻－晶体管逻辑电路(其中，例如，p型晶体管由HEMT电阻器形成，n型晶体管由p-GaN门控HEMT形成)，同时保持在本公开的范围内。在一些实施例中，可以分别通过端子102-10和102-5接收第一电源电压和第二电源电压。驱动电路264还可以包括一个或多个GaN基或非GaN基的电容器1106。在一些实施例中，驱动电路264可以具有连接至控制电路262的输入端子和连接至下一级中电路(例如，功率晶体管210)的输出端子。驱动电路264可以向功率晶体管210提供栅极(gate)信号。
现在参考图12，描绘的是根据各个实施例用于识别所公开的基于GaN的集成电路100的各种缺陷的实例方法1200的流程图。如本文所公开的，基于GaN的集成电路100包括多个分隔的端子(例如，102-1至102-12)，从而实现方法1200在电路级别上检测、测试、筛选或以其他方式识别基于GaN的集成电路100的各种(例如，生长)缺陷的操作。因此，图12的以下讨论将结合上面的一些图(例如，图2的基于GaN的集成电路100)进行。方法1200的所示实施例仅仅是实例。因此，应当理解，在保持在本公开的范围内的同时，可以省略、重新排序和/或添加多种操作的任何一个。
简而言之，方法1200以提供包括至少一个高压电路和至少一个低压电路的基于GaN的集成电路的操作1202开始。高压电路和低压电路可操作地彼此连接。此外，高压电路包括以第一电压范围工作的多个第一基于GaN的部件，以及低压电路包括以第二电压范围工作的多个第二基于GaN的部件，其中，第一电压范围明显高于第二电压范围。接下来，方法1200进行到操作1204，通过连接至高压电路的集成电路的多个第一测试端子，向高压电路施加多个第一测试信号。与操作1204同时或单独地，方法1200进行到操作1206，通过连接至低压电路的集成电路的多个第二测试端子，向低压电路施加多个第二测试信号。在各个实施例中，独立于第二测试信号配置第一测试信号。
图13示出了根据各个实施例的被分别施加至高压电路110和低压电路160以识别外延缺陷的一组第一测试信号和一组第二测试信号。这种外延缺陷可以存在于高压电路110和低压电路160的任何基于GaN的部件中。例如，这种外延缺陷可以是遍布整个衬底的一个或多个基于GaN的层中的全局缺陷(例如，由于螺旋位错、晶界、应变等)。使用图3的部件300(功率晶体管210的实现)作为代表性实例，这样的外延缺陷可以存在于层322至层350中的任何层中，或者它们与相邻各层的对应界面中。
如图所示，通过端子102-6至端子102-9施加至高压电路110的第一测试信号，以及通过端子102-1至端子102-5和端子102-10至端子102-12施加至低压电路160的第二测试信号都被配置在相对高的电压电平(例如，在高压电路110的工作电压范围内)，除了连接至衬底的端子102-7与接地电压相连。由于除了衬底端子102-7之外的所有端子都连接至如此高的应力电压，响应于检测到这些端子中的任何一个处的突然电压降，可以识别任何外延缺陷。这是因为这种全局外延缺陷通常会在基于GaN的部件(例如，HEMT)中引起额外的泄漏。此外，由于端子102-6与端子102-4或端子102-5可操作地隔离且端子102-9专门连接至功率晶体管210的栅极，可以有利地防止对其他电路的栅极的损坏(由于连接)。
图14示出了根据各个不同实施例的被分别施加至高压电路110和低压电路160以识别表面晶体缺陷的另一组第一测试信号和另一组第二测试信号。这种表面晶体缺陷可以存在于高压电路110的任何基于GaN的部件中。例如，这种表面晶体缺陷可以是沿着功率晶体管210的一个或多个基于GaN的层的顶表面的局部缺陷(例如，由于污染、不规则生长等)。使用图3的部件300(功率晶体管210的实施方式)作为代表性实例，这种表面晶体缺陷可以沿着顶部存在层322至层350中任一个的表面出现。
如图所示，通过端子102-6、102-8和102-9施加至高压电路110的第一测试信号是接地电压、第一电压扫描(例如，从0伏至650伏)和第二次电压扫描(例如，从0伏至6伏)；并且通过端子102-1至端子102-5和端子102-10至端子102-12施加至低压电路160的第二测试信号均配置为浮动电压，同时连接至衬底的端子102-7与接地电压相连。在功率晶体管210形成为n型的实例中，施加至端子102-9的信号可以从6伏扫描至0伏(从导通至截止功率晶体管210)，同时施加至端子102-8的信号也从0伏扫描至650伏。具体而言，当导通功率晶体管210时，其导通电阻预计较小。然而，当存在表面晶体缺陷时，这样小的导通电阻可能会不规则地变大。另一方面，当截止功率晶体管210时，其漏极可以承受的电压电平预计会很大。然而，当存在会干扰电场沿基于GaN的层分布的表面晶体缺陷时，功率晶体管210的漏极处的耐压可能不规则地变小。此外，由于连接至低压电路110的端子(102-1至102-5和102-10至102-12)与连接至高压电路160的端子(102-6至102-9)可操作地隔离并且浮置，可以有利地防止对低压电路110的损坏。
图15示出了根据各个实施例的分别施加至高压电路110和低压电路160以识别出存在于集成电路100的HEMT的栅极中的缺陷的另一组第一测试信号和另一组第二测试信号。这样的栅极缺陷可以是功率晶体管210的栅极周围的局部缺陷(例如，由于污染、不规则生长等)。使用图3的部件300(功率晶体管210的实现)作为代表性实例，这样的栅极缺陷可以存在于栅电极380与有源层350的界面处，或者存在于有源层350中。
如图所示，通过端子102-6、102-8和102-9施加至高压电路110的第一测试信号分别是显著高于0伏(例如，约8伏)的第一电压、接近于0伏(例如，约0.1伏)的第二电压和接地电压；并且通过端子102-1至端子102-5和端子102-10至端子102-12施加至低压电路160的第二测试信号均被配置为浮动电压，同时连接至衬底的端子102-7与接地电压相连。在功率晶体管210形成为n型的实例中，施加至端子102-6(源极)的信号显著高于施加至端子102-9(栅极)的信号，这仍然可以识别是否在源极与栅极之间存在泄漏(例如，由于栅极缺陷)，同时防止低压电路160被损坏。更具体地，在连接至低压电路110的端子(102-1至102-5和102-10至102-12)与连接至功率晶体管210的栅极的端子(102-9)可操作地隔离并且是浮置的情况下，如果存在泄漏电流，则泄漏电流只能从端子102-6传导至端子102-9。或者说，这种漏电流远离低压电路160。
图16示出了根据各个实施例的分别施加至高压电路110和低压电路160以识别集成电路100的低压电路160的ESD保护电路260的故障的又一组第一测试信号和又一组第二测试信号。
如图所示，通过端子102-6、102-8和102-9施加至高压电路110的第一测试信号均被配置为浮动电压；通过端子102-3和102-4施加至ESD保护电路260的第二测试信号分别是功能信号(例如功能电压)和接地电压，并且通过端子102-1至102-2、102-5以及102-10至102-12施加至低压电路160的其他电路的第二测试信号均被配置为浮动电压，同时连接至衬底的端子102-7与接地电压相连。在一些实施例中，功能信号(通过端子102-3接收)可以包括与ESD保护电路260的功能相对应的各种信号中的任何一种。例如，功能信号可以用作ESD保护电路260的激励信号，因此，当ESD保护电路260接收到这样的激励信号时，ESD保护电路260可以例如在它的输出端子或内部节点处提供相应的响应。通过检查响应信号，可以确定ESD保护电路260本身是否按预期工作。实例性功能信号可以包括脉冲电压、波信号等。通过使低压电路160的电路的对应测试端子可用，可以单独测试低压电路160的每个电路，并且可以有效地识别整个集成电路100的任何故障的根本原因。
图17示出了根据各个实施例的分别施加至高压电路110和低压电路160以识别集成电路100的低压电路160的控制电路262的故障的又一组第一测试信号和又一组第二测试信号。
如图所示，通过端子102-6、102-8和102-9施加至高压电路110的第一测试信号均被配置为浮动电压；通过端子102-2、102-4和102-12施加至控制电路262的第二测试信号分别是功能信号(例如，功能电压)、接地电压和电源电压(例如，根据控制电路262的设计，约为6伏)，并且通过端子102-1至端子102-3、端子102-5和端子102-10至端子102-11施加至低压电路160的其他电路的第二测试信号均配置为浮动电压，同时连接至衬底的端子102-7与接地电压相连。在一些实施例中，功能信号(通过端子102-2接收)可以包括与控制电路262的功能相对应的各种信号中的任何一种。例如，功能信号可以用作控制电路262的激励信号，因此当控制电路262接收到这样的激励信号时，控制电路262可以例如在它的输出端子或内部节点处提供相应的响应。通过检查响应信号，可以确定控制电路262本身是否按预期工作。实例性功能信号可以包括脉冲电压、波信号等。通过使低压电路160的电路的对应测试端子可用，可以单独测试低压电路160的每个电路，并且可以有效地识别整个集成电路100的任何故障的根本原因。
图18示出了根据各个实施例的分别施加至高压电路110和低压电路160以识别集成电路100的低压电路160的驱动电路264的故障的又一组第一测试信号和又一组第二测试信号。
如图所示，通过端子102-6、102-8和102-9施加至高压电路110的第一测试信号都被配置为浮动电压；通过端子102-11、102-5和102-10施加至驱动电路264的第二测试信号分别是功能信号(例如，功能电压)、接地电压和电源电压(例如，约6伏，取决于驱动电路264的设计)，并且通过端子102-1至102-4和102-12施加至低压电路160的其他电路的第二测试信号都配置为浮动电压，同时连接至衬底端子的102-7与接地电压相连。在一些实施例中，功能信号(通过端子102-11接收)可以包括与驱动电路264的功能相对应的各种信号中的任何一种。例如，功能信号可以用作驱动电路264的激励信号，所以当驱动电路264接收到这样的激励信号时，驱动电路264可以例如在其输出端子或在内部节点处提供相应的响应。通过检查响应信号，可以确定控制电路262本身是否按预期工作。实例性功能信号可以包括脉冲电压、波信号等。通过使低压电路160的电路的对应测试端子可用，可以单独测试低压电路160的每个电路，并且可以有效地识别整个集成电路100的任何故障的根本原因。
图19示出了根据各个实施例的可以识别基于GaN的集成电路的各种缺陷和/或故障的测试系统1900的简化框图。这样的待测的基于GaN的集成电路可以至少包括单片集成在一起的低压电路和高压电路。此外，该基于GaN的集成电路的高压电路和低压电路具有相应数量的可操作隔离的测试端子，这允许测试系统1900独立地配置低压电路和高压电路的测试信号。
如图所示，测试系统1900至少包括可操作地彼此连接的控制器1910和信号发生器1920。尽管被示为单独的块，但是信号发生器1920可以集成到控制器1910中，同时保持在本公开的范围内。在各个实施例中，控制器1910可以确定分别用于放置在支撑件1960上的待测试的基于GaN的集成电路1950的低压电路和高压电路的第一组测试信号和第二组测试信号。由于基于GaN的集成电路1950的高压电路和低压电路具有它们彼此隔离的对应测试端子(例如，基于GaN的集成电路100)，控制器1910可以独立地配置第一组测试信号和第二组测试信号。在配置第一组和第二组测试信号时，信号发生器1920可以将那些测试信号施加至基于GaN的集成电路1950以识别基于GaN的集成电路1950的缺陷和/或故障。
测试系统1900还可以包括被配置为支撑探针1940的探针卡1930。在操作中，移动探针卡1930直到探针1940与基于GaN的集成电路1950的特定位置接触。移动由图19中的垂直箭头指示。可以使用诸如显微镜或具有放大倍率的视觉显示器件的对准器件在X和Y方向上移动晶圆，以便将探针1940放置在例如基于GaN的集成电路1950的一个或多个测试端子上。在探针1940被放置为与测试端子电接触之后，如上所述的第一组和第二组测试信号可以施加至基于GaN的集成电路1950，以识别其缺陷和/或故障。尽管未示出，但测试系统1900可以包括多个(例如，电压和/或电流)监视器，以监测基于GaN的集成电路1950在被施加了那些测试信号之后的响应。监视器可以通过与施加测试信号的测试端子相同或不同的端子与基于GaN的集成电路1950电接触。
在本公开的一个方面，公开了一种集成电路。该集成电路包括基于一种或多种III-V族化合物材料形成的第一电路，被配置为以第一电压范围工作。该集成电路包括同样基于一种或多种III-V族化合物材料形成的第二电路，第二电路可操作地连接至第一电路并且被配置为以第二电压范围工作，其中第二电压范围显著高于第一个电压范围。集成电路包括连接至第一电路的一组第一测试端子。该集成电路包括连接至第二电路的一组第二测试端子。分别施加至一组第一测试端子和一组第二测试端子的测试信号彼此独立。
在一些实施例中，所述一种或多种III-V族化合物材料包括氮化镓。
在一些实施例中，所述一组第一测试端子分别可操作地连接至所述第一电路的多个第一晶体管中的至少一个晶体管的栅极、漏极和源极，并且所述一组第二测试端子分别可操作地连接至所述第二电路的多个第二晶体管中的至少一个晶体管的栅极、漏极和源极。
在一些实施例中，分别施加至所述一组第一测试端子的所述测试信号包括第一信号、第二信号和第三信号，所述第一信号、所述第二信号和所述第三信号均是所述第二电压范围内的第一固定电压，并且分别施加至所述一组第二测试端子的所述测试信号包括第四信号、第五信号和第六信号，所述第四信号、所述第五信号和所述第六信号分别为所述第二电压范围内的第二固定电压。
在一些实施例中，施加至所述一组第一测试端子和所述一组第二测试端子的所述测试信号被配置为识别所述第一电路和所述第二电路中的至少一个电路的外延缺陷。
在一些实施例中，分别施加至所述一组第一测试端子的所述测试信号包括均为浮动电压的第七信号、第八信号和第九信号，并且分别施加至所述一组第二测试端子的所述测试信号包括第十信号、第十一信号和第十二信号，所述第十信号、所述第十一信号和所述第十二信号分别为第一电压扫描、第二电压扫描和接地电压。
在一些实施例中，施加至所述一组第一测试端子和所述一组第二测试端子的所述测试信号被配置为识别所述第二电路的表面晶体缺陷。
在一些实施例中，分别施加至所述一组第一测试端子的所述测试信号包括均为浮动电压的第十三信号、第十四信号和第十五信号，并且分别施加至所述一组第二测试端子的所述测试信号包括第十六信号、第十七信号和第十八信号，所述第十六信号、所述第十七信号和所述第十八信号是接地电压、第三固定电压和第四固定电压，其中，所述第四固定电压显著高于所述接地电压。
在一些实施例中，施加至所述一组第一测试端子和所述一组第二测试端子的所述测试信号被配置为测试所述第二电路的所述第二晶体管中的至少一个晶体管的所述栅极。
在一些实施例中，分别施加至所述一组第一测试端子的所述测试信号包括第十九信号、第二十信号、第二十一信号，所述第十九信号、所述第二十信号、所述第二十一信号是功能电压、第五固定电压和接地电压，并且分别施加至所述一组第二测试端子的所述测试信号包括均为浮动电压的第二十二信号、第二十三信号和第二十四信号。
在一些实施例中，施加至所述一组第一测试端子和所述一组第二测试端子的所述测试信号被配置为测试所述第一电路的功能。
在本公开的另一方面，公开了一种用于测试集成电路的方法。该方法包括提供一种集成电路，该集成电路包括可操作地彼此连接的第一电路和第二电路。第一电路至少包括以第一电压范围工作的第一晶体管和第二电路至少包括以第二电压范围工作的第二晶体管。第二电压范围明显高于第一电压范围。该方法包括通过集成电路的多个第一测试端子将多个第一测试信号施加至第一晶体管。该方法包括通过集成电路的多个第二测试端子向第二晶体管施加多个第二测试信号。独立于多个第二测试信号配置多个第一测试信号。
在一些实施例中，所述第一晶体管和所述第二晶体管中的每一个均包括形成在一种或多种III-V族化合物材料中的有源沟道。
在一些实施例中，该方法还包括：将所述多个第一测试信号和所述多个第二测试信号全部作为所述第二电压范围内的固定电压施加以识别所述第一电路和所述第二电路中的至少一个电路的外延缺陷。
在一些实施例中，该方法还包括：将所述多个第一测试信号作为浮动电压施加并且将所述多个第二测试信号分别作为第一电压扫描、第二电压扫描和接地电压施加，以识别所述第二电路的表面晶体缺陷。
在一些实施例中，该方法还包括：将所述多个第一测试信号作为浮动电压施加并且将所述多个第二测试信号分别作为接地电压、接近接地电压和显著高于所述接地电压的固定电压施加，以测试所述第二晶体管的栅极。
在一些实施例中，该方法还包括：施加分别作为功能电压、电源电压和接地电压的所述多个第一测试信号，以及施加均作为浮动电压的所述多个第二测试信号，以测试所述第一电路的功能。
在一些实施例中，所述多个第一测试端子和所述多个第二测试端子可操作地彼此隔离。
在本公开的又一方面，公开了一种测试系统。该测试系统包括信号发生器，被配置为：通过集成电路的多个第一测试端子向集成电路的第一晶体管施加多个第一测试信号，其中第一晶体管包括氮化镓并且被配置为以第一电压范围工作；并且通过集成电路的多个第二测试端子将多个第二测试信号施加至集成电路的第二晶体管，其中第二晶体管包括氮化镓并且被配置为以明显高于第一电压范围的第二电压范围工作。测试系统包括控制器，该控制器可操作地连接至信号发生器并且被配置为独立于多个第二测试信号确定多个第一测试信号。
在一些实施例中，所述多个第一测试端子和所述多个第二测试端子可操作地彼此隔离。
如本文所用，术语“约”和“大约”通常是指所述值的正负10％。例如，约0.5将包括0.45和0.55，约10将包括9到11，约1000将包括900到1100。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种集成电路，包括：
第一电路，基于一种或多种III-V族化合物材料形成，被配置为以第一电压范围工作；
第二电路，同样基于所述一种或多种III-V族化合物材料形成，可操作地连接至所述第一电路且被配置为以第二电压范围工作，其中，所述第二电压范围显著高于所述第一电压范围；
一组第一测试端子，与所述第一电路连接；以及
一组第二测试端子，与所述第二电路连接；
其中，分别施加至所述一组第一测试端子和所述一组第二测试端子的测试信号彼此独立。
2.根据权利要求1所述的集成电路，其中，所述一种或多种III-V族化合物材料包括氮化镓。
3.根据权利要求1所述的集成电路，其中，所述一组第一测试端子分别可操作地连接至所述第一电路的多个第一晶体管中的至少一个晶体管的栅极、漏极和源极，并且所述一组第二测试端子分别可操作地连接至所述第二电路的多个第二晶体管中的至少一个晶体管的栅极、漏极和源极。
4.根据权利要求3所述的集成电路，其中，分别施加至所述一组第一测试端子的所述测试信号包括第一信号、第二信号和第三信号，所述第一信号、所述第二信号和所述第三信号均是所述第二电压范围内的第一固定电压，并且分别施加至所述一组第二测试端子的所述测试信号包括第四信号、第五信号和第六信号，所述第四信号、所述第五信号和所述第六信号分别为所述第二电压范围内的第二固定电压。
5.根据权利要求4所述的集成电路，其中，施加至所述一组第一测试端子和所述一组第二测试端子的所述测试信号被配置为识别所述第一电路和所述第二电路中的至少一个电路的外延缺陷。
6.一种用于测试集成电路的方法，包括：
提供集成电路，所述集成电路包括可操作地彼此连接的第一电路和第二电路，其中，所述第一电路至少包括以第一电压范围工作的第一晶体管，并且所述第二电路至少包括以第二电压范围工作的第二晶体管，并且所述第二电压范围显著高于所述第一电压范围；
通过所述集成电路的多个第一测试端子，将多个第一测试信号施加至所述第一晶体管；以及
通过所述集成电路的多个第二测试端子，将多个第二测试信号施加至所述第二晶体管；
其中，独立于所述多个第二测试信号配置所述多个第一测试信号。
7.根据权利要求6所述的方法，其中，所述第一晶体管和所述第二晶体管中的每一个均包括形成在一种或多种III-V族化合物材料中的有源沟道。
8.根据权利要求6所述的方法，还包括：将所述多个第一测试信号和所述多个第二测试信号全部作为所述第二电压范围内的固定电压施加以识别所述第一电路和所述第二电路中的至少一个电路的外延缺陷。
9.一种用于测试集成电路的测试系统，包括：
信号发生器，被配置为：
通过集成电路的多个第一测试端子将多个第一测试信号施加至所述集成电路的第一晶体管，其中，所述第一晶体管包括氮化镓并且被配置为以第一电压范围工作；和
通过所述集成电路的多个第二测试端子将多个第二测试信号施加至所述集成电路的第二晶体管，其中，所述第二晶体管包括氮化镓并且被配置为以第二电压范围工作，所述第二电压范围比所述第一电压范围显著更高；以及
控制器，可操作地连接至所述信号发生器并且被配置为确定独立于所述多个第二测试信号的所述多个第一测试信号。
10.根据权利要求9所述的测试系统，其中，所述多个第一测试端子和所述多个第二测试端子可操作地彼此隔离。
CN202210822013.1A 2021-12-29 2022-07-12 集成电路及其测试方法和系统 Pending CN115856565A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163294505P 2021-12-29 2021-12-29
US63/294,505 2021-12-29
US17/737,717 US11852675B2 (en) 2021-12-29 2022-05-05 Gallium nitride-based devices and methods of testing thereof
US17/737,717 2022-05-05

Publications (1)

Publication Number Publication Date
CN115856565A true CN115856565A (zh) 2023-03-28

Family

ID=85660298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210822013.1A Pending CN115856565A (zh) 2021-12-29 2022-07-12 集成电路及其测试方法和系统

Country Status (5)

Country Link
US (2) US11852675B2 (zh)
JP (1) JP7489449B2 (zh)
KR (1) KR20230101674A (zh)
CN (1) CN115856565A (zh)
DE (1) DE102022129064A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116338413A (zh) * 2023-05-30 2023-06-27 之江实验室 晶上系统的测试方法及测试装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3520804B2 (ja) 1999-04-23 2004-04-19 株式会社デンソー 半導体装置の試験方法
JP2007188931A (ja) 2006-01-11 2007-07-26 Toshiba Corp 半導体装置
JP2015021798A (ja) 2013-07-17 2015-02-02 トヨタ自動車株式会社 半導体試験装置
JP2017026505A (ja) 2015-07-24 2017-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11480606B2 (en) 2016-06-14 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. In-line device electrical property estimating method and test structure of the same
US10670641B2 (en) 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof
US11088138B2 (en) 2017-11-29 2021-08-10 The Industry & Academic Cooperation In Chungnam National University (Iac) Semiconductor device for testing characteristics of transistors and method for testing semiconductor device
US11682676B2 (en) 2018-10-31 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and circuits with dual threshold voltage transistors and methods of fabricating the same
US10948537B2 (en) 2019-01-18 2021-03-16 Allegro Microsystems, Llc Sensor integrated circuit load current monitoring circuitry and associated methods
US10886245B2 (en) 2019-05-30 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure, 3DIC structure and method of fabricating the same
US11069695B2 (en) 2019-05-31 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Floating gate test structure for embedded memory device
US11293974B2 (en) 2019-09-27 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for semiconductor device testing
US11079428B2 (en) * 2019-12-13 2021-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Test circuit and method
US11194004B2 (en) 2020-02-12 2021-12-07 Allegro Microsystems, Llc Diagnostic circuits and methods for sensor test circuits
WO2021250984A1 (ja) 2020-06-08 2021-12-16 浜松ホトニクス株式会社 半導体検査方法及び半導体検査装置
KR20230001806A (ko) * 2021-06-29 2023-01-05 삼성전자주식회사 테스트 소자 그룹 및 이를 포함하는 테스트 장치
US11698409B2 (en) * 2021-07-22 2023-07-11 Changxin Memory Technologies, Inc. Test method and system for testing connectivity of semiconductor structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116338413A (zh) * 2023-05-30 2023-06-27 之江实验室 晶上系统的测试方法及测试装置
CN116338413B (zh) * 2023-05-30 2023-08-04 之江实验室 晶上系统的测试方法及测试装置

Also Published As

Publication number Publication date
US20230204655A1 (en) 2023-06-29
JP2023098848A (ja) 2023-07-11
US20240085472A1 (en) 2024-03-14
US11852675B2 (en) 2023-12-26
JP7489449B2 (ja) 2024-05-23
KR20230101674A (ko) 2023-07-06
TW202344858A (zh) 2023-11-16
DE102022129064A1 (de) 2023-06-29

Similar Documents

Publication Publication Date Title
US9502398B2 (en) Composite device with integrated diode
USRE45989E1 (en) Semiconductor device and method for driving the same
US9281388B2 (en) Composite semiconductor device with a SOI substrate having an integrated diode
CN104347698B (zh) 半导体装置
US20150041864A1 (en) Semiconductor diodes with low reverse bias currents
US11398470B2 (en) Electrostatic protection circuit and electronic device
CN103918069A (zh) 具有增加可靠性的高功率半导体电子部件
US20240085472A1 (en) Gallium nitride-based devices and methods of testing thereof
CN103681657A (zh) 异质结化合物半导体保护夹及其形成方法
US20150116025A1 (en) Switching Circuit
De Santi et al. Review of dynamic effects and reliability of depletion and enhancement GaN HEMTs for power switching applications
US9343588B2 (en) Normally-off semiconductor switches and normally-off JFETs
Tazzoli et al. ESD robustness of AlGaN/GaN HEMT devices
US20130341682A1 (en) Nitride semiconductor device
TWI839052B (zh) 測試系統、積體電路及其測試方法
EP3229277B1 (en) Polarization controlled nitride semiconductor device
Li Reliability and Integration of GaN Power Devices and Circuits on GaN-on-SOI
Wei et al. Substrate effects in GaN-on-Si integrated bridge circuit and proposal of engineered bulk silicon substrate for GaN power ICs
Dammann et al. Reliability of GaN HEMTs with a 100 nm gate length under DC-stress tests
Dammann et al. Reverse bias stress test of GaN HEMTs for high-voltage switching applications
Stoffels et al. Evaluation of novel carrier substrates for high reliability and integrated GaN devices in a 200 mm complementary metal–oxide semiconductor compatible process
US20240088138A1 (en) Semiconductor device
US11955956B2 (en) Semiconductor devices and circuits with increased breakdown voltage
WO2024103247A1 (en) Semiconductor device structure and method of manufacturing the same
WO2024031213A1 (en) Circuitry connecting to battery, regulation circuit and method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination