CN115775584A - 非易失性存储装置、降低其可靠性劣化的方法和测试其的方法 - Google Patents

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Abstract

提供了降低非易失性存储装置的可靠性劣化的方法、非易失性存储装置以及测试非易失性存储装置的方法。在降低非易失性存储装置的可靠性劣化的方法中，提供具有初始阈值电压分布的初始数据被存储在与所述多条字线连接的所述多个存储单元中的所述非易失性存储装置。在执行导致可靠性劣化的第一工艺之前，执行第一写入操作使得具有第一阈值电压分布的第一数据存储到与第一字线连接的存储单元中。所述第一字线具有小于参考值的可靠性劣化程度。在执行所述第一工艺之前，执行第二写入操作使得具有第二阈值电压分布的第二数据存储到与第二字线连接的存储单元中。所述第二字线具有大于或等于所述参考值的可靠性劣化程度。

Description

非易失性存储装置、降低其可靠性劣化的方法和测试其的 方法
相关申请的交叉引用
本申请要求于2021年9月6日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2021-0118285的优先权，通过引用将该韩国专利申请的全部内容并入本文。
技术领域
示例实施例总体上涉及半导体集成电路，并且更具体地涉及降低非易失性存储装置的可靠性劣化的方法、使用降低可靠性劣化的方法的非易失性存储装置、以及使用降低可靠性劣化的方法测试非易失性存储装置的方法。
背景技术
半导体存储装置通常能够根据它们在与电源断开时是否保留所存储的数据而分为两类。这两类包括在断电时丢失所存储的数据的易失性存储装置和在断电时保留所存储的数据的非易失性存储装置。易失性存储装置可以高速执行读取操作和写入操作，而存储在其中的内容可能在断电时丢失。非易失性存储装置即使在断电时也可以保留存储在其中的内容，这意味着它们可以用于存储无论是否被供电都必须被保留的数据。当在使用非易失性存储装置制造完整产品的同时执行特定工艺时，包括在非易失性存储装置中的存储单元可能发生可靠性劣化。
发明内容
本发明构思的至少一个示例实施例提供一种有效地降低和/或防止包括在非易失性存储装置中的存储单元的可靠性劣化的方法。
本发明构思的至少一个示例实施例提供了一种使用降低可靠性劣化的方法的非易失性存储装置。
本发明构思的至少一个示例实施例提供了一种使用降低可靠性劣化的方法来测试非易失性存储装置的方法。
根据本发明构思的至少一些示例实施例，一种降低非易失性存储装置的可靠性劣化的方法，所述非易失性存储装置包括与多条字线连接的多个存储单元，所述方法包括：提供所述非易失性存储装置，在所述非易失性存储装置中具有初始阈值电压分布的初始数据被存储在与所述多条字线连接的所述多个存储单元中；在对所述非易失性存储装置执行第一工艺之前，执行第一写入操作，使得具有第一阈值电压分布的第一数据存储到与第一字线连接的存储单元中，所述第一工艺是导致所述多个存储单元的可靠性劣化的工艺，所述第一阈值电压分布不同于所述初始阈值电压分布，所述第一字线在所述多条字线当中具有小于参考值的可靠性劣化程度；以及在对所述非易失性存储装置执行所述第一工艺之前，执行第二写入操作，使得具有第二阈值电压分布的第二数据存储到与第二字线连接的存储单元中，所述第二阈值电压分布不同于所述第一阈值电压分布，所述第二字线在所述多条字线当中具有大于或等于所述参考值的可靠性劣化程度。
根据本发明构思的至少一些示例实施例，一种非易失性存储装置，包括：存储单元阵列，所述存储单元阵列包括与多条字线连接的多个存储单元；以及控制电路，所述控制电路被配置为控制所述存储单元阵列的操作，其中，所述控制电路被配置为：提供所述非易失性存储装置，在所述非易失性存储装置中具有初始阈值电压分布的初始数据被存储在与所述多条字线连接的所述多个存储单元中；在对所述非易失性存储装置执行第一工艺之前，执行第一写入操作，使得具有第一阈值电压分布的第一数据存储到与第一字线连接的存储单元中，所述第一工艺是导致所述多个存储单元的可靠性劣化的工艺，所述第一阈值电压分布不同于所述初始阈值电压分布，所述第一字线在所述多条字线当中具有小于参考值的可靠性劣化程度；以及在对所述非易失性存储装置执行所述第一工艺之前，执行第二写入操作，使得具有第二阈值电压分布的第二数据存储到与第二字线连接的存储单元中，所述第二阈值电压分布不同于所述第一阈值电压分布，所述第二字线在所述多条字线当中具有大于或等于所述参考值的可靠性劣化程度。
根据本发明构思的至少一些示例实施例，一种测试非易失性存储装置的方法，所述非易失性存储装置包括与多条字线连接的多个存储单元，所述方法包括：提供初始数据被存储在与所述多条字线连接的所述多个存储单元中的所述非易失性存储装置，所述初始数据具有仅包括第一状态的初始阈值电压分布；在对所述非易失性存储装置执行焊料回流工艺之前，执行第一写入操作使得第一数据存储到与所述多条字线当中的第一字线连接的存储单元中，所述焊料回流工艺是向所述非易失性存储装置施加热应力的制造工艺，所述第一数据具有与所述初始阈值电压分布不同并且包括多个状态的第一阈值电压分布，所述第一字线在所述多条字线当中具有小于参考值的可靠性劣化程度；对所述非易失性存储装置执行第一测试操作；在对所述非易失性存储装置执行所述焊料回流工艺之前，执行第二写入操作，使得第二数据存储到与所述多条字线当中的第二字线连接的存储单元中，所述第二数据具有与所述第一阈值电压分布不同并且仅包括第二状态的第二阈值电压分布，所述第二字线在所述多条字线当中具有大于或等于所述参考值的可靠性劣化程度；对所述非易失性存储装置执行所述焊料回流工艺；以及对所述非易失性存储装置执行第二测试操作，其中，所述第一状态和所述第二状态均被包括在所述多个状态中，其中，所述第二数据比所述第一数据对可靠性劣化更鲁棒，并且其中，所述第一测试操作是在所述第二写入操作之前或在所述第二写入操作之后执行的。
在根据本发明构思的至少一些示例实施例的降低非易失性存储装置的可靠性劣化的方法中，根据本发明构思的至少一些示例实施例的非易失性存储装置和测试非易失性存储装置的方法，在对非易失性存储装置执行引起可靠性劣化的工艺之前，可以将对可靠性劣化鲁棒(例如，能够抵抗可靠性劣化)的数据存储到与易受可靠性劣化影响的字线连接的存储单元中。因此，即使之后执行引起可靠性劣化的工艺，也可以降低和/或防止与易受可靠性劣化影响的字线连接的存储单元的可靠性劣化。
附图说明
通过参考附图详细描述本发明构思的示例实施例，本发明构思的示例实施例的上述以及其他特征和优点将变得更加明显。附图旨在描述本发明构思的示例实施例并且不应被解释为限制权利要求的预期范围。除非明确指出，否则附图不应视为按比例绘制。
图1是示出根据本发明构思的至少一些示例实施例的降低非易失性存储装置的可靠性劣化的方法的流程图。
图2是示出根据本发明构思的至少一些示例实施例的非易失性存储装置的框图。
图3是图2的非易失性存储装置中包括的存储单元阵列中包括的存储块的示例的透视图。
图4是示出参考图3描述的存储块的等效电路的电路图。
图5是图3和图4的存储单元阵列中包括的单元区域的示例的俯视图。
图6A、图6B和图6C是用于描述形成在图5的单元区域中的沟道孔的图。
图7是示出图1的降低非易失性存储装置的可靠性劣化的方法的示例的流程图。
图8A、图8B、图8C、图9A、图9B、图9C、图10A和图10B是用于描述图7的操作的图。
图11和图12是示出图1的降低非易失性存储装置的可靠性劣化的方法的其他示例的流程图。
图13是示出图1的降低非易失性存储装置的可靠性劣化的方法的示例的流程图。
图14A和图14B是用于描述图13的操作的图。
图15是示出图1的降低非易失性存储装置的可靠性劣化的方法的示例的流程图。
图16A、图16B和图16C是用于描述图15的操作的图。
图17和图18是示出根据本发明构思的至少一些示例实施例的测试非易失性存储装置的方法的流程图。
图19是根据本发明构思的至少一些示例实施例的非易失性存储装置的截面图。
图20是示出根据本发明构思的至少一些示例实施例的包括非易失性存储装置的电子系统的框图。
图21是根据本发明构思的至少一些示例实施例的包括非易失性存储装置的电子系统的透视图。
具体实施方式
如在本发明构思的领域中传统的那样，从功能块、单元和/或模块的角度来描述实施例以及在附图中示出实施例。本领域技术人员将理解，这些块、单元和/或模块物理上是由诸如以下电子(或光学)电路实现的：逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等，可以使用基于半导体的制造技术或其他制造技术形成上述电子(或光学)电路。在块、单元和/或模块是由微处理器或类似物实现的情况下，可以使用软件(例如，微代码)对它们进行编程以执行本文所讨论的各种功能，并且可以可选地由固件和/或软件驱动它们。或者，块、单元和/或模块中的每一者可以由专用硬件实现，或者被实现为执行某些功能的专用硬件和执行其他功能的处理器(例如，一个或更多个被编程的微处理器和相关联的电路)的组合。此外，在不脱离本发明构思的范围的情况下，实施例中的块、单元和/或模块中的每一者可以物理地分离成两个或更多个相互作用且分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例中的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
图1是示出根据本发明构思的至少一些示例实施例的降低非易失性存储装置的可靠性劣化的方法的流程图。
参考图1，根据本发明构思的至少一些示例实施例的降低可靠性劣化(或恶化)的方法由包括存储单元阵列和控制电路的非易失性存储装置执行。存储单元阵列包括连接到多条字线的多个存储单元。控制电路控制存储单元阵列的操作。将参考图2至图6C详细描述非易失性存储装置的配置。
在根据本发明构思的至少一些示例实施例的降低非易失性存储装置的可靠性劣化的方法中，提供初始数据已经被存储或被写入在与多条字线连接的多个存储单元中的非易失性存储装置(步骤S100)。初始数据具有初始阈值电压分布(或阈值电压的初始分布)。例如，存储有初始数据的非易失性存储装置可以被提供或被推出给打算或想要使用非易失性存储装置的客户(例如，打算或想要制造包括非易失性存储装置的系统(或完整产品或成品)的客户)。
在对非易失性存储装置执行第一工艺之前，对非易失性存储装置执行第一写入操作，使得第一数据存储或写入到与第一字线连接的存储单元中(步骤S200)。第一工艺是为了制造包括非易失性存储装置的完整产品而执行并且导致包括在非易失性存储装置中的多个存储单元的可靠性劣化的制造工艺。第一数据具有不同于初始阈值电压分布的第一阈值电压分布(或阈值电压的第一分布)。在多条字线当中，第一字线是可靠性劣化程度小于(或预期小于)参考值的字线。换言之，第一字线可以表示可靠性劣化量相对小的字线或对可靠性劣化相对鲁棒(robust)(例如，更能抵抗可靠性劣化)的字线。第一字线可以称为强字线。例如，步骤S200可以由客户执行。
在对非易失性存储装置执行第一工艺之前，对非易失性存储装置执行第二写入操作，使得第二数据存储到与第二字线连接的存储单元中(步骤S300)。第二数据具有不同于第一阈值电压分布的第二阈值电压分布(或阈值电压的第二分布)。在多条字线当中，第二字线是可靠性劣化程度大于或等于(或预期大于或等于)参考值的字线。换言之，第二字线可以表示可靠性劣化量相对大的字线或者相对容易受到可靠性劣化影响的字线。第二字线可以称为弱字线。例如，步骤S300可以由客户执行，或者可以由非易失性存储装置自己执行。
在一些示例实施例中，第一工艺可以包括焊料回流工艺(solder reflowprocess)，在该工艺中向非易失性存储装置施加热应力。例如，焊料回流工艺可以包括红外(IR)回流工艺。在执行第一工艺时，非易失性存储装置(或包括非易失性存储装置的芯片)可以附接到诸如印刷电路板(PCB)的基板或与其分离。然而，示例实施例不限于此，并且第一工艺可以包括导致可靠性劣化的各种工艺中的至少一种工艺。
在一些示例实施例中，可以在由打算使用非易失性存储装置的客户执行的测试过程期间执行第一工艺。例如，测试过程可以包括为制造包括非易失性存储装置的系统而执行的工艺内(in-process)测试，并且可以包括各种测试操作系列。在本示例中，步骤S200可以在测试过程开始之前执行，步骤S300可以在测试过程开始之前执行或者可以在测试过程中执行了一些测试操作之后、在第一工艺之前执行。另外，可以在执行步骤S300之后执行剩余的测试操作。
在一些示例实施例中，第一数据可以是用于执行测试过程的数据。为了执行测试过程，需要驱动或操作非易失性存储装置和包括非易失性存储装置的系统，并且第一数据可以是用于驱动或操作非易失性存储装置和系统的数据。例如，第一数据可以包括用于驱动或操作非易失性存储装置和系统的操作系统(OS)，并且第一数据可以称为OS数据。
在一些示例实施例中，第二数据可以是用于降低和/或防止在测试过程期间连接到第二字线的存储单元的可靠性劣化的数据。例如，存储单元的可靠性劣化程度和/或可靠性劣化量可以根据存储在存储单元中的数据的阈值电压分布或模式而变化，并且第二数据可以是相比于第一数据对可靠性劣化更鲁棒(例如，更能抵抗可靠性劣化)的数据。第二数据可以称为硬模式(solid pattern)数据。
在一些示例实施例中，可以根据多条字线在存储块中的布置来定义第一字线和第二字线。将参考图10A和图10B描述第一字线和第二字线的示例布置。
根据本发明构思的至少一些示例实施例，当执行步骤S200时，第一数据可以仅存储到与第一字线连接的存储单元中，或者可以存储到与多条字线连接的所有的多个存储单元中。根据本发明构思的至少一些示例实施例，当执行步骤S300时，第二数据可以仅存储到与第二字线连接的存储单元中，或者可以存储到与多条字线连接的所有的多个存储单元中。根据本发明构思的至少一些示例实施例，可以顺序地执行步骤S200和S300，或者可以基本上同时或并发地执行步骤S200和S300。将参考图7至图16C描述步骤S200和S300的示例操作。
存储单元的可靠性劣化程度和/或可靠性劣化量可以根据存储在存储单元中的数据的阈值电压分布或模式而变化。即使非易失性存储装置是通过存储对可靠性劣化鲁棒(例如，能够抵抗可靠性劣化)的初始数据来提供或推出的，在客户使用和/或测试期间易受可靠性劣化影响的数据也可以被存储到非易失性存储装置中。
在根据本发明构思的至少一些示例实施例的降低非易失性存储装置的可靠性劣化的方法中，在对非易失性存储装置执行导致可靠性劣化的第一工艺之前，可以将对可靠性劣化鲁棒(例如，能够抵抗可靠性劣化)的第二数据存储到与易受可靠性劣化影响的第二字线连接的存储单元中。因此，即使之后执行导致可靠性劣化的第一工艺，也可以基于存储在与第二字线连接的存储单元中的第二数据来降低和/或防止与易受可靠性劣化影响的第二字线连接的存储单元的可靠性劣化。
图2是示出根据本发明构思的至少一些示例实施例的非易失性存储装置的框图。
参考图2，非易失性存储装置100包括存储单元阵列110、地址译码器120、页面缓冲电路130、数据输入/输出(I/O)电路140、电压发生器150和控制电路160。根据本发明构思的至少一些示例实施例，非易失性存储装置100和/或其元件(例如，存储单元阵列110、地址译码器120、页面缓冲电路130、数据输入/输出(I/O)电路140、电压发生器150和/或控制电路160)可以是或包括诸如以下处理电路：包括逻辑电路的硬件；执行软件的硬件/软件组合；或它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、处理器核、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等中的一者或更多者。
存储单元阵列110经由多条串选择线SSL、多条字线WL和多条接地选择线GSL连接到地址译码器120。存储单元阵列110还经由多条位线BL连接到页面缓冲电路130。存储单元阵列110可以包括连接到多条字线WL和多条位线BL的多个存储单元(例如，多个非易失性存储单元)。存储单元阵列110可以被划分为多个存储块BLK1、BLK2、...、BLKz，每个存储块包括存储单元。另外，多个存储块BLK1、BLK2、...、BLKz均可以被划分为多个页面。
在一些示例实施例中，如将参考图3和4描述的，存储单元阵列110可以是三维(3D)存储单元阵列，其以三维结构(或垂直结构)形成在衬底上。在该示例中，存储单元阵列110可以包括垂直定向的多个单元串(例如，多个垂直NAND串)，使得至少一个存储单元位于另一个存储单元之上。
控制电路160从外部(例如，从未示出的存储器控制器)接收命令CMD和地址ADDR，并且基于命令CMD和地址ADDR控制非易失性存储装置100的擦除操作、编程操作和读取操作。擦除操作可以包括执行一系列擦除循环，并且编程操作可以包括执行一系列编程循环。每个编程循环可以包括编程操作和编程验证操作。每个擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
例如，控制电路160可以基于命令CMD，生成用于控制电压发生器150的控制信号CON，并且可以生成用于控制页面缓冲电路130的控制信号PBC，并且可以基于地址ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路160可以将行地址R_ADDR提供给地址译码器120并且可以将列地址C_ADDR提供给数据I/O电路140。
另外，控制电路160可以控制地址译码器120、页面缓冲电路130、数据I/O电路140和电压发生器150，使得非易失性存储装置100执行参考图1描述的根据本发明构思的至少一些示例实施例的降低可靠性劣化的方法。例如，控制电路160可以将初始数据存储到与多条字线WL连接的多个存储单元中从而提供存储初始数据的非易失性存储装置100，可以在执行导致可靠性劣化的第一工艺之前，将第一数据存储到与对可靠性劣化鲁棒(例如，能够抵抗可靠性劣化)的第一字线连接的存储单元中，并且可以在执行该第一工艺之前，将第二数据(SP_DAT)164存储到与易受可靠性劣化影响的第二字线连接的存储单元中。例如，控制电路160可以包括第二字线的地址(WK_ADDR)162以及第二数据164。
地址译码器120可以经由多条串选择线SSL、多条字线WL和多条接地选择线GSL连接到存储单元阵列110。
例如，在数据擦除/写入/读取操作中，地址译码器120可以基于行地址R_ADDR，将多条字线WL中的至少一条字线确定为选定字线，并且可以将多条字线WL中的除选定字线之外的其余或剩余字线确定为未选字线。
另外，在数据擦除/写入/读取操作中，地址译码器120可以基于行地址R_ADDR，将多条串选择线SSL中的至少一条串选择线确定为选定串选择线，并且可以将多条串选择线SSL中的除选定串选择线之外的其余或剩余串选择线确定为未选串选择线。
此外，在数据擦除/写入/读取操作中，地址译码器120可以基于行地址R_ADDR，将多条接地选择线GSL中的至少一条接地选择线确定为选定接地选择线，并且可以将多条接地选择线GSL中的除选定接地选择线之外的其余或剩余接地选择线确定为未选接地选择线。
电压发生器150可以基于功率PWR和控制信号CON生成非易失性存储装置100的操作所需的电压VS。电压VS可以经由地址译码器120施加到多条串选择线SSL、多条字线WL和多条接地选择线GSL。另外，电压发生器150可以基于功率PWR和控制信号CON生成数据擦除操作所需的擦除电压VERS。擦除电压VERS可以直接或经由位线BL施加到存储单元阵列110。
例如，在擦除操作期间，电压发生器150可以经由地址译码器120，将擦除电压VERS施加到存储块(例如，选定存储块)的公共源极线和/或位线BL，并且可以将擦除许可电压(例如，接地电压)施加到存储块的所有字线或部分字线。另外，在擦除验证操作期间，电压发生器150可以经由地址译码器120将擦除验证电压同时施加到存储块的所有字线或逐条地顺序施加到字线。
例如，在编程操作期间，电压发生器150可以经由地址译码器120将编程电压施加到选定字线并且可以将编程通过电压施加到未选字线。另外，在编程验证操作期间，电压发生器150可以经由地址译码器120将编程验证电压施加到选定字线并且可以将验证通过电压施加到未选字线。
另外，在正常读取操作期间，电压发生器150可以经由地址译码器120将读取电压施加到选定字线并且可以将读取通过电压施加到未选字线。在数据恢复读取操作期间，电压发生器150可以经由地址译码器120将读取电压施加到与选定字线相邻的字线并且可以将恢复读取电压施加到选定字线。
页面缓冲电路130可以经由多条位线BL连接到存储单元阵列110。页面缓冲电路130可以包括多个页面缓冲器。在一些示例实施例中，每个页面缓冲器可以连接到一条位线。在其他示例实施例中，每个页面缓冲器可以连接到两条或更多条位线。
页面缓冲电路130可以存储要被编程到存储单元阵列110中的数据DAT，或者可以读取从存储单元阵列110感测到的数据DAT。换言之，页面缓冲电路130可以根据非易失性存储装置100的操作模式用作写入驱动器或的读出放大器。
数据I/O电路140可以经由数据线DL连接到页面缓冲电路130。数据I/O电路140可以基于列地址C_ADDR，经由页面缓冲电路130将来自非易失性存储装置100外部的数据DAT提供给存储单元阵列110，或者可以将来自存储单元阵列110的数据DAT提供到非易失性存储装置100外部。
图3是图2的非易失性存储装置中包括的存储单元阵列中包括的存储块的示例的透视图。
参考图3，存储块BLKi包括以三维结构(或垂直结构)形成在衬底上的多个单元串(例如，多个垂直NAND串)。存储块BLKi包括沿第一方向D1、第二方向D2和第三方向D3延伸的结构。
提供衬底111。例如，衬底111中可以具有第一类型的电荷载流子杂质(例如，第一导电类型)的阱。例如，衬底111可以具有通过注入诸如硼(B)的第3族元素形成的p阱。特别地，衬底111可以具有设置在n阱内的袋p阱(pocket p-well)。根据本发明构思的至少一个示例实施例，衬底111具有p型阱(或p型袋阱)。然而，衬底111的导电类型不限于p型。
沿第二方向D2布置的多个掺杂区域311、312、313和314设置在衬底111中/上。该多个掺杂区域311至314可以具有不同于衬底111的第一类型的第二类型的电荷载流子杂质(例如，第二导电类型)。根据本发明构思的至少一个示例实施例，第一掺杂区域311至第四掺杂区域314可以具有n型。然而，第一掺杂区域311至第四掺杂区域314的导电类型不限于n型。
在衬底111的位于第一掺杂区域311与第二掺杂区域312之间的区域上，沿第三方向D3顺序设置沿第一方向D1延伸的多个绝缘材料112。例如，沿第三方向D3设置以特定距离间隔开的多个绝缘材料112。例如，绝缘材料112可以包括诸如氧化物层的绝缘材料。
在衬底111的位于第一掺杂区域311与第二掺杂区域312之间的区域上沿第一方向Dl顺序设置沿第三方向D3穿透绝缘材料的多个柱状物113。例如，多个柱状物113穿透绝缘材料112以接触衬底111。
在一些示例实施例中，每个柱状物113可以包括多种材料。例如，每个柱状物113的沟道层114可以包括具有第一导电类型的硅材料。例如，每个柱状物113的沟道层114可以包括具有与衬底111相同的导电类型的硅材料。根据本发明构思的至少一个示例实施例，每个柱状物113的沟道层114包括p型硅。然而，每个柱状物113的沟道层114不限于p型硅。
每个柱状物113的内部材料115包括绝缘材料。例如，每个柱状物113的内部材料115可以包括诸如氧化硅的绝缘材料。在一些示例中，每个柱状物113的内部材料115可以包括气隙。如本文所讨论的，术语“气”可以指大气空气或在制造过程中可能存在的其他气体。
在第一掺杂区域311与第二掺杂区域312之间的区域上，沿绝缘材料112、柱状物113和衬底111的暴露表面设置绝缘层116。例如，如图所示，设置在绝缘材料112的表面上的绝缘层116可以介于柱状物113与堆叠的多个第一导电材料211、221、231、241、251、261、271、281和291之间。在一些示例中，无需在对应于接地选择线GSL(例如，211)和串选择线SSL(例如，291)的第一导电材料211至291之间设置绝缘层116。在该示例中，接地选择线GSL是堆叠的第一导电材料层211至291中的最下面的第一导电材料层，而串选择线SSL是堆叠的第一导电材料层211至291中的最上面的第一导电材料层。
在第一掺杂区域311与第二掺杂区域312之间的区域中，多个第一导电材料211至291设置在绝缘层116的表面上。例如，沿第一方向D1延伸的第一导电材料211设置在与衬底111相邻的绝缘材料112与衬底111之间。更详细地，沿第一方向D1延伸的第一导电材料211设置在位于与衬底111相邻的绝缘材料112底部的绝缘层116与衬底111之间。
沿第一方向Dl延伸的第一导电材料设置在位于绝缘材料112当中的特定绝缘材料的顶部的绝缘层116与位于绝缘材料112当中的特定绝缘材料的底部的绝缘层116之间。例如，沿第一方向D1延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且它可以理解为绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可以由导电金属形成。然而，本发明构思的至少一些示例实施例不限于该示例。例如，根据本发明构思的至少一些示例实施例，第一导电材料211至291可以包括诸如多晶硅的导电材料。
与第一掺杂区域311和第二掺杂区域312上的结构相同的结构可以设置在第二掺杂区域312与第三掺杂区域313之间的区域中。在第二掺杂区域312与第三掺杂区域313之间的区域中，设置沿第一方向D1延伸的多个绝缘材料112。并且，提供沿第一方向D1顺序设置并且沿第三方向D3贯穿多个绝缘材料112的多个柱状物113。绝缘层116设置在多个绝缘材料112和多个柱状物113的暴露表面上，并且多个第一导电材料211至291沿第一方向D1延伸。类似地，与第一掺杂区域311和第二掺杂区域312上的结构相同的结构可以设置在第三掺杂区域313与第四掺杂区域314之间的区域中。
多个漏极区域320分别设置在多个柱状物113上。漏极区域320可以包括掺杂有第二类型电荷载流子杂质的硅材料。例如，漏极区域320可以包括掺杂有n型掺杂剂的硅材料。根据本发明构思的至少一个示例实施例，漏极区域320包括n型硅材料。然而，根据本发明构思的至少一些示例实施例，漏极区域320不限于n型硅材料并且可以包括除了n型硅材料之外的材料。
在漏极区域上，设置了沿第二方向D2延伸的多个第二导电材料331、332和333。沿第一方向D1设置以特定距离彼此间隔开的第二导电材料331至333。第二导电材料331至333分别连接到对应区域中的漏极区域320。漏极区域320和沿第二方向D2延伸的第二导电材料333可以通过每个接触插塞连接。例如，每个接触插塞可以是由诸如金属的导电材料形成的导电插塞。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。
在图3的示例中，第一导电材料211至291可以用于形成字线WL、串选择线SSL和接地选择线GSL。例如，第一导电材料221至281可以用于形成字线WL，其中属于同一层的导电材料可以互连。第二导电材料331至333可以用于形成位线BL。第一导电材料211至291的层数可以根据工艺和控制技术不同地改变。
图4是示出参考图3描述的存储块的等效电路的电路图。
图4的存储块BLKi可以以三维结构(或垂直结构)形成在衬底上。例如，包括在存储块BLKi中的多个NAND串可以形成在垂直于衬底的方向上。
参考图4，存储块BLKi可以包括连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个NAND串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33。NAND串NS11至NS33均可以包括串选择晶体管SST、多个存储单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及接地选择晶体管GST。例如，位线BL1至BL3可以对应于图3中的第二导电材料331至333，公共源极线CSL可以通过将图3中的第一掺杂区域311至第四掺杂区314互连来形成。
每个串选择晶体管SST可以连接到对应的串选择线(SSLl、SSL2和SSL3之一)。多个存储单元MC1至MC8可以分别连接到对应的字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。每个接地选择晶体管GST可以连接到对应的接地选择线(GSL1、GSL2和GSL3之一)。每个串选择晶体管SST可以连接到对应的位线(例如，BL1至BL3之一)，并且每个接地选择晶体管GST可以连接到公共源极线CSL。在图4的示例中，一些串选择晶体管SST连接到同一条位线(例如，BL1至BL3之一)，以经由施加到适当的串选择线SSL1至SSL3和接地选择线GSL1至GSL3的选择电压通过适当的选择将对应的NAND串连接到同一条位线。
共同连接到一条位线的单元串可以形成一列，并且连接到一条串选择线的单元串可以形成一行。例如，连接到第一位线BL1的单元串NS11、NS21和NS31可以对应于第一列，并且连接到第一串选择线SSL1的单元串NS11、NS12和NS13可以形成第一行。
具有相同高度的字线(例如，WL1)可以共同连接，并且接地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分开。位于同一半导体层的存储单元共享一条字线。同一行的单元串共享一条串选择线。公共源极线CSL公共地连接到所有的单元串。
在图4中，存储块BLKi被示出为连接到8条字线WL1至WL8和3条位线BL1至BL3，并且NAND串NS11至NS33均被示出为包括8个存储单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，每个存储块可以连接到任何数目的字线和位线，并且每个NAND串可以包括任何数目的存储单元。
三维垂直阵列结构可以包括被垂直定向的垂直NAND串以使得至少一个存储单元位于另一个存储单元之上。至少一个存储单元可以包括电荷俘获层。通过引用将其全部内容并入本文的以下专利文件描述了用于包括三维垂直阵列结构的存储单元阵列的合适配置，其中三维存储阵列被配置为在各层级之间共享字线和/或位线的多个层级：美国专利号No.7,679,133、8,553,466、8,654,587、8,559,235和美国专利公开No.2011/0233648。
尽管基于NAND闪存装置描述了根据本发明构思的至少一些示例实施例的非易失性存储装置中包括的存储单元阵列，但是根据本发明构思的至少一些示例实施例的非易失性存储装置可以是任何非易失性存储装置，例如，相位随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、晶闸管随机存取存储器(TRAM)等。
图5是图3和图4的存储单元阵列中包括的单元区域的示例的俯视图。
参考图5，单元区域CR可以包括多个沟道孔CH。
沟道孔尺寸(例如，沟道孔直径)可以根据单元区域CR内的位置而变化。例如，与第一边缘EDG1和第二边缘EDG2相邻的部分可以具有相对低的周边密度，因此与第一边缘EDG1和第二边缘EDG2相邻的沟道孔CHa可以具有与其他沟道孔CH的直径不同的直径。位于单元区域CR的中央的沟道孔CHb的直径可以大于与第一边缘EDG1和第二边缘EDG2相邻的沟道孔CHa的直径。存储块BLKa可以与第二边缘EDG2相邻，并且可以与第二边缘EDG2间隔开第一距离d1。存储块BLKb可以不与第一边缘EDG1和第二边缘EDG2相邻，可以在单元区域CR的中央，并且可以与第二边缘EDG2间隔开第二距离d2。第二距离d2可以大于第一距离d1。存储块BLKa中包括的沟道孔CHa的第一直径可以小于存储块BLKb中包括的沟道孔CHb的第二直径。
图6A、图6B和图6C是用于描述形成在图5的单元区域中的沟道孔的图。图6A和图6B是沟道孔的示例的俯视图。图6C是沟道孔的示例的截面图。
参考图6A和图6B，包括沟道层114和内部层115的柱状物可以形成在包括在存储块BLKa中的第一沟道孔CHa和包括在存储块BLKb中的第二沟道孔CHb中。第一沟道孔CHa的第一直径Da可以小于第二沟道孔CHb的第二直径Db。
参考图6C，包括沟道层114和内部层115的柱状物可以形成在每个沟道孔CH中。例如，沟道孔CH可以从顶部钻到底部，并且沟道孔CH开始形成的位置(例如，顶部)的直径Dc可以大于沟道孔CH结束形成的位置(例如，底部)的直径Dd。
如上所述，沟道孔的直径可以根据单元区域CR中的位置而变化，并且即使在一个沟道孔内，沟道孔的直径也可以根据第三方向D3而变化。由于沟道孔直径(例如，尺寸)的差异，可能会出现存储单元的特性(或可靠性)的差异。例如，随着沟道孔的直径增加，可靠性劣化量可以降低，或者它可以对可靠性劣化鲁棒(例如，沟道孔的直径越大，存储单元的可靠性劣化量越少或越鲁棒或更能抵抗可靠性劣化)。例如，随着沟道孔的直径减小，可靠性劣化量可以增加，或者它可以易受可靠性劣化的影响(例如，沟道孔的直径越小，可靠性劣化量就越大或越易受可靠性劣化的影响)。
图7是示出图1的降低非易失性存储装置的可靠性劣化的方法的示例的流程图。图8A、图8B、图8C、图9A、图9B、图9C、图10A和图10B是用于描述图7的操作的图。
参考图1、图7、图8A、图8B和图8C，可以提供具有初始阈值电压分布的初始数据被存储在与多条字线连接的多个存储单元中的非易失性存储装置(步骤S100)。图7中的步骤S100可以与图1中的步骤S100基本上相同。
例如，如图8A所示，可以将初始数据INIT_DAT存储在分别连接到多条字线WL11、WL12、WL13和WL14的多个存储单元MC11、MC12、MC13和MC14中，并且可以提供包括存储初始数据INIT_DAT的多个存储单元MC11至MC14的非易失性存储装置。例如，字线WL12和WL14以及与其连接的存储单元MC12和MC14可以易受可靠性劣化的影响，而字线WL11和WL13以及与其连接的存储单元MC11和MC13可以对可靠性劣化鲁棒(例如，能够抵抗可靠性劣化)。例如，连接到一条字线的存储单元可以形成一个页面。例如，字线WL11至WL14和存储单元MC11至MC14可以形成一个存储块。为了方便说明，示出了四条字线和与其连接的存储单元，然而，示例实施例不限于此。
在步骤S200中，可以擦除存储在与多条字线连接的多个存储单元中的初始数据(步骤S210)，并且可以将具有第一阈值电压分布的第一数据存储到与多条字线连接的多个存储单元中(步骤S220)。
例如，如图8B所示，可以擦除存储在多个存储单元MC11到MC14中的初始数据INIT_DAT，并且可以将第一数据OS_DAT存储到多个存储单元MC11至MC14中。换言之，第一数据OS_DAT可以被存储到与一个存储块中的所有字线WL11至WL14连接的所有存储单元MC11至MC14中。
在步骤S300中，可以擦除存储在与多条字线连接的多个存储单元中的第一数据(步骤S310)，并且可以将具有第二阈值电压分布的第二数据存储到与多条字线连接的多个存储单元中(步骤S320)。
例如，如图8C所示，可以擦除存储在多个存储单元MC11至MC14中的第一数据OS_DAT，并且可以将第二数据SP_DAT存储到多个存储单元MC11至MC14中。换言之，第二数据SP_DAT可以被存储到与一个存储块中的所有字线WL11至WL14连接的所有存储单元MC11至MC14中。
在一些示例实施例中，步骤S310中的擦除操作和步骤S320中的存储操作(或编程操作)可以同时(at once)、在同一时间或同时地执行。例如，步骤S310中的擦除操作和步骤S320中的存储操作可以在一个忙碌时段期间执行。
在一些示例实施例中，可以顺序地执行步骤S200中的第一写入操作和步骤S300中的第二写入操作。例如，可以在步骤S200与步骤S300之间(例如，在步骤S220与步骤S310之间)执行使用存储在非易失性存储装置中的第一数据OS_DAT的至少一个测试操作。
在一些示例实施例中，可以在完成步骤S300之后立即执行(例如，在执行步骤S320之后立即执行)第一工艺。另外，在执行第一工艺之后，还可以执行至少一个测试操作。
在一些示例实施例中，执行步骤S310和S320的执行者可以是客户。例如，可以将具有第二阈值电压分布的第二数据SP_DAT提供给客户，并且客户可以使用第二数据SP_DAT执行步骤S310和S320。
参考图9A、图9B和图9C，示出了图8A中的初始数据INIT_DAT的初始阈值电压分布的示例、图8B中的第一数据OS_DAT的第一阈值电压分布的示例、图8C中的第二数据SP_DAT的第二阈值电压分布的示例。图9A示出了初始阈值电压分布，图9B示出了第一阈值电压分布，图9C示出了第二阈值电压分布。
如图9B所示，第一阈值电压分布可以包括多个状态E、P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14和P15。例如，状态E可以表示擦除状态，状态P1至P15可以表示多个编程状态。虽然图9B示出了存储单元是四阶单元(quadruple-level cell，QLC)的示例，但是示例实施例不限于此，并且存储单元可以是诸如三阶单元(triple-level cell，TLC)等的各种类型的存储单元中的一种。
如图9A所示，初始阈值电压分布可以包括第一状态PA。如图9C所示，第二阈值电压分布包括第二状态PB。第一状态PA和第二状态PB中的每一者可以对应于图9B中的多个状态E和P1至P15之一。换言之，初始阈值电压分布和第二阈值电压分布均可以仅包括一个状态。
在存储具有包括多个状态E和P1至P15的第一阈值电压分布的第一数据OS_DAT的存储单元上，可靠性劣化量可以相对大。相比之下，在存储具有包括一个状态PB的第二阈值电压分布的第二数据SP_DAT的存储单元上，可靠性劣化量可以相对小。因此，当在执行第一工艺之前存储具有第二阈值电压分布的第二数据SP_DAT时，即使在执行第一工艺之后也可以满足期望的或者预定的可靠性标准。
在一些示例实施例中，当第二数据SP_DAT被存储在如图8C所示的多个存储单元MC11至MC14中时，包括在存储块中的所有存储单元或所有页面可以被同时编程以具有图9C的第二阈值电压分布。
在一些示例实施例中，图9A的初始阈值电压分布中包括的第一状态PA和图9C的第二阈值电压分布中包括的第二状态PB可以彼此不同。在其他示例实施例中，图9A的初始阈值电压分布中包括的第一状态PA和图9C的第二阈值电压分布中包括的第二状态PB可以基本上彼此相同。例如，第二状态PB可以对应于图9B中的状态P11。然而，示例实施例不限于此，第二状态PB可以根据非易失性存储装置和存储单元的配置和特性来确定，并且可以根据实验示例确定为适合或适用于每个产品。
参考图10A和图10B，示出了步骤S200中的第一字线(例如，对可靠性劣化鲁棒或能够抵抗可靠性劣化的字线)和步骤S300中的第二字线(例如，易受可靠性劣化影响的字线)的布置的示例。图10A和图10B示出了包括在一个存储块中的字线的布置。
在一些示例实施例中，在如图10A所示的俯视图中，第二字线WWL和与其连接的存储单元WMC可以被设置或定位在存储块的边缘，第一字线SWL和与其连接的存储单元SMC可以被设置或定位在存储块的中央。如参考图5、图6A和图6B描述的，与单元区域CR的边缘相邻的沟道孔的直径可以相对小，并且随着沟道孔的直径减小，可靠性劣化量可以增加或者易受可靠性劣化的影响。因此，位于存储块边缘的字线可以被定义为第二字线WWL。换言之，第二字线WWL可以被设置得比第一字线SWL靠近存储块(或存储单元阵列)的边缘。根据至少一些示例实施例，第二字线WWL和存储单元WMC在本说明书中也可以分别称为弱字线WWL和弱存储单元WMC，并且第一字线SWL和存储单元SMC在本说明书中也可以分别称为强字线SWL和强存储单元SMC。
在一些示例实施例中，在如图10B所示的截面图中，第二字线WWL和与其连接的存储单元WMC可以被设置或定位在存储块的下部，第一字线SWL和与其连接的存储单元SMC可以被设置或定位在存储块的中部和上部(例如，被设置或定位在第二字线WWL之上)。如参考图5和图6C描述的，当从顶部开始钻沟道孔时，沟道孔底部的直径可以相对小，并且随着沟道孔的直径减小，可靠性劣化量可以增加或者它可以易受可靠性劣化的影响。因此，位于存储块下部的字线可以被定义为第二字线WWL。换言之，第二字线WWL可以被设置得比第一字线SWL靠近存储块(或存储单元阵列)的下部。尽管未详细示出，但是衬底(例如，图3中的衬底111)可以设置在第二字线WWL下方。
尽管在图10A和图10B中仅将最外面的字线和最下面的字线定义为第二字线WWL，但是示例实施例不限于此，并且可以根据本发明构思的至少一些示例实施例来改变存储块中的第二字线WWL的数目。
图11和图12是示出图1的降低非易失性存储装置的可靠性劣化的方法的其他示例的流程图。将省略与图7重复的描述。
参考图1和图11，步骤S100、S210和S220可以分别与图7中的步骤S100、S210和S220基本上相同。
在步骤S300中，可以接收测试命令(步骤S305)，并且可以基于测试命令执行步骤S310和S320。步骤S310和S320可以分别与图7中的步骤S310和S320基本上相同。
在一些示例实施例中，可以基于测试命令同时执行步骤S310中的擦除操作和步骤S320中的存储操作(或编程操作)。
在一些示例实施例中，测试命令可以由非易失性存储装置的制造商实现和提供。客户可以使用制造商提供的测试命令执行步骤S310和S320。
参考图1和图12，步骤S100、S210、S220、S310和S320可以分别与图7中的步骤S100、S210、S220、S310和S320基本上相同。
在执行了步骤S300之后，并且在对非易失性存储装置执行了第一工艺之后，可以执行第三写入操作，使得具有第一阈值电压分布的第一数据存储到与第一字线连接的存储单元中。例如，可以擦除存储在与多条字线连接的多个存储单元中的第二数据(步骤S410)，并且可以将具有第一阈值电压分布的第一数据存储到与多条字线连接的多个存储单元中(步骤S420)。例如，第一数据OS_DAT可以如图8B所示的那样被存储。
由于在步骤S310和S320中将第二数据SP_DAT存储在与所有字线WL11至WL14连接的所有存储单元MC11至MC14中，因此在执行了第一工艺之后，用于至少一个测试操作的用于驱动非易失性存储装置和系统的第一数据OS_DAT可能不存在。因此，可以通过步骤S410和S420再次存储第一数据OS_DAT，之后可以执行使用第一数据OS_DAT的至少一个测试操作。
图13是示出图1的降低非易失性存储装置的可靠性劣化的方法的示例的流程图。图14A和图14B是用于描述图13的操作的图。将省略与图7、图8A、图8B和图8C重复的描述。
参考图1、图13、图14A和图14B，步骤S100可以与图1和图7中的步骤S100基本上相同。
例如，如图14A所示，可以将初始数据INIT_DAT存储在分别连接到多条字线WL21、WL22、WL23和WL24的多个存储单元MC21、MC22、MC23和MC24中，并且可以提供包括存储初始数据INIT_DAT的多个存储单元MC21至MC24的非易失性存储装置。例如，字线WL22和WL24以及与其连接的存储单元MC22和MC24可以易受可靠性劣化的影响，而字线WL21和WL23以及与其连接的存储单元MC21和MC23可以对可靠性劣化鲁棒或能够抵抗可靠性劣化。
在步骤S200中，可以擦除存储在与多条字线连接的多个存储单元中的初始数据(步骤S210)，并且可以将具有第一阈值电压分布的第一数据存储到多个存储单元当中的与第一字线连接的第一存储单元中(步骤S230)。在步骤S300中，可以将具有第二阈值电压分布的第二数据存储到多个存储单元当中的与第二字线连接的第二存储单元中(步骤S330)。
例如，如图14B所示，可以擦除存储在多个存储单元MC21至MC24中的初始数据INIT_DAT，可以将第一数据OS_DAT存储到存储单元MC21和MC23中，并且可以将第二数据SP_DAT存储到存储单元MC22和MC24中。换言之，第一数据OS_DAT可以仅存储到与对可靠性劣化鲁棒或能够抵抗可靠性劣化的字线WL21和WL23连接的存储单元MC21和MC23中，第二数据SP_DAT可以仅存储到与易受可靠性劣化影响的字线WL22和WL24连接的存储单元MC22和MC24中。
在一些示例实施例中，步骤S200中的第一写入操作和步骤S300中的第二写入操作可以基本上同时执行。例如，步骤S230和S330可以基本上同时执行。
在一些示例实施例中，执行步骤S330的执行者可以是客户。例如，可以将字线WL22和WL24以及存储单元MC22和MC24的地址(例如，图2中的地址162)以及具有第二阈值电压分布的第二数据SP_DAT提供给客户，并且客户可以使用地址162和第二数据SP_DAT执行步骤S330。
在图13的示例中，可以使用存储在存储单元MC21和MC23中的第一数据OS_DAT来执行至少一个测试操作，因此参考图12描述的第三写入操作可以不是必需的。
图15是示出图1的降低非易失性存储装置的可靠性劣化的方法的示例的流程图。图16A、图16B和图16C是用于描述图15的操作的图。将省略与图7、图8A、图8B、图8C、图13、图14A和图14B重复的描述。
参考图1、图15、图16A、图16B和图16C，步骤S100可以与图1和图13中的步骤S100基本上相同。
例如，如图16A所示，初始数据INIT_DAT可以存储在分别连接到多条字线WL31、WL32、WL33和WL34的多个存储单元MC31、MC32、MC33和MC34中，并且包括存储初始数据INIT_DAT的多个存储单元MC31至MC34的非易失性存储装置可以被提供。例如，字线WL32和WL34以及与其连接的存储单元MC32和MC34可以易受可靠性劣化的影响，而字线WL31和WL33以及与其连接的存储单元MC31和MC33可以对可靠性劣化鲁棒(例如，能够抵抗可靠性劣化)。
在步骤S200中，可以接收第一测试命令(步骤S205)，并且可以基于第一测试命令执行步骤S210和S230。步骤S210和S230可以分别与图13中的步骤S210和S230基本上相同。例如，如图16B所示，可以擦除存储在多个存储单元MC31到MC34中的初始数据INIT_DAT，并且可以将第一数据OS_DAT存储到存储单元MC31和MC33中。
在步骤S300中，可以接收与第一测试命令不同的第二测试命令(步骤S307)，并且可以基于第二测试命令执行步骤S330。步骤S330可以与图13中的步骤S330基本上相同。例如，如图16C所示，可以将第二数据SP_DAT存储到存储单元MC32和MC34中。
在一些示例实施例中，如参考图7所描述的，可以顺序地执行步骤S200中的第一写入操作和步骤S300中的第二写入操作。在其他示例实施例中，如参考图13所描述的，步骤S200中的第一写入操作和步骤S300中的第二写入操作可以基本上同时执行。
在一些示例实施例中，执行步骤S307和S330的执行者可以是非易失性存储装置。例如，第一测试命令和第二测试命令可以由非易失性存储装置的制造商实现和提供。可以向客户提供第一测试命令和第二测试命令，而不是地址162和第二数据SP_DAT，并且可以启用(turn on)和停用(turn off)第一测试命令和第二测试命令中的每一者。当启用第一测试命令时，可以阻止使用或访问存储单元MC32和MC34。当启用第二测试命令时，非易失性存储装置可以自动将第二数据SP_DAT存储到存储单元MC32和MC34中。
图17和图18是示出根据本发明构思的至少一些示例实施例的测试非易失性存储装置的方法的流程图。将省略与图1重复的描述。
参考图17，在根据本发明构思的至少一些示例实施例的测试非易失性存储装置的方法中，步骤S100、S200和S300可以分别与图1中的步骤S100、S200和S300基本上相同。
使用通过步骤S200存储的第一数据执行第一测试操作(步骤S1100)。紧接在步骤S300之后，对非易失性存储装置执行第一工艺(步骤S1200)。紧接在第一工艺之后，执行第三写入操作，使得具有第一阈值电压分布的第一数据被存储到与第一字线连接的存储单元中(步骤S400)。使用通过步骤S400存储的第一数据执行第二测试操作(步骤S1300)。
图17的实施例可以使用参考图7至图12描述的降低可靠性劣化的方法来实现。例如，如参考图1所描述的，当希望执行包括各种系列的测试操作的测试过程和第一工艺时，可以在测试过程开始之前执行步骤S100和S200。之后，可以执行第一工艺之前的一些测试操作，如步骤S1100。之后，可以在第一工艺之前执行步骤S300。之后，可以执行第一工艺，如在步骤S1200中。之后，可以在第一工艺之后执行其余或剩余的测试操作，如步骤S400和S1300。
参考图18，在根据本发明构思的至少一些示例实施例的测试非易失性存储装置的方法中，步骤S100、S200和S300可以分别与图1中的步骤S100、S200和S300基本上相同。步骤S1200可以与图17中的步骤S1200基本上相同。然后，使用通过步骤S200存储的第一数据执行测试操作(步骤S1400)。
图18的示例可以使用参考图13至图16C描述的降低可靠性劣化的方法来实现。例如，如参考图1所描述的，当希望执行包括各种系列的测试操作的测试过程和第一工艺时，可以在测试过程开始之前执行步骤S100、S200和S300。之后，可以顺序地执行一些测试操作、第一工艺以及其余或剩余的测试操作，如步骤S1100、S1200和S1300。
图19是根据本发明构思的至少一些示例实施例的非易失性存储装置的截面图。
参考图19，非易失性存储装置或存储装置2000可以具有芯片到芯片(C2C)结构。C2C结构可以指通过以下步骤形成的结构：在第一晶片上制造包括存储单元区域或单元区域CELL的上芯片，在与第一晶片分开的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合。这里，接合工艺可以包括将形成在上芯片的最上金属层上的接合金属和形成在下芯片的最上金属层上的接合金属电连接的方法。例如，当接合金属包括铜(Cu)时，可以使用Cu-Cu接合方法。然而，示例实施例可以不限于此。例如，接合金属也可以由铝(Al)或钨(W)形成。
存储装置2000的外围电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括：第一衬底2210，层间绝缘层2215，形成在第一衬底2210上的多个电路元件2220a、2220b和2220c，分别连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c，以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可以由具有相对高电阻率的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低电阻率的铜形成。
在图19所示的示例中，虽然仅示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例不限于此，并且可以在第二金属层2240a、2240b和2240c上进一步形成一个或更多个另外的金属层。形成在第二金属层2240a、2240b和2240c上的一个或更多个另外的金属层的至少一部分可以由电阻率低于形成第二金属层2240a、2240b和2240c的铜的电阻率的铝等形成。
层间绝缘层2215可以设置在第一衬底2210上并且覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括诸如氧化硅、氮化硅等的绝缘材料。
在字线接合区域WLBA中，下接合金属2271b和2272b可以形成在第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属2271b和2272b可以电接合到单元区域CELL的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属2371b和2372b可以称为第一金属焊盘，外围电路区域PERI中的下接合金属2271b和2272b可以称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，可以在垂直于第二衬底2310的上表面的第三方向D3(例如，Z轴方向)上堆叠多条字线2331、2332、2333、2334、2335、2336、2337和2338(即，2330)。至少一条串选择线和至少一条接地选择线可以分别布置在多条字线2330之上和之下，多条字线2330可以设置在至少一条串选择线与至少一条接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底2310的上表面的第三方向D3(例如，Z轴方向)上延伸，并且穿过多条字线2330、至少一串选择线和至少一条接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触，第二金属层2360c可以是位线。在示例实施例中，位线2360c可以在平行于第二衬底2310的上表面的第二方向D2(例如，Y轴方向)上延伸。
在图19所示的示例中，设置有沟道结构CH、位线2360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线2360c可以电连接到在外围电路区域PERI中提供页面缓冲器2393的电路元件2220c。位线2360c可以在单元区域CELL中连接到上接合金属2371c和2372c，并且上接合金属2371c和2372c可以连接到与页面缓冲器2393的电路元件2220c连接的下接合金属2271c和2272c。
在字线接合区域WLBA中，多条字线2330可以在平行于第二衬底2310的上表面且垂直于第二方向D2的第一方向D1(例如，X轴方向)上延伸，并且可以连接到多个单元接触插塞2341、2342、2343、2344、2345、2346和2347(即，2340)。多条字线2330和多个单元接触插塞2340可以在由沿第一方向D1以不同长度延伸的多条字线2330的至少一部分字线提供的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可以连接到顺序地连接到多条字线2330的多个单元接触插塞2340的上部。在字线接合区域WLBA中，多个单元接触插塞2340可以通过单元区域CELL的上接合金属2371b和2372b以及外围电路区域PERI的下接合金属2271b和2272b连接到外围电路区域PERI。
多个单元接触插塞2340可以电连接到在外围电路区域PERI中形成行译码器2394的电路元件2220b。在示例实施例中，形成行译码器2394的电路元件2220b的工作电压可以不同于形成页面缓冲器2393的电路元件2220c的工作电压。例如，形成页面缓冲器2393的电路元件2220c的工作电压可以大于形成行译码器2394的电路元件2220b的工作电压。
公共源极线接触插塞2380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在公共源极线接触插塞2380的上部。例如，设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘接合区域PA。
输入/输出焊盘2205和2305可以设置在外部焊盘接合区域PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可以形成在第一衬底2210下方，并且第一输入/输出焊盘2205可以形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一者，并且可以通过下绝缘膜2201与第一衬底2210分隔开。另外，侧绝缘膜可以设置在第一输入/输出接触插塞2203与第一衬底2210之间，以使第一输入/输出接触插塞2203与第一衬底2210电分离。
覆盖第二衬底2310的上表面的上绝缘膜2301可以形成在第二衬底2310上，第二输入/输出焊盘2305可以设置在上绝缘层2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一者。在示例实施例中，第二输入/输出焊盘2305电连接到电路元件2220a。
根据实施例，第二衬底2310和公共源极线2320可以不设置在设置有第二输入/输出接触插塞2303的区域中。此外，第二输入/输出焊盘2305在第三方向D3(例如，Z轴方向)上可以不与字线2330交叠。第二输入/输出接触插塞2303可以在平行于第二衬底310的上表面的方向上与第二衬底2310分离，并且可以穿过单元区域CELL的层间绝缘层2315以连接到第二输入/输出焊盘2305。
根据实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储装置2000可以仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或设置在第二衬底2310上的第二输入/输出焊盘2305。或者，存储装置2000可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305两者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，可以将设置在最上金属层上的金属图案设置为虚设图案或者可以不存在最上金属层。
在外部焊盘接合区域PA中，存储装置2000可以包括位于外围电路区域PERI的最上金属层中的下金属图案2273a，该下金属图案2273a对应于形成在单元区域CELL的最上金属层中的上金属图案2372a，并且与单元区域CELL的上金属图案2372a具有相同的截面形状以彼此连接。在外围电路区域PERI中，形成在外围电路区域PERI的最上金属层中的下金属图案2273a可以不连接到接触。类似地，在外部焊盘接合区域PA中，可以在单元区域CELL的最上金属层中形成上金属图案2372a，该上金属图案2372a对应于形成在外围电路区域PERI的最上金属层中的下金属图案2273a，并且与外围电路区域PERI的下金属图案2273a具有相同的形状。
在字线接合区域WLBA中，下接合金属2271b和2272b可以形成在第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属2271b和2272b可以通过Cu到Cu接合电连接到单元区域CELL的上接合金属2371b和2372b。
此外，在位线接合区域BLBA中，可以在单元区域CELL的最上金属层中形成上金属图案2392，该上金属图案2392对应于形成在外围电路区域PERI的最上金属层中的下金属图案2252，并且与外围电路区域PERI的下金属图案2252具有相同的截面形状。可以不在单元区域CELL的最上金属层中形成的上金属图案2392上形成接触。
在示例实施例中，对应于在单元区域CELL和外围电路区域PERI中的一者中的最上金属层中形成的金属图案，与金属图案具有相同截面形状的增强金属图案可以形成在单元区域CELL和外围电路区域PERI中的另一者中的最上金属层中。可以不在增强金属图案上形成接触。
存储装置2000可以被实现为执行根据本发明构思的至少一些示例实施例的降低非易失性存储装置的可靠性劣化的方法和测试非易失性存储装置的方法。
图20是示出根据本发明构思的至少一些示例实施例的包括非易失性存储装置的电子系统的框图。
参考图20，电子系统3000可以包括半导体装置3100和电连接到半导体装置3100的控制器3200。电子系统3000可以是包括一个或多个半导体装置3100的存储设备或者包括该存储设备的电子设备。例如，电子系统3000可以是可以包括一个或多个半导体装置3100的固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体装置3100可以是存储装置，例如，参考图2描述的根据本发明构思的至少一些示例实施例的非易失性存储装置。半导体装置3100可以包括第一结构3100F和位于第一结构3100F上的第二结构3100S。第一结构3100F可以是包括译码器电路3110、页面缓冲电路(PBC)3120和逻辑电路3130的外围电路结构。第二结构3100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及位于位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构3100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及位于下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。可以根据本发明构思的至少一些示例实施例来改变下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目。
在一些示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储单元晶体管MCT的栅电极，上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在一些示例实施例中，下晶体管LT1和LT2可以包括可以彼此串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一者可以用于在擦除操作中通过栅极感应漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一结构3100F延伸到第二结构3100S的第一连接布线3115电连接到译码器电路3110。位线BL可以通过从第一结构3100F延伸到第二结构3100S的第二连接布线3125电连接到页面缓冲电路3120。
在第一结构3100F中，译码器电路3110和页面缓冲电路3120可以对多个存储单元晶体管MCT当中的至少一个选定存储单元晶体管执行控制操作。译码器电路3110和页面缓冲电路3120可以由逻辑电路3130控制。半导体装置3100可以通过电连接到逻辑电路3130的输入/输出焊盘3101与控制器3200通信。输入/输出焊盘3101可以通过从第一结构3100F延伸到第二结构3100S的输入/输出连接布线3135电连接到逻辑电路3130。
控制器3200可以包括处理器3210、NAND控制器3220和主机接口3230。电子系统3000可以包括多个半导体装置3100，并且在这种情况下，控制器3200可以控制多个半导体装置3100。
处理器3210可以控制包括控制器3200的电子系统3000的操作。处理器3210可以由固件运行，并且可以控制NAND控制器3220以访问半导体装置3100。NAND控制器3220可以包括用于与半导体装置3100通信的NAND接口(NAND I/F)3221。通过NAND接口3221，可以传输用于控制半导体装置3100的控制命令、要写入半导体装置3100的存储单元晶体管MCT中的数据、要从半导体装置3100的存储单元晶体管MCT读取的数据等。主机接口3230可以提供电子系统3000与外部主机之间的通信。当通过主机接口3230从外部主机接收到控制命令时，处理器3210可以响应于控制命令控制半导体装置3100。
图21是根据本发明构思的至少一些示例实施例的包括非易失性存储装置的电子系统的透视图。
参考图21，电子系统4000可以包括主基板4001、安装在主基板4001上的控制器4002、至少一个半导体封装件4003和动态随机存取存储器(DRAM)装置4004。半导体封装件4003和DRAM装置4004可以通过主基板4001上的布线图案4005连接到控制器4002。
主基板4001可以包括连接器4006，连接器4006具有连接到外部主机的多个引脚。连接器4006中的多个引脚的数目和布局可以根据电子系统4000与外部主机之间的通信接口而改变。在一些示例实施例中，电子系统4000可以基于USB、快速外围组件互连(PCIe)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-PHY等中的一者与外部主机通信。在一些示例实施例中，电子系统4000可以由通过连接器4006从外部主机提供的电源驱动或运行。电子系统4000还可以包括用于向控制器4002和半导体封装件4003分配从外部主机提供的电力的电源管理集成电路(PMIC)。
控制器4002可以在半导体封装件4003中写入数据或者从半导体封装件4003读取数据，并且可以提高电子系统4000的操作速度。
DRAM装置4004可以是缓冲存储器，用于减小用于存储数据的半导体封装件4003与外部主机之间的速度差异。包括在电子系统4000中的DRAM装置4004可以用作高速缓冲存储器，并且可以在半导体封装件4003的控制操作期间提供用于临时存储数据的空间。当电子系统4000包括DRAM装置4004时，控制器4002除了包括用于控制半导体封装件4003的NAND控制器之外，还可以包括用于控制DRAM装置4004的DRAM控制器。
半导体封装件4003可以包括彼此间隔开的第一半导体封装件4003a和第二半导体封装件4003b。第一半导体封装件4003a和第二半导体封装件4003b可以是均包括多个半导体芯片4200的半导体封装件。第一半导体封装件4003a和第二半导体封装件4003b均可以包括封装基板4100、半导体芯片4200、设置在半导体芯片4200下方的接合层4300、用于将半导体芯片4200与封装基板4100电连接的连接结构4400、以及在封装基板4100上覆盖半导体芯片4200和连接结构4400的模制层4500。
封装基板4100可以是包括封装上焊盘4130的印刷电路板(PCB)。每个半导体芯片4200可以包括输入/输出焊盘4210。输入/输出焊盘4210可以对应于图20中的输入/输出焊盘3101。每个半导体芯片4200可以包括栅电极结构5210、延伸穿过栅电极结构5210的存储沟道结构5220和用于划分栅电极结构5210的分隔结构5230。每个半导体芯片4200可以包括参考图2描述的根据本发明构思的至少一些示例实施例的非易失性存储装置。
在一些示例实施例中，连接结构4400可以是用于电连接输入/输出焊盘4210和封装上焊盘4130的接合线。
可以使用各种封装类型或封装配置来封装根据本发明构思的至少一些示例实施例的非易失性存储装置或存储装置。
本发明构思的至少一些示例实施例可以应用于包括故障检测器和安全设备的各种电子设备和系统。例如，本发明构思的至少一些示例实施例可以应用于诸如个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、笔记本电脑、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航设备、可穿戴设备、物联网(IoT)设备、万物互联(IoE)设备、电子书阅读器、虚拟现实(VR)设备、增强现实(AR)设备、机器人设备、无人机等的系统。
已经描述了本发明构思的示例实施例，显然，可以以多种方式改变示例实施例。此类变化不应被视为背离本发明构思的示例实施例的预期精神和范围，并且对本领域技术人员显而易见的所有此类修改旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种降低非易失性存储装置的可靠性劣化的方法，所述非易失性存储装置包括与多条字线连接的多个存储单元，所述方法包括：
提供所述非易失性存储装置，在所述非易失性存储装置中具有初始阈值电压分布的初始数据被存储在与所述多条字线连接的所述多个存储单元中；
在对所述非易失性存储装置执行第一工艺之前，执行第一写入操作，使得具有第一阈值电压分布的第一数据存储到与第一字线连接的存储单元中，所述第一工艺是导致所述多个存储单元的可靠性劣化的工艺，所述第一阈值电压分布不同于所述初始阈值电压分布，所述第一字线在所述多条字线当中具有小于参考值的可靠性劣化程度；以及
在对所述非易失性存储装置执行所述第一工艺之前，执行第二写入操作，使得具有第二阈值电压分布的第二数据存储到与第二字线连接的存储单元中，所述第二阈值电压分布不同于所述第一阈值电压分布，所述第二字线在所述多条字线当中具有大于或等于所述参考值的可靠性劣化程度。
2.根据权利要求1所述的方法，其中：
所述第一阈值电压分布包括多个状态，
所述初始阈值电压分布仅包括所述多个状态当中的第一状态，并且
所述第二阈值电压分布仅包括所述多个状态当中的第二状态。
3.根据权利要求2所述的方法，其中，所述第一状态和所述第二状态彼此不同。
4.根据权利要求2所述的方法，其中，所述第一状态和所述第二状态彼此相同。
5.根据权利要求1所述的方法，其中，执行所述第一写入操作包括：
擦除存储在与所述多条字线连接的所述多个存储单元中的所述初始数据；以及
将具有所述第一阈值电压分布的所述第一数据存储到与所述多条字线连接的所述多个存储单元中。
6.根据权利要求5所述的方法，其中，执行所述第二写入操作包括：
擦除存储在与所述多条字线连接的所述多个存储单元中的所述第一数据；以及
将具有所述第二阈值电压分布的所述第二数据存储到与所述多条字线连接的所述多个存储单元中。
7.根据权利要求6所述的方法，
其中，执行所述第二写入操作还包括：
接收测试命令；并且
其中，所述第一数据的所述擦除和所述第二数据的所述存储是基于所述测试命令同时执行的。
8.根据权利要求6所述的方法，其中，所述第一写入操作和所述第二写入操作被顺序地执行。
9.根据权利要求6所述的方法，所述方法还包括：
在对所述非易失性存储装置执行所述第一工艺之后，
擦除存储在与所述多条字线连接的所述多个存储单元中的所述第二数据，以及
将具有所述第一阈值电压分布的所述第一数据存储到与所述多条字线连接的所述多个存储单元中。
10.根据权利要求1所述的方法，其中，执行所述第一写入操作包括：
擦除存储在与所述多条字线连接的所述多个存储单元中的所述初始数据；以及
将具有所述第一阈值电压分布的所述第一数据存储到所述多个存储单元当中的与所述第一字线连接的第一存储单元中。
11.根据权利要求10所述的方法，其中，执行所述第二写入操作包括：
将具有所述第二阈值电压分布的所述第二数据存储到所述多个存储单元当中的与所述第二字线连接的第二存储单元中。
12.根据权利要求11所述的方法，其中，所述第一写入操作和所述第二写入操作是同时执行的。
13.根据权利要求11所述的方法，其中，执行所述第一写入操作还包括：
接收第一测试命令；并且
其中，所述初始数据的所述擦除和所述第一数据的所述存储是基于所述第一测试命令执行的。
14.根据权利要求13所述的方法，其中，执行所述第二写入操作还包括：
接收不同于所述第一测试命令的第二测试命令；并且
其中，所述第二数据的所述存储是基于所述第二测试命令执行的。
15.根据权利要求1所述的方法，其中：
所述第二字线被设置得比所述第一字线靠近所述非易失性存储装置的存储单元阵列的边缘，并且
所述存储单元阵列包括与所述多条字线连接的所述多个存储单元。
16.根据权利要求1所述的方法，其中，所述第一工艺包括焊料回流工艺，在所述焊料回流工艺中热应力被施加于所述非易失性存储装置。
17.一种非易失性存储装置，包括：
存储单元阵列，所述存储单元阵列包括与多条字线连接的多个存储单元；以及
控制电路，所述控制电路被配置为控制所述存储单元阵列的操作，
其中，所述控制电路被配置为：
提供所述非易失性存储装置，在所述非易失性存储装置中具有初始阈值电压分布的初始数据被存储在与所述多条字线连接的所述多个存储单元中；
在对所述非易失性存储装置执行第一工艺之前，执行第一写入操作，使得具有第一阈值电压分布的第一数据存储到与第一字线连接的存储单元中，所述第一工艺是导致所述多个存储单元的可靠性劣化的工艺，所述第一阈值电压分布不同于所述初始阈值电压分布，所述第一字线在所述多条字线当中具有小于参考值的可靠性劣化程度；以及
在对所述非易失性存储装置执行所述第一工艺之前，执行第二写入操作，使得具有第二阈值电压分布的第二数据存储到与第二字线连接的存储单元中，所述第二阈值电压分布不同于所述第一阈值电压分布，所述第二字线在所述多条字线当中具有大于或等于所述参考值的可靠性劣化程度。
18.根据权利要求17所述的非易失性存储装置，其中，
所述存储单元阵列是所述多条字线和所述多个存储单元在垂直于所述非易失性存储装置中的衬底的垂直方向上设置的三维存储单元阵列，并且
所述第二字线包括所述多条字线当中的最靠近所述衬底的最下面的字线。
19.根据权利要求17所述的非易失性存储装置，其中，所述非易失性存储装置具有芯片到芯片结构，所述芯片到芯片结构是通过如下操作形成的：制造包括所述存储单元阵列的第一芯片，制造包括所述控制电路的第二芯片，以及将所述第一芯片和所述第二芯片彼此接合。
20.一种测试非易失性存储装置的方法，所述非易失性存储装置包括与多条字线连接的多个存储单元，所述方法包括：
提供初始数据被存储在与所述多条字线连接的所述多个存储单元中的所述非易失性存储装置，所述初始数据具有仅包括第一状态的初始阈值电压分布；
在对所述非易失性存储装置执行焊料回流工艺之前，执行第一写入操作，使得第一数据存储到与所述多条字线当中的第一字线连接的存储单元中，所述焊料回流工艺是向所述非易失性存储装置施加热应力的制造工艺，所述第一数据具有与所述初始阈值电压分布不同并且包括多个状态的第一阈值电压分布，所述第一字线在所述多条字线当中具有小于参考值的可靠性劣化程度；
对所述非易失性存储装置执行第一测试操作；
在对所述非易失性存储装置执行所述焊料回流工艺之前，执行第二写入操作，使得第二数据存储到与所述多条字线当中的第二字线连接的存储单元中，所述第二数据具有与所述第一阈值电压分布不同并且仅包括第二状态的第二阈值电压分布，所述第二字线在所述多条字线当中具有大于或等于所述参考值的可靠性劣化程度；
对所述非易失性存储装置执行所述焊料回流工艺；以及
对所述非易失性存储装置执行第二测试操作，
其中，所述第一状态和所述第二状态均被包括在所述多个状态中，
其中，所述第二数据比所述第一数据对可靠性劣化更鲁棒，并且
其中，所述第一测试操作是在所述第二写入操作之前或在所述第二写入操作之后执行的。
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