CN115731995A - 用于超高速nvm读取通路的位线预充电电路及芯片 - Google Patents

Abstract

本发明公开了一种用于超高速NVM读取通路的位线预充电电路及芯片，该电路包括：与位线连接的全上拉预充电电路、上拉电路、以及电位均衡电路；全上拉预充电电路用于在预充电阶段，对位线进行充电至预充电电压；上拉电路用于在非读操作时，将位线上拉到所述预充电电压；电位均衡电路设置在第一位线和第二位线之间，用于在全上拉预充电电路对位线进行充电过程中，控制第一位线电压和第二位线电压保持相等，第一位线为选中存储单元的位线，第二位线为对应的参考存储单元的位线。利用本发明方案，可以实现对位线的快速充电，缩短读周期的时间，满足对超高速NVM的高速读取应用需求。

Description

用于超高速NVM读取通路的位线预充电电路及芯片

技术领域

本发明涉及集成电路领域，具体涉及一种用于超高速NVM读取通路的位线预充电电路及芯片。

背景技术

随着移动互联的高速发展，超高速非易失性存储器(Non-volatile memory，NVM)已经成为客户消费需要的方向。越来越多的应用领域要求嵌入式闪存(embeded Flash，eFlash)的读取速度小于10ns，例如汽车电子领域的应用通常需要7ns～10ns的高速读取。

闪存等NVM的读取操作一般由四个过程组成：(1)地址的译码；(2)位线预充电；(3)位线的差异化过程；(4)读出放大并输出。其中，(1)和(4)两个阶段所占比重不大，(2)和(3)往往能占据大多数的比重，因此优化(2)和(3)阶段才能加快读出速度。

位线预充电的快慢是决定位线差异化过程速度的关键，为了达到最快的位线差异化过程，位线通常选高电压的状态以便增加存储单元的电流，例如位线选择逻辑电平1.2V(即VDD12)而不是0.4V～0.6V等中等程度的预充电压值。由于位线电压较高，传统的位线预充电电路结构不能在极短的时间内完成充分的预充电过程。

发明内容

本发明实施例提供一种用于超高速NVM读取通路的位线预充电电路及芯片，以实现对位线的快速充电，缩短读周期的时间，满足对超高速NVM的高速读取应用需求。

为此，本发明实施例提供如下技术方案：

一方面，本发明实施例提供一种用于超高速NVM读取通路的位线预充电电路，所述电路包括：与位线连接的全上拉预充电电路、上拉电路、以及电位均衡电路；所述位线在预充电阶段被列选择电路控制选中；

所述全上拉预充电电路，用于在预充电阶段，对位线进行充电至预充电电压；

所述上拉电路，用于在非读操作时，将位线上拉到所述预充电电压；

所述电位均衡电路，设置在第一位线和第二位线之间，用于在所述全上拉预充电电路对位线进行充电过程中，控制第一位线电压和第二位线电压保持相等，所述第一位线为选中存储单元的位线，所述第二位线为对应的参考存储单元的位线。

可选地，所述列选择电路包括：单级低压PMOS管。

可选地，所述列选择电路由列地址译码信号YENB_B控制，所述全上拉预充电电路由预充电时序控制信号ATD_B控制，所述上拉电路由上拉控制信号SENB控制。

可选地，所述电路还包括：下拉电路，用于在读操作结束后，将位线下拉到0电平。

可选地，所述下拉电路由所述列地址译码信号YENB_B控制。

可选地，所述全上拉预充电电路为PMOS管；所述PMOS管的源极连接预充电电压源，所述PMOS管的栅极输入所述预充电时序控制信号ATD_B；所述PMOS管的漏极与位线连接，作为位线的电压输出端。

可选地，所述上拉电路为PMOS管；所述PMOS管的源极连接预充电电压源，所述PMOS管的栅极输入所述上拉控制信号SENB，所述PMOS管的漏极连接所述位线的电压输出端。

可选地，所述电位均衡电路为PMOS管；所述PMOS管的栅极输入所述预充电时序控制信号ATD_B，所述PMOS管的漏极连接所述第一位线的电压输出端INA，所述PMOS管的源极连接所述第二位线的电压输出端INB。

可选地，所述下拉电路为NMOS管，所述NMOS管的栅极输入所述列地址译码信号YENB_B，所述NMOS管的源极接地，所述NMOS管的漏极与同一位线的列选择电路中单级低压PMOS管的漏极连接。

可选地，所述上拉控制信号SENB在读操作周期内为高电平，在非读取操作时为低电平。

可选地，所述预充电电压为1.2V。

可选地，所述预充电电压源为逻辑电压源。

另一方面，本发明实施例还提供一种芯片，包括上面所述的用于超高速NVM读取通路的位线预充电电路。

本发明实施例提供的用于超高速NVM读取通路的位线预充电电路及芯片，通过上拉电路，在非读取操作时，将位线电压上拉到预充电电压，在预充电阶段，由全上拉预充电电路对位线充电，并利用设置在第一位线和第二位线之间的电位均衡电路控制第一位线电压和第二位线电压保持相等。通过上拉电路，可以将位线提前上拉到预充电电压，从而可以利用较高的预充电电压获得较大的存储单元读取电流，提高位线差异化速度，进而提高存储单元读取速度。

进一步地，基于上述结构，本发明实施例提供的位线预充电电路中，列选择电路可以采用单级低压PMOS，相较于传统位线预充电电路中由中压管甚至是高压管组成的多级列选择电路，该列选择电路寄生电容更小，使得预充电路径上的整体电容负载减少，而且由于译码信号不需要经过电平转换，因此可以实现更快的位线预充电速度。

本发明实施例提供的用于超高速NVM读取通路的位线预充电电路及芯片，电路设计简单，不需要复杂的时序控制要求，具有较高的工作可靠性。

附图说明

图1是传统的位线预充电电路结构示意图；

图2是本发明实施例提供的用于超高速NVM读取通路的位线预充电电路的原理框图；

图3是本发明实施例提供的用于超高速NVM读取通路的位线预充电电路的一种具体结构图；

图4是本发明实施例提供的一种动态比较器辅助预充电电路结构图；

图5是图2、图3和图4中涉及的各信号时序图。

具体实施方式

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

下面首先对传统的位线预充电电路做简要说明。如图1所示，传统的位线预充电电路结构如图1所示。其中BL为位线，具有较大的寄生电容，预充电的过程即将位线上的电容充电到设定电位的过程。位选择电路101由2级或3级N型传输器件构成，ATD为时序控制信号，在预充电阶段将位线预充电电路102开启，由预充电电压源120对位线充电，预充电阶段结束时将位线预充电电路102关断，然后进行读操作，利用参考电流源104与选中的存储单元的电流进行比较，从而区分出数据0和1。完整的读操作结束之后，IO下拉电路103开启，将BL下拉到0电位。

对于超高速Flash规格(例如10ns量级甚至更快)，需要实现在极短的时间内完成充分的预充电过程，而传统的预充电结构不能满足该要求，原因主要有以下两点：

首先，预充电路径上，从存储单元的输入端到读出电路的位线差异化比较器的输入端，默认状态都是0电平(VSS)，因此从VSS状态到VDD12(+1.2V)，需要较长的充电时间，包括位线本身的充电、位选择电路的开启和导通等。

其次，使用例如1.8V N型中压管，比如N沟道场效应晶体管(NFET)来组成位选择电路，受到器件阈值电压Vth的影响，传输通路不能有效地给位线充电到较高的状态，1.8V-Vth<VDD12。如果要有效传输VDD12电压，位选择电路需要使用中压管或者高压管，并将栅极控制电压抬升到更高的水平，这样就必须前置电平转移器(level shifter，LS)，而LS的存在又降低了位选择电路的译码速度。基于传统的位选择电路设计，预充电过程最快的情况下，位选择电路的译码速度也要至少3ns以上。

因此，图1所示传统的位线预充电电路结构不能满足超高速Flash的设计要求。

考虑到对位线快速充电为制约NVM整体快读的关键环节，以及现有的位线预充电电路结构存在的问题，本发明实施例提供一种用于超高速NVM读取通路的位线预充电电路，可以利用较高的预充电电压获得较大的存储单元读取电流，提高位线差异化速度，进而提高存储单元读取速度。

如图2所示，是本发明实施例用于超高速NVM读取通路的位线预充电电路的原理框图。

该位线预充电电路包括：与位线连接的全上拉预充电电路、上拉电路、以及电位均衡电路；所述位线在预充电阶段被列选择电路控制选中。其中：

所述全上拉预充电电路，用于在预充电阶段，对位线进行充电至预充电电压；

所述上拉电路，用于在非读操作时，将位线上拉到所述预充电电压；

所述电位均衡电路，设置在第一位线BL和第二位线REFBL之间，用于在所述全上拉预充电电路对位线进行充电过程中，控制第一位线电压(即图2中INA端的电压)和第二位线电压(即图2中INB端的电压)保持相等，所述第一位线BL为选中存储单元的位线，所述第二位线REFBL为对应的参考存储单元的位线。

在该实施例中，位线预充电目标电压值为VDD，即上述预充电电压，在具体应用中，VDD可以大于等于1.2V。

如图2所示，所述列选择电路由列地址译码信号YENB_B控制，所述全上拉预充电电路由预充电时序控制信号ATD_B控制，所述上拉电路由上拉控制信号SENB控制，这些信号的时序参照图5所示。

在整个读周期内，对于选中的位线，对应的列地址译码信号YENB_B为低电平，使位线上能够传输所述预充电电压；对于未选中的位线，对应的列地址译码信号YENB_B为高电平。

在整个读周期内，上拉控制信号SENB为高电平，使上拉通路关断；在非读操作时，上拉控制信号SENB为低电平，将第一位线电压和第二位线电压的默认状态拉到预充电目标电压值VDD。

在预充电阶段，预充电时序控制信号ATD_B为低电平，开启全上拉预充电电路对位线充电，在预充电阶段结束后，预充电时序控制信号ATD_B变为高电平，将全上拉预充电电路关断。

该实施例的位线预充电电路中，通过上拉电路，可以将位线提前上拉到预充电电压，从而可以利用较高的预充电电压获得较大的存储单元读取电流，提高位线差异化速度，进而提高存储单元读取速度。进一步地，由于上拉电路的作用，在该实施例中，所述列选择电路可以采用单级低压PMOS管，列选择电路寄生电容更小，使得预充电路径上的整体电容负载减少，而且由于译码信号不需要经过电平转换，因此可以实现更快的位线预充电速度。

如图2所示，该位线预充电电路还包括：下拉电路，用于在读操作结束后，将位线下拉到0电平，该下拉电路由列地址译码信号YENB_B控制。

在具体应用中，所述全上拉预充电电路、所述电位均衡电路和所述上拉电路均可以采用PMOS管，所述下拉电路可以采用NMOS管来实现。

图2中的参考电流模块与现有的存储器读取电路中的参考电流源的作用相同，是作为基准与存储单元的电流进行比较，从而区分出数据0和1。

需要说明的是，图2所示电路为一种全对称的灵敏电流放大器结构，左右两边分别连接到上下两个存储阵列的位线BL和REFBL，WL_TOP和WL_BOT分别为对应上下两个存储阵列中选中的存储单元的行选择线。

如图3所示，是本发明实施例提供的用于超高速NVM读取通路的位线预充电电路的一种具体结构图。

其中，PMOS管MP2和MP5分别为BL和REFBL的全上拉预充电电路，预充电目标电压值为VDD。MP2和MP5的源极连接预充电电压源VDD12，MP2和MP5的栅极输入预充电时序控制信号ATD_B；MP2和MP5的漏极分别与位线BL和REFBL连接，作为位线的电压输出端INA和INB。

需要说明的是，在实际应用中，所述预充电电压源VDD12可以使用逻辑电压源直接作为充电源。所述逻辑电压源指的是系统中的数字电路部分的电压源。当然，也可以根据具体电压值需要产生一个具有足够驱动能力的模拟电压作为预充电电压源，但是需要额外设计该模拟电压产生电路。使用逻辑电压源可以使得既满足需要，又设计简单。

其中，PMOS管MP6为对应位线BL和REFBL的电位均衡电路。MP6的栅极输入预充电时序控制信号ATD_B，MP6的漏极连接位线BL的电压输出端INA，MP6的源极连接位线REFBL的电压输出端INB。

其中，PMOS管MP1和MP4分别为INA端和INB端的上拉电路，MP1和MP4的源极连接预充电电压源VDD12，MP1和MP4的栅极输入上拉控制信号SENB，MP1和MP4的漏极分别连接位线BL和REFBL的电压输出端，即图3中的INA端和INB端。

其中，PMOS管MP0和MP3分别为位线BL和REFBL的列选择电路，MP0和MP3的栅极输入列地址译码信号YENB_B，MP0和MP3的源极分别连接位线BL和REFBL的电压输出端INA、INB，MP0和MP3的漏极分别连接位线BL和REFBL上存储单元的输入端。列地址译码信号YENB_B可由列地址解码得到。

其中，NMOS管MN0和MN1分别为位线BL和REFBL的下拉电路，MN0和MN1的栅极输入列地址译码信号YENB_B，MN0和MN1的源极接地，MN0和MN1的漏极分别连接位线BL和REFBL上存储单元的输入端。

下面结合图5所示时序图，进一步详细说明图3所示电路的工作过程。

对于选中的位线，YENB_B为低电平；对于未选中的位线及参考位线，YENB_B为高电平，将对应的不选中的位线及参考位线拉到0电平。

上拉控制信号SENB在整个读周期内为高电平，上拉通路关断；在非读取操作时上拉控制信号SENB为低电平，将INA端和INB端的默认状态拉到VDD12。

在预充电阶段，预充电时序控制信号ATD_B为低电平，使MP2和MP5导通，由预充电电源VDD12分别为位线BL和REFBL充电；在充电结束后，预充电时序控制信号ATD_B变为高电平，使MP2和MP5关断，停止充电。

进入位线差异化阶段后，由于位线BL被选中，位线BL的电压输出端INA的电压为VDD12，而参考位线REFBL的电压输出端INB的电压被MN1迅速拉到0电平。

上述位线BL的电压输出端INA和参考位线REFBL的电压输出端INB作为下一级动态比较器的两个输入端。

需要说明的是，本发明实施例的用于超高速NVM读取通路的位线预充电电路可以适配多种动态比较器，对此本发明实施例不做限定。

由于PMOS的栅源电压VSG要达到一个阈值电压Vth才能导通，若源端从0电平开始充电，那么VSG＝0V到VSG＝Vth这段时间内PMOS是没有打开的，并没有电流流过列选择电路给位线BL做有效的充电，这对超高速Flash的设计而言是极大的浪费。为此，在本发明实施例中，预充电路径上除了位线和参考位线之外，其它节点的默认状态都设计为高电位状态，例如VDD12，这些节点主要包括动态比较器的输入端INA、INB，以及比较器内部的一些节点，从而减少列选择电路等路径上的开启时间和等电位化时间。所述等电位化是指使各节点电位相等，因为在预充电阶段需要将节点INA、INB、BL和REFBL充到相同电位。

参照图4，是本发明实施例提供的一种动态比较器辅助预充电电路结构图。

其中，PMOS管P2、P3分别为比较器内部的预充电节点LCHA和LCHB的上拉电路，可以作为图3所示位线预充电电路的预充电辅助电路，进一步加速位线预充电过程。

P2和P3的栅极输入控制信号SAPCH，P2和P3的源极连接预充电电源VDD12，P2的漏极为预充电节点LCHA，P3的漏极为预充电节点LCHB。

需要说明的是，控制信号SAPCH与图3所示实施例中的预充电时序控制信号ATD_B时序相同，两者由同一个信号源产生，由不同驱动输出。

控制信号SAPCH在预充电阶段为低电平，P2和P3导通，将预充电节点LCHA和LCHB充到VDD12电位。

假设预充电节点LCHA、LCHB初始为低电位，那么在预充电开始的阶段会将INA端、INB端瞬间拉低，这将导致INA端和INB端需要更长的时间来达到合理的等电位目标。而通过上拉电路P2、P3，则可以避免这种影响。

预充电路径上主要节点在读周期内的电位变化如图5所示，其中只有位线和参考位线默认状态是低电平，动态比较器的输入INA、INB以及动态比较器内部节点LCHA、LCHB默认状态下均为高电平。

本发明实施例提供的用于超高速NVM读取通路的位线预充电电路，可以利用较高的预充电电压获得较大的存储单元读取电流，提高位线差异化速度，进而提高存储单元读取速度。经过测试，该位线预充电电路可以将位线的预充电过程从3ns提高到2ns左右，所提高的这1ns对于超高速Flash而言是非常可观的。

相应地，本发明实施例还提供一种包括上述各实施例的用于超高速NVM读取通路的位线预充电电路的芯片。

应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。

本发明实施例中出现的“多个”是指两个或两个以上。

本发明实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本发明实施例中对设备个数的特别限定，不能构成对本发明实施例的任何限制。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种用于超高速NVM读取通路的位线预充电电路，其特征在于，所述电路包括：与位线连接的全上拉预充电电路、上拉电路、以及电位均衡电路；所述位线在预充电阶段被列选择电路控制选中；

所述全上拉预充电电路，用于在预充电阶段，对位线进行充电至预充电电压；

所述上拉电路，用于在非读操作时，将位线上拉到所述预充电电压；

所述电位均衡电路，设置在第一位线和第二位线之间，用于在所述全上拉预充电电路对位线进行充电过程中，控制第一位线电压和第二位线电压保持相等，所述第一位线为选中存储单元的位线，所述第二位线为对应的参考存储单元的位线。

2.根据权利要求1所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述列选择电路包括：单级低压PMOS管。

3.根据权利要求2所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述列选择电路由列地址译码信号(YENB_B)控制，所述全上拉预充电电路由预充电时序控制信号(ATD_B)控制，所述上拉电路由上拉控制信号(SENB)控制。

4.根据权利要求3所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述电路还包括：

下拉电路，用于在读操作结束后，将位线下拉到0电平。

5.根据权利要求4所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述下拉电路由所述列地址译码信号(YENB_B)控制。

6.根据权利要求4所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述全上拉预充电电路为PMOS管；所述PMOS管的源极连接预充电电压源，所述PMOS管的栅极输入所述预充电时序控制信号(ATD_B)；所述PMOS管的漏极与位线连接，作为位线的电压输出端。

7.根据权利要求6所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述上拉电路为PMOS管；所述PMOS管的源极连接预充电电压源，所述PMOS管的栅极输入所述上拉控制信号(SENB)，所述PMOS管的漏极连接所述位线的电压输出端。

8.根据权利要求6所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述电位均衡电路为PMOS管；所述PMOS管的栅极输入所述预充电时序控制信号(ATD_B)，所述PMOS管的漏极连接所述第一位线的电压输出端(INA)，所述PMOS管的源极连接所述第二位线的电压输出端(INB)。

9.根据权利要求8所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述下拉电路为NMOS管，所述NMOS管的栅极输入所述列地址译码信号(YENB_B)，所述NMOS管的源极接地，所述NMOS管的漏极与同一位线的列选择电路中单级低压PMOS管的漏极连接。

10.根据权利要求7所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述上拉控制信号(SENB)在读操作周期内为高电平，在非读取操作时为低电平。

11.根据权利要求1所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述预充电电压为1.2V。

12.根据权利要求6所述的用于超高速NVM读取通路的位线预充电电路，其特征在于，所述预充电电压源为逻辑电压源。

13.一种芯片，其特征在于，包括如权利要求1至12任一项所述的用于超高速NVM读取通路的位线预充电电路。

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